JP5940691B1 - 電圧生成回路、半導体装置およびフラッシュメモリ - Google Patents

Abstract

【課題】 回路面積の増加を抑制しつつ、出力電圧の安定化を図ることができる電圧生成回路を提供する。【解決手段】 本実施例の電圧生成回路１００Ａは、チャージポンプ回路２０と、抵抗分圧回路１２０と、抵抗分圧回路１２０から出力された電圧Ｖｍと基準電圧ＶＲＥＦとを比較する比較器３４と、比較器３４の比較結果に基づきチャージポンプ回路２０の動作を制御する制御回路３６とを有する。抵抗分圧回路１２０は、出力ノードＮＯＵＴとグランドとの間に直列に接続された抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を含み、出力電圧ＶＯＵＴに応じた電圧Ｖｍを分圧ノードＮＲに生成する。抵抗分圧回路１２０はさらに、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を出力ノードＮＯＵＴに容量的に結合させるための寄生キャパシタＣｐを有する。【選択図】 図５

Description

本発明は、出力電圧を監視しながら所望の電圧を生成する電圧生成回路に関し、特にフラッシュメモリやその他の集積回路等を含む半導体装置の動作に必要な電圧を生成する電圧生成回路に関する。

半導体設計の微細化に伴い、半導体素子を駆動する動作電圧が低電圧化し、半導体装置に供給される電源電圧も低電圧化している。例えば、半導体メモリの外部から供給される電源電圧は、３．３Ｖから２．５Ｖまたは１．８Ｖへと低電圧化されている。他方、半導体メモリ等の内部回路では、多電源を必要とし、例えば、トランジスタを駆動するための電圧、基板やウエルに印加する電圧などは、電源電圧よりも高い高電圧を必要とすることがある。このため、半導体装置は、外部から供給された電源電圧を所望の電圧に昇圧する昇圧回路やレベルシフタ回路等を備えている。

特許文献１は、昇圧回路を備えたＮＡＮＤ型フラッシュメモリを開示している。昇圧回路は、チャージポンプによって構成され、チャージポンプの段数を削減することにより、消費電流を減少させ、かつ回路面積を削減している。特許文献２もまた、電圧発生回路を備えたＮＡＮＤ型フラッシュメモリを開示している。電圧発生回路は、チャージポンプ回路と、チャージポンプ回路の出力電圧をモニタしてチャージポンプ回路を制御するリミッタ回路とを備えている。リミッタ回路は、第１、第２の抵抗素子と、第１、第２の容量素子と、スイッチ素子と、比較器とを備え、比較器の一方の入力に第１の抵抗素子と第２の抵抗素子との接続部が接続され、他方の入力に基準電位が入力される。さらに第１の容量素子は、チャージポンプ回路の出力と比較器の一方の入力との間に接続され、チャージポンプ回路の出力が負荷に接続されたときに、スイッチ素子によって第２の容量素子を比較器の一方の入力に接続することで、昇圧電位の安定化を図っている。

特開２０１２−２４４６６０号公報 特開２０１３−１５７０５３号公報

図１は、従来のチャージポンプを利用した電圧生成回路の一例を示す図、図２は、その動作波形の一例である。電圧生成回路１０は、チャージポンプ回路２０と、チャージポンプ回路２０で生成された電圧を監視し、監視結果に基づきチャージポンプ回路２０を制御する制御回路３０とを備える。チャージポンプ回路２０は、例えば、キャパシタとダイオード（またはダイオード接続されたＭＯＳトランジスタ）を含む基本回路を直列に複数接続して構成される。キャパシタの一方の電極にクロックを印加することにより、入力ノードＮ_ＩＮから与えられた電荷がクロック毎に次段に転送され、出力ノードＮ_ＯＵＴに出力電圧Ｖ_ＯＵＴが生成される。制御回路３０は、出力ノードＮ_ＯＵＴとグランドとの間に接続された抵抗分圧回路３２と、比較器３４と、論理回路３６とを含む。抵抗分圧回路３２は、出力ノードＮ_ＯＵＴとグランドの間に直列に接続された複数の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を含み、抵抗Ｒ３と抵抗Ｒ４との間に形成された分圧ノードＮ_Ｒの電圧Ｖｍが比較器３４の負側の入力端子に供給される。また、比較器３４の正側の入力端子には、ノードＮ_ＲＥＦからの基準電位Ｖ_ＲＥＦが供給される。論理回路３６は、ＮＡＮＤ−１、ＮＡＮＤ−２、複数のインバータを含み、ＮＡＮＤ−１、ＮＡＮＤ−２の一方の入力には、それぞれクロック信号ＣＬＫ１、ＣＬＫ２が供給される。

次に、電圧生成回路の動作を説明する。抵抗分圧回路３２のノードＮ_Ｒには、チャージポンプ回路２０の出力電圧Ｖ_ＯＵＴに応じた電圧Ｖｍが生成される。比較器３４は、電圧Ｖｍと基準電位Ｖ_ＲＥＦとを比較し、電圧Ｖｍ＞Ｖ_ＲＥＦであるとき、Ｌレベルのクロックイネーブル信号ＣＬＫ＿ＥＮを出力し、電圧Ｖｍ≦Ｖ_ＲＥＦであるとき、Ｈレベルのクロックイネーブル信号ＣＬＫ＿ＥＮを出力する。クロックイネーブル信号ＣＬＫ＿ＥＮがＬレベルであるとき、ＮＡＮＤ−１、ＮＡＮＤ−２がイネーブル状態となり、クロック信号ＣＬＫ１、ＣＬＫ２がインバータに印加され、チャージポンプ回路２０による昇圧が実施される。クロックイネーブル信号ＣＬＫ＿ＥＮがＨレベルであるとき、ＮＡＮＤ−１、ＮＡＮＤ−２がディスエーブル状態となり、クロック信号ＣＬＫ１、ＣＬＫ２の印加が停止され、チャージポンプ回路２０の昇圧が停止される。

図２に示すように、チャージポンプ回路２０の出力ノードＮ_ＯＵＴの出力電圧Ｖ_ＯＵＴが、要求される電圧、すなわちターゲット電圧に到達したとき時刻ｔ１から一定時間遅延した時刻ｔ２で、分圧ノードＮ_Ｒの電圧Ｖｍが基準電位Ｖ_ＲＥＦに一致する。その後、チャージポンプ回路２０による昇圧が停止し、出力電圧Ｖ_ＯＵＴが降下し、出力電圧Ｖ_ＯＵＴが時刻ｔ３でターゲット電圧に到達する。時刻ｔ３から一定時間遅延した時刻ｔ４で、分圧ノードＮ_Ｒの電圧Ｖｍが基準電圧Ｖ_ＲＥＦよりも降下する。分圧ノードＮ_Ｒに電荷を充電し、あるいは電荷を放電させるには一定の時間がかかるため、実際には出力電圧Ｖ_ＯＵＴがターゲット電圧を越えてから昇圧の制御が行われ、それ故、出力ノードＮ_ＯＵＴに表れる出力電圧Ｖ_ＯＵＴにはリップルが生じる。このリップルを小さくすることで電圧Ｖ_ＯＵＴを安定化させることが望ましい。

抵抗分圧回路３２には、定常的に電流が流れるので、消費電力を低減させるためには、抵抗分圧回路３２を流れる貫通電流を極力小さくすることが望ましい。しかし、貫通電流が小さくなれば、分圧ノードＮ_Ｒの充放電時間が長くなり、つまり反応速度が遅くなり、結果として、電圧Ｖ_ＯＵＴのリップルを小さくすることが難しくなる。

この問題の解決手段として、図３に示すように、出力ノードＮ_ＯＵＴと分圧ノードＮ_Ｒとの間にキャパシタＣを接続し、分圧ノードＮ_Ｒを出力ノードＮ_ＯＵＴに容量結合させる方法がある。出力電圧Ｖ_ＯＵＴがターゲット電圧に向けて増加するとき、抵抗素子を介して流れる電流により分圧ノードＮ_Ｒを充電するよりも前に、キャパシタＣによって分圧ノードＮ_Ｒが容量的に昇圧される。しかしながら、キャパシタＣを新たに設けると、電圧生成回路１０Ａの回路面積の削減をすることが難しくなる。さらに、キャパシタＣは、出力ノードＮ_ＯＵＴと分圧ノードＮ_Ｒとを直接的に容量結合させるため、分圧ノードＮ_Ｒの昇圧が効きすぎてしまい、電圧Ｖｍが大きくなり過ぎるという課題もある。

本発明は、このような従来の課題を解決し、回路面積の増加を抑制しつつ、出力電圧の安定化を図ることができる電圧生成回路およびこれを用いた半導体装置を提供すること目的とする。

本発明に係る電圧生成回路は、入力された電圧を他の電圧レベルに変換し、変換した出力電圧を出力ノードに提供する変換回路と、前記出力ノードに結合され、前記出力電圧に応じた電圧を生成する抵抗分圧回路と、前記抵抗分圧回路により生成された電圧と基準電圧とを比較する比較回路と、前記比較回路の比較結果に基づき前記変換回路を制御する制御回路とを有し、前記抵抗分圧回路は、少なくとも一部の抵抗を前記出力ノードに容量結合させる容量素子を含む。

好ましくは前記容量素子は、前記出力ノードから少なくとも一部の抵抗上に延在する導体部と、当該導体部と抵抗との間に形成された誘電体層とを含む。好ましくは前記抵抗は、基板上に形成された導電性を有する第１のポリシリコン層を含み、前記導体部は、第１のポリシリコン層上に形成された導電性を有する第２のポリシリコン層を含み、第１のポリシリコン層と第１のポリシリコン層との間に誘電体層が形成される。好ましくは前記抵抗は、基板上に形成された導電性を有する第１のポリシリコン層を含み、前記導体部は、前記基板内の導電性の領域であり、第１のポリシリコン層と前記基板内の領域との間に誘電体層が形成される。好ましくは前記抵抗は、基板上に形成された導電性を有する第１のポリシリコン層を含み、前記導電部は、第１のポリシリコン層上に形成された導電性を有する第２のポリシリコン層および前記基板内の領域とを含み、第１のポリシリコン層と第２のポリシリコン層との間に第１の誘電体層が形成され、第１のポリシリコン層と前記基板内の領域との間に第２の誘電体層が形成される。好ましくは前記変換回路は、チャージポンプ回路を含む。好ましくは前記変換回路はさらに、前記比較回路の比較結果に基づきクロックイネーブルされるクロック回路を含み、前記チャージポンプ回路は、前記クロック回路からのクロック回路に応答して出力電圧を前記出力ノードに提供する。

本発明に係るＮＡＮＤ型のフラッシュメモリは、上記特徴を有する電圧生成回路を含み、前記第１のポリシリコン層は、ＮＡＮＤストリングのメモリセルを構成するフローティングゲート層と共通の材料から構成され、前記第２のポリシリコン層は、コントロールゲート層と共通の材料から構成され、前記誘電体層は、フローティングゲート層とコントロールゲート層との間に形成される誘電体層と共通の材料から構成される。

本発明によれば、抵抗分圧回路は、少なくとも一部の抵抗を出力ノードに容量結合させる容量素子を含むようにしたので、出力ノードの出力電圧の変化を迅速に抵抗分圧回路の分圧ノードに伝えることができ、これにより、電圧生成回路の回路面積を増加させることなく、かつ、抵抗分圧回路による消費電力を抑制しつつリップルの少ない安定化された出力電圧を生成することができる。

従来のチャージポンプ回路を有する電圧生成回路の一例を示す図である。 図１に示す電圧生成回路の各部の電圧波形の一例を示す図である。 従来の他の電圧生成回路の一例を示す図である。 本発明の実施例に係る電圧生成回路の構成例を示す図である。 本発明の実施例に係るチャージポンプ回路を有する電圧生成回路の一例を示す図である。 本発明の実施例に係るチャージポンプ回路を有する電圧生成回路の他の例を示す図である。 本実施例の抵抗分圧回路の構成例を示す断面図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。

図４は、本発明の実施例に係る電圧生成回路の構成を示す図である。本実施例の電圧生成回路１００は、入力ノードＮ_ＩＮから供給された入力電圧Ｖ_ＩＮを、要求される電圧に変換し、変換された出力電圧Ｖ_ＯＵＴを出力ノードＮ_ＯＵＴに供給する変換回路１１０と、出力ノードＮ_ＯＵＴに接続された抵抗分圧回路１２０と、抵抗分圧回路１２０によって分圧された電圧Ｖｍと基準電圧Ｖ_ＲＥＦとを比較する比較回路１３０と、比較回路１３０の比較結果に基づき変換回路１１０を制御する制御回路１４０とを備えて構成される。

電圧生成回路１００は、出力ノードＮ_ＯＵＴに生成された出力電圧Ｖ_ＯＵＴを監視し、当該監視結果に基づき変換回路１１０を制御するフィードバックループを有し、これにより、出力ノードＮ_ＯＵＴに安定化された出力電圧Ｖ_ＯＵＴを生成する。変換回路１１０は、その構成を特に限定されないが、例えば、チャージポンプ、スイッチングレギュレータ、その他の昇圧回路または降圧回路などであることができる。

抵抗分圧回路１２０は、出力ノードＮ_ＯＵＴとグランド間に直列に接続された複数の抵抗素子を含み、分圧ノードＮ_Ｒに、出力電圧Ｖ_ＯＵＴ応じた電圧Ｖｍを生成する。抵抗素子は、任意の導電性材料から構成され、例えば、配線、層、または領域であることができる。抵抗分圧回路１２０はさらに、複数の抵抗素子の少なくとも１部の抵抗素子と出力ノードＮ_ＯＵＴとの間に寄生キャパシタＣｐを形成し得る導電部１２２を含む。導電部１２２は、導電性材料から構成され、例えば、配線、層、または領域であることができる。

比較回路１３０は、抵抗分圧回路１２０の分圧ノードＮ_Ｒの電圧Ｖｍと、基準電圧Ｖ_ＲＥＦとを比較し、比較結果に応じた信号を制御回路１４０へ提供する。例えば、電圧Ｖｍが基準電圧Ｖ_ＲＥＦよりも大きいとき、比較回路１３０は、Ｈレベルの信号を制御回路１４０へ提供し、電圧Ｖｍが基準電圧Ｖ_ＲＥＦ以下であるとき、比較回路１３０は、Ｌレベルの信号を制御回路１４０へ提供する。

制御回路１４０は、比較回路１３０の比較結果に基づき変換回路１１０の動作を制御する。例えば、変換回路１１０が昇圧回路であるとき、昇圧回路は、出力ノードＮ_ＯＵＴに昇圧された出力電圧Ｖ_ＯＵＴを生成し、出力電圧Ｖ_ＯＵＴは、抵抗分圧回路１２０によって生成された電圧Ｖｍによって監視される。もし、出力電圧Ｖ_ＯＵＴが要求される電圧を下回れば、昇圧回路による昇圧が行われ、出力電圧Ｖ_ＯＵＴが要求される電圧を上回れば、昇圧回路による昇圧が停止させるような制御が行われる。

出力ノードＮ_ＯＵＴから抵抗分圧回路１２０に電流が流れることで、分圧ノードＮ_Ｒには、出力電圧Ｖ_ＯＵＴに応じた電圧Ｖｍが生成される。抵抗分圧回路１２０を流れる電流は、貫通電流であり、この電流が大きいと消費電力が大きくなる。このため、抵抗分圧回路１２０に流れる電流は、出来るだけ小さい方が望ましい。他方、電流が小さくなると、分圧ノードＮ_Ｒに表れる電圧Ｖｍの反応が遅くなり、その結果、制御回路１４０による制御が遅延し、出力電圧Ｖ_ＯＵＴのリップルが大きくなってしまう。本実施例では、そのような不具合を解消するため、出力ノードＮ_ＯＵＴと抵抗素子との間に寄生キャパシタＣｐを形成することで、抵抗分圧回路１２０を流れる貫通電流を小さくしても、出力電圧Ｖ_ＯＵＴに応じた電圧Ｖｍが分圧ノードＮ_Ｒに迅速に表れやすくする。この寄生キャパシタＣｐは、抵抗素子と容量的に結合するような導電部１２２を設けることによって形成されるが、導電部１２２による構成を工夫すれば（例えば、導電部を積層させたり、ウエル領域を利用したり）、電圧生成回路１００の回路面積を実質的に増加させないあるいは増加の程度を極力小さくすることができる。

次に、本実施例のチャージポンプ回路を備えた電圧生成回路の構成を図５に示す。なお、図１に示す構成要素と同一のものについては同一参照番号を付し、説明を省略する。本実施例の電圧生成回路１００Ａは、同図に示すように、抵抗分圧回路１２０を備え、抵抗分圧回路１２０には、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と容量的に結合される導電部１２２が形成され、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４と出力ノードＮ_ＯＵＴとの間に寄生キャパシタＣｐが形成される。導電部１２２は、例えば、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４上を誘電体層を介して延在する導電性の配線であり得る。

出力電圧Ｖ_ＯＵＴを監視するとき、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４を流れる電流により分圧ノードＮ_Ｒに電圧Ｖｍが生成されるが、出力電圧Ｖ_ＯＵＴが変動するとき、抵抗を介して流れる電流の変化に先立って、容量結合による変化が分圧ノードＮ_Ｒに表れる。例えば、出力電圧Ｖ_ＯＵＴがターゲット電圧を越えたとき、抵抗を流れる電流による充電に先立って、容量結合により分圧ノードＮ_Ｒが昇圧される。また、出力電圧Ｖ_ＯＵＴがターゲット電圧より降下したとき、抵抗を介した放電に先立って、容量結合により分圧ノードＮ_Ｒが降圧される。このように、寄生キャパシタＣｐを設けることにより、出力電圧Ｖ_ＯＵＴの変化を分圧ノードＮ_Ｒに迅速に反映させることができ、その結果、出力電圧Ｖ_ＯＵＴの監視による遅延が抑制され、出力電圧Ｖ_ＯＵＴのリップルを低減させ、出力電圧Ｖ_ＯＵＴの安定化を図ることができる。

図６は、電圧生成回路の変形例である。図５に示す電圧生成回路１００Ａでは、抵抗分圧回路１２０の全ての抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４に寄生キャパシタＣｐが形成される例を示したが、図６に示す電圧生成回路１００Ｂでは、抵抗分圧回路１２０の一部の抵抗Ｒ３、Ｒ４に寄生キャパシタＣｐが形成される。一部の抵抗素子に寄生キャパシタＣｐを形成する場合には、その一部の抵抗素子は、分圧ノードＮ_Ｒに近接するであることが望ましい。つまり、抵抗Ｒ１に寄生キャパシタＣｐを形成するよりも、分圧ノードＮ_Ｒに近接する抵抗Ｒ３、Ｒ４に寄生キャパシタＣｐを形成した方が、出力電圧Ｖ_ＯＵＴの変化を迅速に分圧ノードＮ_Ｒの電圧Ｖｍに反映させることができる。

次に、本実施例による抵抗分圧回路の構成例について説明する。図７（Ａ）は、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリのメモリセルを構成するポリシリコン層を利用して抵抗分圧回路を形成したときの断面を模式的に表している。同図において、２００は、シリコン基板またはウエル領域であり、２１０は、トレンチ（ＳＴＩ）やフィールド酸化膜のような絶縁領域、２２０は、フローティングゲート（ＦＧ）を構成するｎ型のポリシリコン層、２３０は、例えば、シリコン酸化膜とシリコン窒化膜を積層したＯＮＯ構造の高誘電体層、２４０は、コントロールゲート（ＣＧ）を構成するｎ型のポリシリコン層、２５０は、ポリシリコン層２４０上に形成される金属シリサイド層、２６０−１、２６０−２は、コンタクトである。

ポリシリコン層２２０は、例えば、絶縁領域２１０上にストリップ状に延在される。ポリシリコン層２４０は、開口２４２を介して、第１のポリシリコン部２４０−１と、第２のポリシリコン部２４０−２に分離される。第１のポリシリコン部２４０−１は、ポリシリコン層２２０の上を誘電体層２３０を介して延在する。コンタクト２６０−１に対応する誘電体層２３０の位置に貫通孔が形成され、第１のポリシリコン部２４０−１がポリシリコン層２２０に電気的に接続され、同様に、コンタクト２６０−２に対応する誘電体層２３０の位置に貫通孔が形成され、第２のポリシリコン部２４０−２がポリシリコン層２２０に電気的に接続される。ポリシリコン層２２０は、コンタクト２６０−１からコンタクト２６０−２の間に電流経路を形成し、抵抗素子として機能する。第１のポリシリコン部２４０−１は、誘電体層２３０を介してポリシリコン層２２０上を延在することにより、ポリシリコン層２２０との間に寄生キャパシタを形成する。

１つの態様として、コンタクト２６０−１を、図５に示す出力ノードＮ_ＯＵＴに対応させ、コンタクト２６０−２を、分圧ノードＮ_Ｒに対応させることができる（但し、抵抗分圧回路のグランド電極は省略）。他の態様として、図７（Ａ）に示す構成を基本構成とし、これを複数直列に接続することで抵抗分圧回路を構成することも可能である。

ＮＡＮＤ型フラッシュメモリでは、外部から供給される電源電圧を用いて、プログラム電圧、消去電圧、パス電圧等を生成する電圧生成回路を備えている。同様にＮＯＲ型フラッシュメモリにおいて、プログラム電圧や消去電圧を生成する電圧生成回路を備えている。図７（Ａ）に示すような抵抗分圧回路を有する電圧生成回路をＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリに適用した場合、ＮＡＮＤ型およびＮＯＲ型フラッシュメモリのメモリセルと共通のプロセスを用いて抵抗分圧回路の抵抗素子および寄生キャパシタＣｐを形成することができる。さらに電圧生成回路の一部に、メモリセルの構成を適用することで、電圧生成回路の回路面積を小さくすることができる。

図７（Ｂ）は、抵抗分圧回路の導電部としてウエル領域を利用する例を示している。抵抗素子は、図７（Ａ）のときと同様に、基板２００上に誘電体層２３２を介して形成されたｎ型のポリシリコン層２２０が利用される。コンタクト２７０−１は、シリサイド層２５０を介してポリシリコン層２２０の一方の端部に電気的に接続され、コンタクト２７０−２は、シリサイド層２５０を介してポリシリコン層２２０の他方の端部に電気的に接続される。ポリシリコン層２２０は、例えば、ＭＯＳトランジスタのゲートと共通のプロセスを用いて形成することができ、その場合には、誘電体層２３２は、シリコンゲート酸化膜である。また、ｎ型またはｐ型のシリコン基板またはウエル領域２００には、ウエルタップ２８０を介してコンタクト２７２−１、２７２−２が電気的に接続される。ウエルタップ２８０は、例えば、金属シリサイド層である。ウエルタップ２８０は、ＳＴＩ等の絶縁領域２１０によりポリシリコン層２２０から電気的に隔離されている。こうして、ポリシリコン層２２０とウエル領域２００との間に寄生キャパシタが形成される。

例えば、コンタクト２７０−１、２７２−１を、図５に示す出力ノードＮ_ＯＵＴに対応させ、コンタクト２７２−２を分圧ノードＮ_Ｒに対応させることができる。さらに図７（Ｂ）に示す構成を基本単位としてこれを複数直列に接続することで、抵抗分圧回路を構成することも可能である。

図７（Ｃ）は、図７（Ａ）の構成と図７（Ｂ）の構成とを組み合わせたものである。コンタクト２７０−１、２７０−２の間で、ポリシリコン層２２０が抵抗素子として機能する。ポリシリコン層２２０上に形成されたポリシリコン層２４０は、図７（Ａ）のときのように導電ラインとして機能し、誘電体層２３０を間に挟む寄生キャパシタが形成される。また、ポリシリコン層２２０の下方に誘電体層２３２を介して形成されたウエル２００が導電部として機能し、図７（Ｂ）のときのように誘電体層２３２を間に挟む寄生キャパシタが形成される。本例のような構成により、寄生キャパシタによる抵抗素子との容量結合をさらに増強することができる。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：電圧生成回路
１１０：変換回路
１２０：抵抗分圧回路
１２２：導電部
１３０：比較回路
１４０：制御回路
２００：基板（ウエル）
２１０：絶縁領域
２２０：ポリシリコン層
２３０、２３２：誘電体層
２４０：ポリシリコン層
２５０：シリサイド層
２６０−１、２６０−２：コンタクト
２７−１、２７０−２、２７２−１、２７２−２：コンタクト
２８０：ウエルタップ

Claims (6)

1. 入力された電圧を他の電圧レベルに変換し、変換した出力電圧を出力ノードに提供する変換回路と、
   前記出力ノードとグランド間に接続され、前記出力電圧に応じた電圧を分圧ノードに生成する抵抗分圧回路と、
   前記抵抗分圧回路の前記分圧ノードに生成された電圧と基準電圧とを比較する比較回路と、
   前記比較回路の比較結果に基づき前記変換回路を制御する制御回路とを有し、
   前記抵抗分圧回路は、少なくとも一部の抵抗を前記出力ノードに容量結合させる容量素子を含み、
   前記抵抗は、基板上に形成されている導電性の第１のポリシリコン層を含み、
   前記容量素子は、前記出力ノードから少なくとも一部の第１のポリシリコン層上に延在している導電性の第２のポリシリコン層と、第１のポリシリコン層と第２のポリシリコン層との間に形成されている誘電体層とを含み、
   第２のポリシリコン層は、少なくとも前記分圧ノードに近接する抵抗部分に前記誘電体層を介して容量結合し、前記近接する抵抗部分は、前記分圧ノードと前記出力ノードとの間に存在する第１の抵抗部分および前記分圧ノードと前記グランドとの間に存在する第２の抵抗部分を有する、電圧生成回路。
2. 前記容量素子はさらに、前記基板内の導電性の領域と、第１のポリシリコン層と前記基板内の導電性の領域との間に形成されている別の誘電体層とを含む、請求項１に記載の電圧生成回路。
3. 前記変換回路は、チャージポンプ回路を含む、請求項１または２に記載の電圧生成回路。
4. 前記変換回路はさらに、前記比較回路の比較結果に基づきクロックイネーブルされるクロック回路を含み、前記チャージポンプ回路は、前記クロック回路からのクロック回路に応答して出力電圧を前記出力ノードに提供する、請求項３に記載の電圧生成回路。
5. 請求項１ないし４いずれか１つに記載の電圧生成回路を含む半導体装置。
6. 請求項１ないし５いずれか１つに記載の電圧生成回路を含むＮＡＮＤ型のフラッシュメモリであって、
   フラッシュメモリのＮＡＮＤストリングを構成するメモリセルは、前記基板上に形成されているゲート酸化膜と、前記ゲート酸化膜上のフローティングゲート層と、当該フローティング層上の誘電体膜と、当該誘電体膜上のコントロールゲート層とを含み、
   前記メモリセルのゲート酸化膜は、前記電圧生成回路の前記別の誘電体層と同じ材料であり、前記フローティングゲート層は、前記電圧生成回路の第１のポリシリコン層と同じ材料であり、前記誘電体膜は、前記電圧生成回路の誘電体層と同じ材料であり、前記コントロールゲート層は、前記電圧生成回路の第２のポリシリコン層と同じ材料である、フラッシュメモリ。

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