TW201629953A - 電壓產生電路、快閃記憶體及半導體裝置 - Google Patents

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Abstract

提供能夠抑制電路面積且達到安定輸出電壓目的之電壓產生電路。 本實施例之電壓產生電路100A，具有電荷幫浦電路20、電阻分壓電路120、對電阻分壓電路120輸出的電壓Vm和基準電壓VREF進行比較的比較器34、基於比較器34的比較結果以控制電荷幫浦電路20動作的控制電路36。電阻分壓電路120包括串聯連接於輸出節點NOUT和接地之間的電阻R1、R2、R3、R4，反應輸出電壓VOUT而在節點NR產生電壓Vm。電阻分壓電路120更具有用以使電阻R1、R2、R3、R4電容性耦接至輸出節點NOUT的寄生電容Cp。

Description

電壓產生電路、快閃記憶體及半導體裝置
本發明關於一面監控輸出電壓一面產生所需電壓的電壓產生電路，特別是關於對包含快閃記憶體及其他積體電路之半導體裝置，產生其操作所需要之電壓的電壓產生電路。
隨著半導體設計的微細化，驅動半導體元件的動作電壓也隨之低電壓化，供給半導體裝置的電源電壓也低電壓化。例如，從半導體記憶體的外部供給的電源電壓，從3.3V(伏特)往2.5V或1.8V低電壓化。另一方面，半導體記憶體等的內部電路中，需要多電源，例如驅電晶體的電壓、施加至基板及井區的電壓等，需要比電源電壓高的高電壓。因此，半導體裝置具有將外部供給的電源電壓昇壓至所需電壓的昇壓電路以及位準移位電路。
專利文件1揭露具有昇壓電路的NAND型快閃記憶體。昇壓電路由電荷幫浦構成，藉由減少電荷幫浦的段數以減少消耗電流，且減少電路的面積。專利文件2也揭露具有電壓產生電路的NAND型快閃記憶體。電壓產生電路具有電荷幫浦電路及限制電路；限制電路監控電荷幫浦電路的輸出電壓以控制電荷幫浦電路。限制電路具有第1、第2電阻元件，第1、第2電容元件，開關元件及比較器；比較器的一輸入連接第1、第2 電阻元件的連接部，比較器的另一輸入則輸入基準電位。此外，第1電容元件連接在電荷幫浦電路的輸出與比較器的一輸入之間，電荷幫浦電路的輸出連接至負載時，透過開關元件將第2電容元件連接比較器的一輸入，達到安定昇壓電位的目的。
[專利文件]
[專利文件1]特開2012-244660號公報
[專利文件2]特開2013-157053號公報
第1圖顯示利用傳統電荷幫浦的電壓產生電路的一範例。第2圖是第1圖之動作波形的一例示。電壓產生電路10具有電荷幫浦，以及監視電荷幫浦電路20產生的電壓並基於監視結果進而控制電荷幫浦電路20之控制電路30。電荷幫浦電路20，例如是將包含電容器和二極體(或二極體連接的MOS電晶體)的基本電路以串聯方式複數連接而構成。藉由在電容器的一端的電極上施加時脈，從輸入節點NIN被提供的電荷，在每一時脈時即被傳送到下一級，而在輸出節點NOUT產生輸出電壓VOUT。控制電路30包括連接於輸出節點NOUT和接地之間的電阻分壓電路32、比較器34和邏輯電路36。電阻分壓電路32包括串聯連接於輸出節點NOUT和接地之間的複數電阻R1、R2、R3、R4；形成在電阻R3和電阻R4間的分壓節點NR的電壓Vm則供給至比較器34的負輸入端子。又，比較器34的正輸入端子係由節點NREF供給基準電壓VREF。邏輯電路36包括NAND-1、NAND-2、以及複數反向器，在(NAND邏輯輯)NAND-1、NAND-2 之一端的輸入上分別供給時脈信號CLK1、CLK2，NAND-1、NAND-2則分別輸出信號CLOCK1b、CLOCK2b。
接著說明電壓產生電路的動作。電阻分壓電路32的節點NR上，產生對應於電荷幫浦電路20之輸出電壓VOUT的電壓Vm。比較器34比較電壓Vm和基準電壓VREF，當Vm>VREF時，輸出L位準的時脈致能信號CLK_EN，當Vm≦VREF時，輸出H位準的時脈致能信號CLK_EN。時脈致能信號CLK_EN是L位準時，NAND-1、NAND-2成為致能狀態，時脈信號CLK1、CLK2被施加至反向器，藉由電荷幫浦電路20實施昇壓。時脈致能信號CLK_EN是H位準時，NAND-1、NAND-2成為失能狀態，而停止時脈信號CLK1、CLK2的施加，使電荷幫浦電路20停止昇壓。
如第2圖所示，電荷幫浦電路20的輸出節點NOUT的輸出電壓VOUT，在其到達所要求的電壓(亦即目標電壓)時的時間是t1，在從時間t1經一定時間延遲的時間t2，分壓節點NR的電壓Vm和基準電壓VREF一致。之後，藉由電荷幫浦電路20進行的昇壓會停止，而輸出電壓VOUT下降，輸出電壓VOUT在時間t3到達目標電壓。在從時間t3經一定時間延遲的時間t4，分壓節點NR的電壓Vm從基準電壓VREF下降。由於對分壓節點NR進行電荷充電或使其放電壓需要一定的時間，因此實際上在輸出電壓VOUT超出目標電壓之後，便進行昇壓控制，所以輸出節點NOUT的輸出電壓VOUT會產生漣波。想要達成的是將此漣波減小而使電壓VOUT安定。
電阻分壓電路32經常的流通電流，為了減少消耗 的電力，希望儘量的減少流過電阻分壓電路32的貫通電流。但是，減少貫通電流的話，分壓節點NR的充放電時間變長，也就是反應速度變慢，結果要將電壓VOUT的漣波減小變得困難。
此問題的解決手段，如第3圖所示，有在輸出節點NOUT和分壓節點NR之間連接電容器C而將分壓節點NR電容性耦接至輸出節點NOUT的方法。輸出電壓VOUT向目標電壓增加時，在透過電阻元件流通的電流對分壓節點NR充電之前，藉由電容器C，分壓節點NR被電容性昇壓。然而，一設置新電容器C，要減少電壓產生電路10A的電路面積則變得困難。此外，電容器C由於將輸出節點NOUT和分壓節點NR直接的電容性耦接，分壓節點NR的昇壓效果太過頭了，有電壓Vm太大的問題。
本發明之目是提供能夠解決所述傳統的課題、抑制電路面積的增加及安定輸出電壓的電壓產生電路，以及使用此電壓產生電路的半導體裝置。
本發明相關的電壓產生電路，包括：轉換電路，將輸入的電壓轉換成其他的電壓位準，且提供轉換後的輸出電壓至輸出節點；電阻分壓電路，耦接前述輸出節點，產生對應於前述輸出電壓的電壓；比較電路，比較前述電阻分壓電路產生的電壓以及基準電壓；控制電路，基於前述比較電路的比較結果而控制前述轉換電路。前述電阻分壓電路，包括使其至少一部分的電阻電容性耦接於前述輸出節點的電容元件。
較佳的是，前述電容元件包括：從前述輸出節點在至少一部分的電阻上延伸的導體部，以及形成於前述導體部 和電阻間的介電質層。較佳的是，前述電阻包括形成於基板上具有導電性之第1多晶矽層；前述導體部包括形成於前述第1多晶矽層上具有導電性之第2多晶矽層；於前述第1多晶矽層和前述第2多晶矽層之間形成有介電質層。較佳的是，前述電阻包括形成於基板上具有導電性之第1多晶矽層；前述導體部是前述基板內的導電性區；前述第1多晶矽層與前述基板內的導電區之間形成有介電質層。較佳的是，前述電阻包括形成於基板上具有導電性之第1多晶矽層；前述導體部包括形成於前述第1多晶矽層上具有導電性之第2多晶矽層、以及基板內的導電性區；於前述第1多晶矽層和前述第2多晶矽層之間形成有第1介電質層，前述第1多晶矽層與前述基板內的導電區之間形成有第2介電質層。較佳的是，前述轉換電路包括電荷幫浦電路。較佳的是，前述轉換電路更包括：時脈電路，基於前述比較電路的比較結果而被時脈致能；前述電荷幫浦電路回應來自前述時脈電路的時脈信號，而提供前述輸出電壓給前述輸出節點。
本發明相關的NAND型快閃記憶體，包括具有前述特徵的電壓產生電路，前述第1多晶矽層，由和構成NAND串快閃記憶體的記憶胞的浮動閘層相同材料所構成；前述第2多晶矽層，由和控制閘層相同的材料所構成；前述介電質層，由和形成於浮動閘層及控制閘層之間的介電層相同的材料所構成。
本發明電阻分壓電路包括使至少一部分電阻能電容性耦接至輸出節點的電容元件，所以能夠將輸出節點的輸出電壓的變化迅速傳達到電阻分壓電路的分壓節點，且能夠抑制 電阻分壓電路的電力消耗，產生漣波少且安定的輸出電壓。
10、10A‧‧‧電壓產生電路
100、100A、100B‧‧‧電壓產生電路
110‧‧‧轉換電路
120‧‧‧電阻分壓電路
122‧‧‧導電部
130‧‧‧比較電路
140‧‧‧控制電路
20‧‧‧電荷幫浦電路
200‧‧‧基板(井)
210‧‧‧絕緣區
220‧‧‧多晶矽層
230、232‧‧‧介電質層
240‧‧‧多晶矽層
250‧‧‧金屬矽化物層
260-1、260-2‧‧‧接觸
270-1、270-2‧‧‧接觸
272-1、272-2‧‧‧接觸
280‧‧‧井分接頭
CLK1、CLK2‧‧‧時脈信號
CLK_EN‧‧‧時脈致能信號
CLOCK1b、CLOCK2b‧‧‧信號
Cp‧‧‧寄生電容器
NAND-1、NAND-2‧‧‧NAND邏輯閘
R1~R4‧‧‧電阻
NIN‧‧‧輸入節點
NOUT‧‧‧輸入節點
NR‧‧‧分壓節點
NREF‧‧‧節點
VOUT‧‧‧輸出電壓
VREF‧‧‧基準電壓
Vm‧‧‧電壓
第1圖顯示具有傳統電荷幫浦電路的電壓產生電路的範例。
第2圖顯示第1圖所示電壓產生電路的各部電壓波形的範例。
第3圖顯示傳統其他電壓產生電路的範例。
第4圖顯示本發明實施例的電壓產生電路的構造範例。
第5圖顯示本發明實施例的具有電荷幫浦電路之電壓產生電路的一範例。
第6圖顯示本發明實施例的具有電荷幫浦電路之電壓產生電路的其他範例。
第7圖顯示本實施例之電阻分壓電路構造的剖面圖。
以下，關於本發明實施的樣態將參照圖式進行詳細說明。又，圖式為易於理解起見，以強調各部的方式呈現，應注意其與實際元件的大小尺寸並非相同。
第4圖顯示相關於本發明實施例的電壓產生電路的構造範例。本實施例的電壓產生電路100具有：轉換電路110，將輸入節點NIN供給的輸入電壓VIN轉換成要求的電壓，且將轉換的輸出電壓VOUT輸出給輸出節點NOUT；電阻分壓電路120，連接輸出節點NOUT；比較電路130，將透過電阻分壓電路120分壓的電壓Vm和基準電壓VREF進行比較；控制電路，基於 比較電路130的比較結果控制轉換電路110。
電壓產生電路100，具有回授迴路，監控在輸出節點NOUT產生的輸出電壓VOUT且基於監控結果控制轉換電路，藉此在輸出節點NOUT產生安定化的輸出電壓VOUT。轉換電路110並非限定於前述結構，例如也可以是電荷幫浦、切換式調節器、其他的昇壓電路或降壓電路等。
電阻分壓電路120包括串連連接於輸出節點NOUT和接地之間的複數電阻元件，對應於輸出電壓NOUT在在分壓節點NR產生電壓Vm。電阻元件由任意的導電性材料所構成，例如配線、層或區域。電阻分壓電路120更包括：在複數電阻元件之至少一部分電阻元件與輸出節點NOUT之間形成寄生電容器Cp而得到的導電部122。
比較電路130比較電阻分壓電路120分壓節點NR的電壓Vm和基準電壓VREF，提供對應於比較結果的信號給控制電路140。例如，電壓Vm大於基準電壓VREF時，比較電路130提供H位準的信號給控制電路140，電壓Vm低於基準電壓VREF時，比較電路130提供L位準的信號給控制電路140。
控制電路140依據比較電路130的比較結果控制轉換電路110的動作。例如，轉換電路110是昇壓電路時，昇壓電路在輸出節點NOUT產生輸出電壓VOUT，輸出電壓VOUT則是由電阻分壓電路120產生的電壓Vm而監控。或著，輸出電壓VOUT低於要求的電壓時由昇壓電路進行昇壓，輸出電壓VOUT高於要求的電壓時讓昇壓電路停止昇壓。
電流從輸出節點NOUT流進電阻分壓電路120，因此 在分壓節點NR產生對應的電壓Vm。流過電阻分壓電路120的電流是貫通電流，其電流大的話消耗的電流也變大。因此，電阻分壓電路120流通的電流希望儘可能的小。另一方面，電流變小，在分壓節點NR呈現的電壓Vm的反應變慢，結果控制電路140的控制會有延遲，輸出電壓VOUT的位準會變大。在本實施例中，為了解決上述的缺陷，在輸出節點NOUT和電阻元件之間形成寄生電容器Cp，藉此使流過電阻分壓電路120的貫通電流變小，使得對應於輸出電壓VOUT的電壓Vm能迅速在分壓節點NR容易呈現。此寄生電容器Cp，雖是藉由設置與電阻元件電容性結合的導電部122而形成，但是考量導電部122的構造(例如，以積層方式形成、利用井區)，並不會實質增加電壓產生電路100的電路面積或是增加的程度相當的小。
接著，將本發明實施例的具有電荷幫浦電路之電壓產生電路的構造顯示於第5圖。又，與第1圖所示構造元件相同者係以相同的號碼標示並省略其說明。本實施例之電壓產生電路100A如圖所示具有電阻分壓電路120，電阻分壓電路120中形成有與電阻R1~R4電容性結合的導電部122，電阻R1~R4和輸出節點NOUT之間形成有寄生電容器Cp。導電部122，例如可以是透過介電質層而在電阻R1~R4上延伸的導電性配線。
監控輸出電壓VOUT時，透過流過電阻R1、R2、R3、R4的電流而在分壓節點NR產生電壓Vm，輸出電壓VOUT變動時，透過電阻流通的電流先發生變化，透過電容耦(結)合的變化會在分壓節點NR呈現。例如，輸出電壓VOUT超出目標電壓時，透過流通於電阻的電流的充電會先發生，因為電容耦合分 壓節點NR會被昇壓。又，輸出電壓VOUT低於目標電壓時，透過電阻的放電會先發生，因為電容耦合分壓節點NR會被降壓。如所述者，藉由設置寄生電容器Cp，能夠將輸出電壓VOUT的變化迅速反應在分壓節點NR上，結果能夠抑制由於監控輸出電壓VOUT而導致的延遲，減少輸出電壓VOUT的漣波，達到安定輸出電壓VOUT之目的。
第6圖是電壓產生電路的變形例。第5圖所示的電壓產生電路100A是在電阻分壓電路120全部的電阻R1、R2、R3、R4上形成有寄生電容器Cp的例子；然而在第6圖所顯示的電壓產生電路100B，是在電阻分壓電路120的一部分電阻R3、R4上形成有寄生電容器Cp的例子。在一部分電阻元件上形成有寄生電容器Cp的情形下，是希望前述的一部分電阻元件能靠近分壓節點NR。亦即，相較於在電阻R1形成寄生電容器Cp，在靠近分壓節點NR的電阻R3、R4上形成寄生電容器Cp，能夠令輸出電壓VOUT的變化，迅速的反應在分壓節點NR的電壓Vm。
接著說明依據本發明實施例之電阻分壓電路的結構範例。第7圖(A)概要顯示，利用構成NAND型快閃記憶體或NOR型快閃記憶體的記憶胞的多晶矽層來形成電阻分壓電路時之剖面。同一圖中，200是矽基板或井區，210是如溝槽(STI，淺溝槽隔離)或場氧化膜之絕緣區，220是構成浮動閘(FG)的n型多晶矽，230例如是沈積矽氧化膜及矽氮化膜之ONO構造的高介電質層，240是構成控制閘(CG)的n型多晶矽層，250是形成在多晶矽層240上的金屬矽化物層，260-1、260-2是接觸。
多晶矽層220例如是在絕緣區210上以條狀延伸。 多晶矽層240，藉由開口242而分離第1多晶矽部240-1和第2多晶矽部240-2。第1多晶矽部240-1藉由介電質層230而在多晶矽層220上延伸。對應接觸260-1之介電質層230的位置形成有貫穿孔，第1多晶矽部240-1電性接觸多晶矽層220；同樣的，對應接觸260-2之介電質層230的位置形成有貫穿孔，第2多晶矽部240-2電性接觸多晶矽層220。多晶矽層220，從接觸260-1在接觸260-2之間形成電流路徑，作為電阻元件而運作。第1多晶矽240-1，透過介電質層230在多晶矽層220上延伸，藉此而在其與多晶矽層220之間形成寄生電容器。
作為一實施樣態，能夠讓接觸260-1對應第5圖所示的輸出節點NOUT且讓接觸260-2對應分壓節點NR(但是，省略電阻分壓電路的接地電極)。作為其他的實施樣態，將第7圖(A)所示的結構作為基本結構，可以使用此基本結構複數串聯連接而構成電阻分壓電路。
NAND型快閃記憶體，具有電壓產生電路，使用外部供給的電源電壓，用以產生寫入電壓、抹除電壓、導通(pass)電壓等。同樣的在NOR型快閃記憶體，具有電壓產生電路，用以產生寫入電壓或抹除電壓。在NAND型快閃記憶體或NOR型快閃記憶體上，適用具有第7圖(A)所示之電阻分壓電路的電壓產生電路的情形下，能夠使用與NAND型及NOR型快閃記憶體的記憶胞共通的製程，來形成電阻分壓電路的電阻元件及寄生電容器Cp。此外，在電壓產生電路的一部分，由於適用記憶胞的結構，因此能夠縮小電壓產生電路的電路面積。
第7圖(B)顯示利用井區作為電阻分壓電路的導電 部的範例。和第7圖(A)時相同，電阻元件是使用透過介電質層232而形成於基板200上的n型多晶矽層220。接觸270-1透過矽化物層250，電性連接多晶矽層220一方的端部，接觸270-2透過金屬矽化物層250，電性連接多晶矽層220另一方的端部。多晶矽層220，例如能夠使用與MOS電晶體共通的製程來形成，在此情形下，介電質層232是矽閘氧化膜。又，在n型或p型矽基板或是井區200，透過井分接頭(well tap)280，電性連接接觸272-1、272-2。井分接頭280例如是金屬矽化物層。井分接頭280藉由STI等的絕緣區210而與多晶矽層220電性隔離。藉此方式，多晶矽層220和井區200之間形成寄生電容器。例如，能讓接觸270-1、270-2對應第5圖所示的輸出節點NOUT且讓接觸272-2對應分壓節點NR。此外，以第7圖(B)所示結構作為基本單位，將此結構複數串聯連接，能藉此構成電阻分壓電路。
第7圖(C)是將第7圖(A)的結構和第7圖(B)的結構組合而得。接觸270-1、270-2之間，多晶矽層220是作為電阻元件運作。在多晶矽層220上形成的多晶矽層240，同第7圖(A)時作為導電線而運作，形成將介電質層232包夾於其間的寄生電容器。又，透過介電質層230在多晶矽層220的下方形成的井區200是作為導電部而運作，如同第7圖(B)時，以形成將介電質層232包夾於其間的寄生電容器。依據本實施例的結構，能夠更增強應用寄生電容器之電阻元件的電容性耦合。
如上己詳述相關於本發明的理想實施形態，但是本發明並非限定於特定的實施形態，而是包括申請專利範圍所記載的本發明要點範圍內的各種變形、修改。
100A‧‧‧電壓產生電路
120‧‧‧電阻分壓電路
122‧‧‧導電部
20‧‧‧電荷幫浦電路
34‧‧‧比較器
36‧‧‧控制電路
CLK1、CLK2‧‧‧時脈信號
CLK_EN‧‧‧時脈致能信號
CLOCK1b、CLOCK2b‧‧‧信號
Cp‧‧‧寄生電容器
NAND-1、NAND-2‧‧‧NAND邏輯閘
R1~R4‧‧‧電阻
NIN‧‧‧輸入節點
NOUT‧‧‧輸入節點
NR‧‧‧分壓節點
NREF‧‧‧節點
VOUT‧‧‧輸出電壓
VREF‧‧‧基準電壓
Vm‧‧‧電壓

Claims (9)

  1. 一種電壓產生電路，包括：轉換電路，將輸入的電壓轉換成其他的電壓位準，且提供轉換後的輸出電壓至輸出節點；電阻分壓電路，耦接前述輸出節點，產生對應於前述輸出電壓的電壓；比較電路，比較前述電阻分壓電路產生的電壓以及基準電壓；控制電路，基於前述比較電路的比較結果而控制前述轉換電路；前述電阻分壓電路，包括使其至少一部分的電阻電容性耦接於前述輸出節點的電容元件。
  2. 如申請請專利範圍第1項所述之電壓產生電路，其中，前述電容元件包括：從前述輸出節點在至少一部分的電阻上延伸的導體部；以及，形成於前述導體部和電阻間的介電質層。
  3. 如申請專利第圍第2項所述之電壓產生電路，其中，前述電阻包括形成於基板上具有導電性之第1多晶矽層；前述導體部包括形成於前述第1多晶矽層上具有導電性之第2多晶矽層；於前述第1多晶矽層和前述第2多晶矽層之間形成有介電質層。
  4. 如申請專利第圍第2項所述之電壓產生電路，其中，前述電阻包括形成於基板上具有導電性之第1多晶矽層；前述導體部是前述基板內的導電性區；前述第1多晶矽層與前述基板 內的導電區之間形成有介電質層。
  5. 如申請專利第圍第2項所述之電壓產生電路，其中，前述電阻包括形成於基板上具有導電性之第1多晶矽層；前述導體部包括形成於前述第1多晶矽層上具有導電性之第2多晶矽層、以及基板內的導電性區；於前述第1多晶矽層和前述第2多晶矽層之間形成有第1介電質層，前述第1多晶矽層與前述基板內的導電區之間形成有第2介電質層。
  6. 如申請專利第圍第1項所述之電壓產生電路，其中，前述轉換電路包括電荷幫浦電路。
  7. 如申請專利第圍第6項所述之電壓產生電路，其中，前述轉換電路更包括：時脈電路，基於前述比較電路的比較結果而被時脈致能；前述電荷幫浦電路回應來自前述時脈電路的時脈信號而提供前述輸出電壓給前述輸出節點。
  8. 一種包括如申請專利範圍第1至7項其中之一所述之電壓產生電路之半導體裝置。
  9. 一種快閃記憶體，包括如申請專利範圍第3或5項所述之電壓產生電路；前述第1多晶矽層，由和構成快閃記憶體的記憶胞的浮動閘層相同材料所構成；前述第2多晶矽層，由和控制閘層相同的材料所構成；前述介電質層，由和形成於浮動閘層及控制閘層之間的介電層相同的材料所構成。
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