KR102233531B1 - 전압생성회로, 플래시 메모리 및 반도체 장치 - Google Patents

전압생성회로, 플래시 메모리 및 반도체 장치 Download PDF

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Abstract

[과제] 회로 면적의 증가를 억제하면서, 출력 전압의 안정화를 도모할 수 있는 전압생성회로를 제공한다.
[해결 수단] 본 실시예의 전압생성회로(100A)는, 차지 펌프 회로(20)와, 저항 분압 회로(120)와, 저항 분압 회로(120)로부터 출력된 전압(Vm)과 기준전압(VREF)을 비교하는 비교기(34)와, 비교기(34)의 비교 결과에 의거해서 차지 펌프 회로(20)의 동작을 제어하는 제어 회로(36)를 구비한다. 저항 분압 회로(120)는, 출력 노드(NOUT)와 접지 사이에 직렬로 접속된 저항(R1, R2, R3, R4)을 포함하고, 출력 전압(VOUT)에 따른 전압(Vm)을 분압 노드(NR)에 생성한다. 저항 분압 회로(120)는 저항(R1, R2, R3, R4)을 출력 노드(NOUT)에 용량적으로 결합시키기 위한 기생 커패시터(Cp)를 더 구비한다.

Description

전압생성회로, 플래시 메모리 및 반도체 장치{VOLTAGE GENERATING CIRCUIT, FLASH MEMORY AND SEMICONDUCTOR DEVICE}
본 발명은, 출력 전압을 감시하면서 소망의 전압을 생성하는 전압생성회로에 관한 것으로, 특히 플래시 메모리나 그 밖의 집적회로 등을 포함하는 반도체 장치의 동작에 필요한 전압을 생성하는 전압생성회로에 관한 것이다.
반도체 설계의 미세화에 따라서, 반도체 소자를 구동하는 동작 전압이 저전압화되고, 반도체 장치에 공급되는 전원 전압도 저전압화되고 있다. 예를 들면, 반도체 메모리의 외부로부터 공급되는 전원 전압은, 3.3V로부터 2.5V 또는 1.8V로 저전압화되고 있다. 다른 한편, 반도체 메모리 등의 내부회로에서는, 많은 전원을 필요로 하고, 예를 들면, 트랜지스터를 구동하기 위한 전압, 기판이나 웰에 인가하는 전압 등은, 전원 전압보다도 높은 고전압을 필요로 하는 일이 있다. 이 때문에, 반도체 장치는, 외부로부터 공급된 전원 전압을 소망의 전압으로 승압하는 승압회로나 레벨 시프터 회로 등을 구비하고 있다.
특허문헌 1은, 승압회로를 구비한 NAND형 플래시 메모리를 개시하고 있다. 승압회로는, 차지 펌프(charge pump)에 의해 구성되고, 차지 펌프의 단수를 삭감함으로써, 소비 전류를 감소시키고, 또한 회로 면적을 삭감하고 있다. 특허문헌 2도 또한 전압발생 회로를 구비한 NAND형 플래시 메모리를 개시하고 있다. 전압 발생 회로는, 차지 펌프 회로와, 차지 펌프 회로의 출력 전압을 모니터링해서 차지 펌프 회로를 제어하는 리미터 회로를 구비하고 있다. 리미터 회로는, 제1, 제2 저항 소자와, 제1, 제2 용량소자와, 스위치 소자와, 비교기를 구비하고, 비교기 중 한쪽의 입력에 제1 저항 소자와 제2 저항 소자의 접속부가 접속되며, 다른 쪽의 입력에 기준 전위가 입력된다. 또한 제1 용량소자는, 차지 펌프 회로의 출력과 비교기의 한쪽의 입력 사이에 접속되고, 차지 펌프 회로의 출력이 부하에 접속되었을 때에, 스위치 소자에 의해 제2 용량소자를 비교기 중 한쪽의 입력에 접속함으로써, 승압 전위의 안정화를 도모하고 있다.
JP 2012-244660 A JP 2013-157053 A
도 1은, 종래의 차지 펌프를 이용한 전압생성회로의 일례를 도시한 도면, 도 2는, 그 동작 파도 모양의 일례이다. 전압생성회로(10)는, 차지 펌프 회로(20)와, 차지 펌프 회로(20)에서 생성된 전압을 감시하고, 감시 결과에 의거해서 차지 펌프 회로(20)를 제어하는 제어 회로(30)를 구비한다. 차지 펌프 회로(20)는, 예를 들면, 커패시터와 다이오드(또는 다이오드 접속된 MOS 트랜지스터)를 포함하는 기본회로를 직렬로 복수 접속해서 구성된다. 커패시터의 한쪽의 전극에 클록을 인가함으로써, 입력 노드(NIN)로부터 부여된 전하가 클록마다 다음 단계로 전송되어, 출력 노드(NOUT)에 출력 전압(VOUT)이 생성된다. 제어 회로(30)는, 출력 노드(NOUT)와 접지 사이에 접속된 저항 분압 회로(32)와, 비교기(34)와, 논리회로(36)를 포함한다. 저항 분압 회로(32)는, 출력 노드(NOUT)와 접지 사이에 직렬로 접속된 복수의 저항(R1, R2, R3, R4)을 포함하고, 저항(R3)과 저항(R4) 사이에 형성된 분압 노드(NR)의 전압(Vm)이 비교기(34)의 부(負)측의 입력 단자에 공급된다. 또, 비교기(34)의 정(正)측의 입력 단자에는, 노드(NREF)로부터의 기준전위(VREF)가 공급된다. 논리회로(36)는, NAND-1, NAND-2, 복수의 인버터를 포함하고, NAND-1, NAND-2 중 한쪽의 입력에는, 각각 클록 신호(CLK1, CLK2)가 공급된다.
다음에, 전압생성회로의 동작을 설명한다. 저항 분압 회로(32)의 노드(NR)에는, 차지 펌프 회로(20)의 출력 전압(VOUT)에 따른 전압(Vm)이 생성된다. 비교기(34)는, 전압(Vm)과 기준전위(VREF)를 비교하여, 전압(Vm)>VREFVREF일 때, L수준의 클록 인에이블 신호(CLK_EN)를 출력하고, 전압(Vm)≤VREF일 때, H수준의 클록 인에이블 신호(CLK_EN)를 출력한다. 클록 인에이블 신호(CLK_EN)가 L수준일 때, NAND-1, NAND-2가 인에이블 상태가 되고, 클록 신호(CLK1, CLK2)가 인버터에 인가되어, 차지 펌프 회로(20)에 의한 승압이 실시된다. 클록 인에이블 신호(CLK_EN)가 H수준일 때, NAND-1, NAND-2가 디스인에이블 상태가 되고, 클록 신호(CLK1, CLK2)의 인가가 정지되어, 차지 펌프 회로(20)의 승압이 정지된다.
도 2에 나타낸 바와 같이, 차지 펌프 회로(20)의 출력 노드(NOUT)의 출력 전압(VOUT)이, 요구되는 전압, 즉 타깃 전압에 도달했을 때 시각(t1)으로부터 일정시간 지연된 시각(t2)에서, 분압 노드(NR)의 전압(Vm)이 기준전위(VREF)와 일치한다. 그 후, 차지 펌프 회로(20)에 의한 승압이 정지하고, 출력 전압(VOUT)이 강하하여, 출력 전압(VOUT)이 시각(t3)에 타깃 전압에 도달한다. 시각(t3)으로부터 일정시간 지연된 시각(t4)에서, 분압 노드(NR)의 전압(Vm)이 기준전압(VREF)보다도 강하한다. 분압 노드(NR)에 전하를 충전하고, 혹은 전하를 방전시키기 위해서는 일정한 시간이 걸리므로, 실제로는 출력 전압(VOUT)이 타깃 전압을 초과하고 나서 승압의 제어가 행해지고, 그 때문에, 출력 노드(NOUT)에 나타나는 출력 전압(VOUT)에는 리플(ripple)이 생긴다. 이 리플을 작게 함으로써 전압(VOUT)을 안정화시키는 것이 바람직하다.
저항 분압 회로(32)에는, 정상적으로 전류가 흐르므로, 소비 전력을 저감시키기 위해서는, 저항 분압 회로(32)를 흐르는 관통 전류를 극히 작게 하는 것이 바람직하다. 그러나, 관통 전류가 작아지면, 분압 노드(NR)의 충방전 시간이 길어지고, 즉 반응 속도가 늦어지고, 결과로서, 전압(VOUT)의 리플을 작게 하는 것이 어렵게 된다.
이 문제의 해결 수단으로서, 도 3에 나타낸 바와 같이, 출력 노드(NOUT)와 분압 노드(NR) 사이에 커패시터(C)를 접속하고, 분압 노드(NR)를 출력 노드(NOUT)에 용량결합시키는 방법이 있다. 출력 전압(VOUT)이 타깃 전압을 향해서 증가할 때, 저항 소자를 개재해서 흐르는 전류에 의해 분압 노드(NR)를 충전하는 것보다도 전에, 커패시터(C)에 의해서 분압 노드(NR)가 용량적으로 승압된다. 그렇지만, 커패시터(C)를 새롭게 설치하면, 전압생성회로(10A)의 회로 면적을 삭감하는 것이 어렵게 된다. 또한, 커패시터(C)는, 출력 노드(NOUT)와 분압 노드(NR)를 직접적으로 용량결합시키기 때문에, 분압 노드(NR)의 승압이 지나치게 작용하여, 전압(Vm)이 지나치게 커진다고 하는 과제도 있다.
본 발명은, 이러한 종래의 과제를 해결하여, 회로 면적의 증가를 억제하면서, 출력 전압의 안정화를 도모할 수 있는 전압생성회로 및 이것을 이용한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 전압생성회로는, 입력된 전압을 다른 전압 수준으로 변환하고, 변환한 출력 전압을 출력 노드에 제공하는 변환 회로와, 상기 출력 노드에 결합되어, 상기 출력 전압에 따른 전압을 생성하는 저항 분압 회로와, 상기 저항 분압 회로에 의해 생성된 전압과 기준전압을 비교하는 비교 회로와, 상기 비교 회로의 비교 결과에 의거해서 상기 변환 회로를 제어하는 제어 회로를 포함하되, 상기 저항 분압 회로는, 적어도 일부의 저항을 상기 출력 노드에 용량결합시키는 용량소자를 포함한다.
바람직하게는 상기 용량소자는, 상기 출력 노드로부터 적어도 일부의 저항 상에 뻗는 도체부(이하, "도전부"라고도 칭함)와, 해당 도체부와 저항 사이에 형성된 유전체층을 포함한다. 바람직하게는 상기 저항은 기판 상에 형성된 도전성을 가진 제1 폴리실리콘층을 포함하고, 상기 도체부는 제1 폴리실리콘층 상에 형성된 도전성을 가진 제2 폴리실리콘층을 포함하며, 제1 폴리실리콘층과 제1 폴리실리콘층 사이에 유전체층이 형성된다. 바람직하게는 상기 저항은 기판 상에 형성된 도전성을 가진 제1 폴리실리콘층을 포함하고, 상기 도체부는 상기 기판 내의 도전성 영역이며, 제1 폴리실리콘층과 상기 기판 내의 영역 사이에 유전체층이 형성된다. 바람직하게는 상기 저항은 기판 상에 형성된 도전성을 가진 제1 폴리실리콘층을 포함하고, 상기 도체부는 제1 폴리실리콘층 상에 형성된 도전성을 가진 제2 폴리실리콘층 및 상기 기판 내의 영역을 포함하며, 제1 폴리실리콘층과 제2 폴리실리콘층 사이에 제1 유전체층이 형성되고, 제1 폴리실리콘층과 상기 기판 내의 영역 사이에 제2 유전체층이 형성된다. 바람직하게는 상기 변환 회로는, 차지 펌프 회로를 포함한다. 바람직하게는 상기 제어 회로는 상기 비교 회로의 비교 결과에 의거해서 클록 인에이블되는 클록 회로를 더 포함하고, 상기 차지 펌프 회로는, 상기 클록 회로로부터의 클록 신호에 응답해서 출력 전압을 상기 출력 노드에 제공한다.
본 발명에 따른 NAND형의 플래시 메모리는 상기 특징을 지니는 전압생성회로를 포함하고, 상기 제1 폴리실리콘층은 NAND 스트링의 메모리 셀을 구성하는 플로팅 게이트층과 공통의 재료로 구성되며, 상기 제2 폴리실리콘층은 제어 게이트층과 공통의 재료로 구성되고, 상기 유전체층은 플로팅 게이트층과 제어 게이트층 사이에 형성되는 유전체층과 공통의 재료로 구성된다.
본 발명에 따르면, 저항 분압 회로는, 적어도 일부의 저항을 출력 노드에 용량결합시키는 용량소자를 포함하도록 했으므로, 출력 노드의 출력 전압의 변화를 신속하게 저항 분압 회로의 분압 노드에 전달하는 것이 가능하고, 이것에 의해, 전압생성회로의 회로 면적을 증가시키는 일 없이, 또한, 저항 분압 회로에 의한 소비 전력을 억제하면서 리플이 적은 안정화된 출력 전압을 생성할 수 있다.
도 1은 종래의 차지 펌프 회로를 가진 전압생성회로의 일례를 도시한 도면;
도 2는 도 1에 나타낸 전압생성회로의 각 부의 전압 파형의 일례를 도시한 도면;
도 3은 종래의 다른 전압생성회로의 일례를 도시한 도면;
도 4는 본 발명의 실시예에 따른 전압생성회로의 구성예를 도시한 도면;
도 5는 본 발명의 실시예에 따른 차지 펌프 회로를 가진 전압생성회로의 일례를 도시한 도면;
도 6은 본 발명의 실시예에 따른 차지 펌프 회로를 가진 전압생성회로의 다른 예를 도시한 도면;
도 7은 본 실시예의 저항 분압 회로의 구성예를 도시한 단면도.
이하, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 또, 도면은, 이해하기 쉽게 하기 위하여 각 부를 강조해서 나타내고 있어, 실제의 디바이스의 축척과는 동일하지 않은 것에 유의해야 한다.
도 4는, 본 발명의 실시예에 따른 전압생성회로의 구성을 도시한 도면이다. 본 실시예의 전압생성회로(100)는, 입력 노드(NIN)로부터 공급된 입력 전압(VIN)을, 요구되는 전압으로 변환하고, 변환된 출력 전압(VOUT)을 출력 노드(NOUT)에 공급하는 변환 회로(110)와, 출력 노드(NOUT)에 접속된 저항 분압 회로(120)와, 저항 분압 회로(120)에 의해서 분압된 전압(Vm)과 기준전압(VREF)을 비교하는 비교 회로(130)와, 비교 회로(130)의 비교 결과에 의거해서 변환 회로(110)를 제어하는 제어 회로(140)를 구비해서 구성된다.
전압생성회로(100)는, 출력 노드(NOUT)에 생성된 출력 전압(VOUT)를 감시하고, 해당 감시 결과에 의거해서 변환 회로(110)를 제어하는 피드백 루프를 구비하며, 이것에 의해, 출력 노드(NOUT)에 안정화된 출력 전압(VOUT)을 생성한다. 변환 회로(110)는, 그 구성이 특별히 한정되지는 않지만, 예를 들면, 차지 펌프, 전환 조절기, 그 밖의 승압회로 또는 강압 회로 등일 수 있다.
저항 분압 회로(120)는, 출력 노드(NOUT)와 접지 간에 직렬로 접속된 복수의 저항 소자(resistor, 이하, 간단히 "저항"이라고도 지칭함)를 포함하고, 분압 노드(NR)에, 출력 전압(VOUT)에 응한 전압(Vm)을 생성한다. 저항 소자는, 임의의 도전성 재료로 구성되고, 예를 들면, 배선, 층 또는 영역일 수 있다. 저항 분압 회로(120)는 복수의 저항 소자 중 적어도 일부의 저항 소자와 출력 노드(NOUT) 사이에 기생 커패시터(Cp)를 형성할 수 있는 도체부, 즉, 도전부(122)를 더 포함한다. 도전부(122)는, 도전성 재료로 구성되고, 예를 들면, 배선, 층 또는 영역일 수 있다.
비교 회로(130)는, 저항 분압 회로(120)의 분압 노드(NR)의 전압(Vm)과, 기준전압(VREF)을 비교하고, 비교 결과에 따른 신호를 제어 회로(140)에 제공한다. 예를 들면, 전압(Vm)이 기준전압(VREF)보다도 클 때, 비교 회로(130)는 H수준의 신호를 제어 회로(140)에 제공하고, 전압(Vm)이 기준전압(VREF) 이하일 때, 비교 회로(130)는 L수준의 신호를 제어 회로(140)에 제공한다.
제어 회로(140)는, 비교 회로(130)의 비교 결과에 의거해서 변환 회로(110)의 동작을 제어한다. 예를 들면, 변환 회로(110)가 승압회로일 때, 승압회로는 출력 노드(NOUT)에 승압된 출력 전압(VOUT)를 생성하고, 출력 전압(VOUT)은 저항 분압 회로(120)에 의해 생성된 전압(Vm)에 의해서 감시된다. 만약에 출력 전압(VOUT)이 요구되는 전압을 하회하면, 승압회로에 의한 승압이 행해지고, 출력 전압(VOUT)이 요구되는 전압을 상회하면, 승압회로에 의한 승압이 정지시키는 바와 같은 제어가 행해진다.
출력 노드(NOUT)로부터 저항 분압 회로(120)에 전류가 흐름으로써, 분압 노드(NR)에는, 출력 전압(VOUT)에 따른 전압(Vm)이 생성된다. 저항 분압 회로(120)를 흐르는 전류는, 관통 전류이며, 이 전류가 크다면 소비 전력이 커진다. 이 때문에, 저항 분압 회로(120)에 흐르는 전류는, 될 수 있는 한 작은 쪽이 바람직하다. 다른 한편, 전류가 작아지면, 분압 노드(NR)에 나타나는 전압(Vm)의 반응이 늦어지고, 그 결과, 제어 회로(140)에 의한 제어가 지연되어, 출력 전압(VOUT)의 리플이 커져 버린다. 본 실시예에서는, 그러한 불량을 해소하기 위하여, 출력 노드(NOUT)와 저항 소자 사이에 기생 커패시터(Cp)를 형성함으로써, 저항 분압 회로(120)를 흐르는 관통 전류를 작게 해도, 출력 전압(VOUT)에 따른 전압(Vm)이 분압 노드(NR)에 신속하게 나타나기 쉽게 한다. 이 기생 커패시터(Cp)는, 저항 소자와 용량적으로 결합하는 바와 같은 도전부(122)를 설치함으로써 형성되지만, 도전부(122)에 의한 구성을 연구하면(예를 들면, 도전부를 적층시키거나, 웰 영역을 이용하거나), 전압생성회로(100)의 회로 면적을 실질적으로 증가시키지 않는 혹은 증가의 정도를 극히 작게 할 수 있다.
다음에, 본 실시예의 차지 펌프 회로를 구비한 전압생성회로의 구성을 도 5에 도시한다. 또, 도 1에 나타낸 구성 요소와 동일한 것에 대해서는 동일한 참조 번호를 붙이고, 설명을 생략한다. 본 실시예의 전압생성회로(100A)는, 상기 도면에 나타낸 바와 같이, 저항 분압 회로(120)를 구비하고, 저항 분압 회로(120)에는, 저항(R1, R2, R3, R4)과 용량적으로 결합되는 도전부(122)가 형성되고, 저항(R1, R2, R3, R4)과 출력 노드(NOUT) 사이에 기생 커패시터(Cp)가 형성된다. 도전부(122)는, 예를 들면, 저항(R1, R2, R3, R4) 위를 유전체층을 개재해서 뻗는 도전성의 배선일 수 있다.
출력 전압(VOUT)을 감시할 때, 저항(R1, R2, R3, R4)을 흐르는 전류에 의해 분압 노드(NR)에 전압(Vm)이 생성되지만, 출력 전압(VOUT)이 변동할 때, 저항을 개재해서 흐르는 전류의 변화에 앞서, 용량결합에 의한 변화가 분압 노드(NR)에 나타난다. 예를 들면, 출력 전압(VOUT)이 타깃 전압을 초과했을 때, 저항을 흐르는 전류에 의한 충전에 앞서, 용량결합에 의해 분압 노드(NR)가 승압된다. 또한, 출력 전압(VOUT)이 타깃 전압보다 강하했을 때, 저항을 개재한 방전에 앞서, 용량결합에 의해 분압 노드(NR)가 강압된다. 이와 같이 해서, 기생 커패시터(Cp)를 설치함으로써, 출력 전압(VOUT)의 변화를 분압 노드(NR)에 신속하게 반영시킬 수 있고, 그 결과, 출력 전압(VOUT)의 감시에 의한 지연이 억제되어, 출력 전압(VOUT)의 리플을 저감시켜, 출력 전압(VOUT)의 안정화를 도모할 수 있다.
도 6은 전압생성회로의 변형예이다. 도 5에 도시한 전압생성회로(100A)에서는, 저항 분압 회로(120)의 모든 저항(R1, R2, R3, R4)에 기생 커패시터(Cp)가 형성되는 예를 나타냈지만, 도 6에 도시한 전압생성회로(100B)에서는, 저항 분압 회로(120)의 일부의 저항(R3, R4)에 기생 커패시터(Cp)가 형성된다. 일부의 저항 소자에 기생 커패시터(Cp)를 형성할 경우에는, 그 일부의 저항 소자는, 분압 노드(NR)에 근접하고 있는 것이 바람직하다. 즉, 저항(R1)에 기생 커패시터(Cp)를 형성하는 것보다도, 분압 노드(NR)에 근접하는 저항(R3, R4)에 기생 커패시터(Cp)를 형성한 쪽이, 출력 전압(VOUT)의 변화를 신속하게 분압 노드(NR)의 전압(Vm)에 반영시킬 수 있다.
다음에, 본 실시예에 의한 저항 분압 회로의 구성예에 대해서 설명한다. 도 7(A)는, NAND형 플래시 메모리나 NOR형 플래시 메모리의 메모리 셀을 구성하는 폴리실리콘층을 이용해서 저항 분압 회로를 형성했을 때의 단면을 모식적으로 나타내고 있다. 상기 도면에 있어서, (200)은 실리콘 기판 또는 웰 영역이고, (210)은 트렌치(STI)나 필드 산화막과 같은 절연 영역이며, (220)은 플로팅 게이트(FG)를 구성하는 n형의 폴리실리콘층이고, (230)은, 예를 들면, 실리콘 산화막과 실리콘 질화막을 적층한 ONO 구조의 고유전체층이며, (240)은 제어 게이트(CG)을 구성하는 n형의 폴리실리콘층이고, (250)은 폴리실리콘층(240) 상에 형성되는 금속실리사이드층이며, (260-1), (260-2)는 컨택트이다.
폴리실리콘층(220)은, 예를 들면, 절연 영역(210) 상에 스트립 형상으로 뻗는다. 폴리실리콘층(240)은, 개구부(242)를 개재해서, 제1 폴리실리콘부(240-1)와 제2 폴리실리콘부(240-2)로 분리된다. 제1 폴리실리콘부(240-1)는, 폴리실리콘층(220) 위를 유전체층(230)을 개재해서 뻗는다. 컨택트(260-1)에 대응하는 유전체층(230)의 위치에 관통 구멍이 형성되고, 제1 폴리실리콘부(240-1)가 폴리실리콘층(220)에 전기적으로 접속되며, 마찬가지로, 컨택트(260-2)에 대응하는 유전체층(230)의 위치에 관통 구멍이 형성되고, 제2 폴리실리콘부(240-2)가 폴리실리콘층(220)에 전기적으로 접속된다. 폴리실리콘층(220)은, 컨택트(260-1)로부터 컨택트(260-2) 사이에 전류 경로를 형성하고, 저항 소자로서 기능한다. 제1 폴리실리콘부(240-1)는, 유전체층(230)을 개재해서 폴리실리콘층(220) 위를 뻗음으로써, 폴리실리콘층(220) 사이에 기생 커패시터를 형성한다.
하나의 양상으로서, 컨택트(260-1)를, 도 5에 나타낸 출력 노드(NOUT)에 대응시키고, 컨택트(260-2)를 분압 노드(NR)에 대응시킬 수 있다(단, 저항 분압 회로의 접지 전극은 생략). 다른 양상으로서, 도 7(A)에 나타낸 구성을 기본 구성으로 하고, 이것을 복수 직렬로 접속함으로써 저항 분압 회로를 구성하는 것도 가능하다.
NAND형 플래시 메모리에서는, 외부로부터 공급되는 전원 전압을 이용해서, 프로그램 전압, 소거 전압, 패스 전압 등을 생성하는 전압생성회로를 구비하고 있다. 마찬가지로 NOR형 플래시 메모리에 있어서, 프로그램 전압이나 소거 전압을 생성하는 전압생성회로를 구비하고 있다. 도 7(A)에 도시된 바와 같은 저항 분압 회로를 가진 전압생성회로를 NAND형 플래시 메모리나 NOR형 플래시 메모리에 적용했을 경우, NAND형 및 NOR형 플래시 메모리의 메모리 셀과 공통의 프로세스를 이용해서 저항 분압 회로의 저항 소자 및 기생 커패시터(Cp)를 형성할 수 있다. 또한 전압생성회로의 일부에 메모리 셀의 구성을 적용함으로써, 전압생성회로의 회로 면적을 작게 할 수 있다.
도 7(B)는, 저항 분압 회로의 도전부로서 웰 영역을 이용하는 예를 나타내고 있다. 저항 소자는, 도 7(A)일 때와 마찬가지로, 기판(200) 상에 유전체층(232)을 개재해서 형성된 n형의 폴리실리콘층(220)이 이용된다. 컨택트(270-1)는 실리사이드층(250)을 개재해서 폴리실리콘층(220)의 한쪽 단부에 전기적으로 접속되고, 컨택트(270-2)는 실리사이드층(250)을 개재해서 폴리실리콘층(220)의 다른 쪽 단부에 전기적으로 접속된다. 폴리실리콘층(220)은, 예를 들면, MOS 트랜지스터의 게이트와 공통의 프로세스를 이용해서 형성할 수 있고, 그 경우에는, 유전체층(232)은, 실리콘-게이트 산화막이다. 또한, n형 또는 p형의 실리콘 기판 또는 웰 영역(200)에는, 웰 탭(well tap)(280)을 개재해서 컨택트(272-1, 272-2)가 전기적으로 접속된다. 웰 탭(280)은, 예를 들면, 금속실리사이드층이다. 웰 탭(280)은, STI 등의 절연 영역(210)에 의해 폴리실리콘층(220)으로부터 전기적으로 격리되어 있다. 이와 같이 해서, 폴리실리콘층(220)과 웰 영역(200) 사이에 기생 커패시터가 형성된다.
예를 들면, 컨택트(270-1, 272-1)를, 도 5에 나타낸 출력 노드(NOUT)에 대응시키고, 컨택트(272-2)를 분압 노드(NR)에 대응시킬 수 있다. 또환 도 7(B)에 나타낸 구성을 기본 단위로 해서 이것을 복수 직렬로 접속함으로써, 저항 분압 회로를 구성하는 것도 가능하다.
도 7(C)는, 도 7(A)의 구성과 도 7(B)의 구성을 조합시킨 것이다. 컨택트(270-1), (270-2) 사이에서, 폴리실리콘층(220)이 저항 소자로서 기능한다. 폴리실리콘층(220) 상에 형성된 폴리실리콘층(240)은, 도 7(A)일 때와 같이 상기 전도 라인으로서 기능하고, 유전체층(230)을 사이에 삽입하는 기생 커패시터가 형성된다. 또한, 폴리실리콘층(220)의 아래쪽에 유전체층(232)을 개재해서 형성된 웰(200)이 도전부로서 기능하고, 도 7(B)일 때와 같이 유전체층(232)을 사이에 삽입하는 기생 커패시터가 형성된다. 본 예와 같은 구성에 의해, 기생 커패시터에 의한 저항 소자와의 용량결합을 더욱 증강시킬 수 있다.
이상과 같이 본 발명의 바람직한 실시형태에 대해서 상세히 설명하였지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형·변경이 가능하다.
100: 전압생성회로 110: 변환 회로
120: 저항 분압 회로 122: 도전부
130: 비교 회로 140: 제어 회로
200: 기판(웰) 210: 절연 영역
220: 폴리실리콘층 230, 232: 유전체층
240: 폴리실리콘층 250: 실리사이드층
260-1, 260-2: 컨택트 27-1, 270-2, 272-1, 272-2: 컨택트
280: 웰 탭

Claims (9)

  1. 전압생성회로로서,
    입력된 전압을 다른 전압 수준으로 변환하고, 변환한 출력 전압을 출력 노드에 제공하는 변환 회로와,
    상기 출력 노드에 결합되어, 상기 출력 전압에 따른 전압을 생성하는 저항 분압 회로와,
    상기 저항 분압 회로에 의해 생성된 전압과 기준전압을 비교하는 비교 회로와,
    상기 비교 회로의 비교 결과에 의거해서 상기 변환 회로를 제어하는 제어 회로를 포함하되,
    상기 저항 분압 회로는, 상기 저항 분압 회로 내의 적어도 일부의 저항(resistor)을 상기 출력 노드에 용량결합시키는 용량소자를 포함하고,
    상기 용량소자는, 상기 출력 노드로부터 상기 적어도 일부의 저항 상에 뻗는 도체부를 포함하는, 전압생성회로.
  2. 제1항에 있어서, 상기 용량소자는, 상기 도체부와 상기 적어도 일부의 저항 사이에 형성된 유전체층을 포함하는, 전압생성회로.
  3. 제1항에 있어서, 상기 도체부와 상기 저항은 폴리실리콘층인, 전압생성회로.
  4. 제1항에 있어서, 상기 저항은 기판 상에 형성된 도전성을 가진 제1 폴리실리콘층을 포함하고 상기 도체부는 상기 제1 폴리실리콘층 상에 형성된 도전성을 가진 제2 폴리실리콘층을 포함하며, 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 유전체층이 형성되는, 전압생성회로.
  5. 제1항에 있어서, 상기 저항은, 기판 상에 형성된 도전성을 가진 제1 폴리실리콘층을 포함하고, 상기 도체부는 상기 제1 폴리실리콘층 상에 형성된 도전성을 가진 제2 폴리실리콘층 및 상기 기판 내의 도전성 영역을 포함하며, 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 제1 유전체층이 형성되고, 상기 제1 폴리실리콘층과 상기 기판 내의 도전성 영역 사이에 제2 유전체층이 형성되는, 전압생성회로.
  6. 제1항에 있어서, 상기 변환 회로는 차지 펌프 회로(charge pump circuit)를 포함하는, 전압생성회로.
  7. 제6항에 있어서, 상기 제어 회로는 상기 비교 회로의 비교 결과에 의거해서 클록 인에이블되는 클록 회로를 더 포함하고, 상기 차지 펌프 회로는, 상기 클록 회로로부터의 클록 신호에 응답해서 출력 전압을 상기 출력 노드에 제공하는, 전압생성회로.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 전압생성회로를 포함하는 반도체 장치.
  9. 제4항에 기재된 전압생성회로를 포함하는 플래시 메모리로서,
    상기 제1 폴리실리콘층은 플래시 메모리의 메모리 셀을 구성하는 플로팅 게이트층과 공통의 재료로 구성되고, 상기 제2 폴리실리콘층은 제어 게이트층과 공통의 재료로 구성되며, 상기 유전체층은 플로팅 게이트층과 제어 게이트층 사이에 형성되는 유전체층과 공통의 재료로 구성되는, 플래시 메모리.
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