JP2005158098A - 電源電圧発生回路 - Google Patents
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Abstract
【課題】 ダブル・データ・レート(DDR)型のDRAM(DDR−DRAM)に好適な電源電圧発生回路を提供する。
【解決手段】 厚い絶縁膜で作られた第1のキャパシタ3と薄いゲート絶縁膜で作られた第2のキャパシタ13を備え、動作電源電圧に応じて第1、2のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とする。
【選択図】 図4
【解決手段】 厚い絶縁膜で作られた第1のキャパシタ3と薄いゲート絶縁膜で作られた第2のキャパシタ13を備え、動作電源電圧に応じて第1、2のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とする。
【選択図】 図4
Description
本発明は、電源電圧発生回路に係わり、特に、ダブル・データ・レート(DDR)型のDRAM(DDR−DRAM)に用いて好適な2倍昇圧回路と3倍昇圧回路とを有する電源電圧発生回路に関する。
近年、クロックの立ち上がりとクロックの立ち下がりエッジの両方に同期してデータ転送を行うことにより、2倍の速度でデータ転送可能にしたダブル・データ・レート(DDR)型のDRAM(DDR−DRAM)が用いられている。
図5で示した従来の回路では。この電源電圧発生回路が組み込まれているメモリ回路の動作電圧VCCが高い場合は(DDR1スペック、VCC=2.5V)キャパシタを一つ使った2倍圧動作(2xVCC昇圧)で動作させ、動作電圧VCCが低い場合は(DDR2スペック、VCC=1.8V)同じ容量値のキャパシタを二つ使った3倍圧動作(3xVCC昇圧)を行い、昇圧電圧VPPを発生させるものである。この場合、何れのキャパシタも、高いVCCに耐圧をあわせた厚い酸化膜を用いている。
以下に、図5で示した従来の回路について詳細に説明する。
図5において、1はインバータ、2は、図示しない負荷回路に電圧VPPを出力する出力スイッチであるN型のFET、3は、昇圧用のキャパシタ、S1はインバータ1の出力とキャパシタ3の一方の端子間に設けられた切換スイッチであり、2倍圧動作と3倍圧動作を切り換えるために設けた切換スイッチ、4は、キャパシタ3を充電するためのN型のFET、5は、FET2のゲートを所定の電位にするために、FET2のゲートに一方の端子を接続したキャパシタ、6は、キャパシタ5を充電するためにキャパシタ5の一方の端子に接続したN型のFET、7は、キャパシタ5の他方の端子に接続したレベルコンバータである。
また、13は、3倍圧動作の際に昇圧用に用いられるキャパシタ、S2は、インバータ1の出力とキャパシタ13の一方の端子間に設けられた切換スイッチ、S3は、キャパシタ13の他方の端子に接続された切換スイッチ、14は、キャパシタ13を充電するためのN型のFETであり、キャパシタ13は、3倍圧動作の際に、FET14を介して充電されるように構成されている。
また、S4は、2倍圧動作と3倍圧動作を切り換えるために設けた切換スイッチ、15は、ソースがFET14のドレインに、ゲートがスイッチS4に接続されたP型のFET、16は、ドレインがFET15のソースに、ドレインがグラウンドに接続されたN型のFETである。
そして、2倍圧動作の際、FET15のゲートには、スイッチS4を介してVCCが印加されて、オフ状態になり、また、3倍圧動作の際は、FET15のゲートに、入力パルスP0が印加されるように構成されている。また、昇圧動作の際、キャパシタ3は、FET4とFET16とを介して充電されるようになっている。
次に、このように構成した電源電圧発生回路の動作について説明する。
(1)2倍圧動作
2倍圧動作の接続図は、図6(A)に、同図(B)には各部の波形図がそれぞれ示されている。
(1)2倍圧動作
2倍圧動作の接続図は、図6(A)に、同図(B)には各部の波形図がそれぞれ示されている。
まず、期間t1において、インバータ1の出力がLレベルの時、FET4のゲートに印加される制御パルスP1の電位がHレベル(2VCC)になり、キャパシタ3は、FET4、接続線8、インバータ1を介して充電される。同時に、FET6もオン状態になる。このとき、制御パルスP2はLレベルであるから、レベルコンバータ7のFET71もオン状態になり、キャパシタ5は、FET6、71を介して充電される。
次に、期間t2において、制御パルスP1がLレベルになり、FET4、6、71はオフ状態になる。そして、制御パルスP2がHレベルになり、FET2のゲートの電位がVPP+VCCに上昇し、FET2がオン状態になる。このとき、インバータ1の出力はHレベルになり、インバータ1の出力とキャパシタ3の電圧が重畳され、2倍圧になった電圧がFET2を介して出力VPPとして負荷回路に供給される。
(2)3倍圧動作
3倍圧動作の接続図は、図7(A)に、同図(B)には各部の波形図がそれぞれ示されている。
(2)3倍圧動作
3倍圧動作の接続図は、図7(A)に、同図(B)には各部の波形図がそれぞれ示されている。
まず、期間t1において、インバータ1の出力がLレベルの時、FET14のゲートに印加される制御パルスP1の電位がHレベル(2VCC)になり、キャパシタ13は、FET14、スイッチS3、S2、インバータ1を介して充電される。
更に、FET4もオン状態になり、また、FET16のゲートにも制御パルスP3が印加され、このとき、制御パルスP3がHレベルであるから、FET16もオン状態になる。更に、FET15のゲートには、スイッチS4を介して、入力信号P0が印加され、このとき、入力信号P0がHレベルであるから、FET15はオフ状態である。従って、キャパシタ3は、FET4、16を介して充電される。 同時に、FET6もオン状態になる。このとき、制御パルスP2はLレベルであるから、レベルコンバータ7のFET71もオン状態になり、キャパシタ5は、FET6、71を介して充電される。このように、期間t1においては、キャパシタ3、5,13がともに充電される。
次に、期間t2において、制御パルスP1がLレベルになり、FET4、6、14、71はオフ状態になる。更に、制御パルスP3がLレベルになり、FET16はオフ状態になる。一方、FET15のゲートはLレベルになり、FET15はオン状態になる。そして、制御パルスP2がHレベルになり、FET2のゲートの電位がVPP+VCCに上昇し、FET2がオン状態になる。このとき、インバータ1の出力はHレベルになり、インバータ1の出力とキャパシタ3とキャパシタ13の充電電圧が重畳され、3倍圧になった電圧がFET2を介して出力VPPとして付加回路に供給される。
しかしながら、上記回路では、所定の耐圧を得るためにキャパシタに厚い酸化膜を用いるように設計されているため、容量値を確保するために、広いレイアウト面積を必要とするという欠点があった。
なお、以下の特許文献1に示されたような「半導体集積回路」も提案されている。
特開2000−223673号公報(請求項1、段落0007)
本発明は、特に、動作電源電圧に応じて異なった膜厚のキャパシタを使い分けて、回路レイアウト面積を縮小し安定した電源電圧を発生させる新規な電源電圧発生回路を提供するものである。
本発明は、上記した目的を達成するために、基本的には、以下に記載されたような技術構成を採用するものである。
本発明の電源電圧発生回路は、装置の動作電源電圧を昇圧して出力する電源電圧発生回路であって、厚い絶縁膜で作られた第1のキャパシタと薄いゲート絶縁膜で作られた第2のキャパシタを備え、前記動作電源電圧に応じて前記第1,2のキャパシタの回路接続を変えるスイッチ回路を有する
ことを特徴とする。
ことを特徴とする。
即ち、本発明に係わる電源電圧発生回路の第1の態様は、
装置の動作電源電圧を昇圧して出力する電源電圧発生回路において、
厚い絶縁膜で作られた第1のキャパシタと薄いゲート絶縁膜で作られた第2のキャパシタを備え、前記動作電源電圧に応じて前記第1、2のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とするものであり、
又、第2の態様は、
前記スイッチ回路は、
前記第1のキャパシタを充電するための第1の充電回路と、
前記第2のキャパシタを充電するための第2の充電回路と、
2倍圧動作の時、前記第1のキャパシタに充電された電圧と当該電源電圧発生回路への入力信号を反転した信号とを重畳することで、2倍圧動作の電圧を出力し、3倍圧動作の時、前記第1のキャパシタに充電された電圧と前記第2のキャパシタに充電された電圧と前記入力信号を反転した信号とを重畳することで、3倍圧の電圧を出力するように、前記第1及び第2の充電回路と、前記第1のキャパシタと前記第2のキャパシタとの接続を制御するスイッチ回路と、
前記2倍圧動作の際、前記第2のキャパシタの電荷を放電せしめる放電回路と、
を少なく含むことを特徴とするものであり、
又、第3の態様は、
前記スイッチ回路は、配線層で切り替えを行うスイッチであることを特徴とするものであり、
又、第4の態様は、
第1のインバータと、出力スイッチと、前記第1のインバータの出力にドレイン又はソースが接続された第1のスイッチと、一方の端子が前記第1のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第1のキャパシタと、前記第1のインバータの出力にドレイン又はソースが接続された第2のスイッチと、第2のスイッチのソース又はドレインに一方の端子が接続された第2のキャパシタと、前記第2のキャパシタの他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチと、前記第1のキャパシタの他方の端子に接続されて前記第1のキャパシタに充電用の電圧を印加する第4のスイッチと、前記第1のキャパシタの一方の端子とグランド間に設けた第5のスイッチと、前記第2のキャパシタの他方の端子に接続されて前記第2のキャパシタに充電用の電圧を印加する第6のスイッチとを含み、
更に、前記第1乃至前記第4のスイッチを制御する前記スイッチ制御回路と、
フューズをトリミングするトリミング回路と、
前記トリミング回路でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路と、
前記ラッチ回路の出力レベルをシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とするものであり、
又、第5の態様は、
第1のインバータと、出力スイッチと、前記第1のインバータの出力にドレイン又はソースが接続された第1のスイッチと、一方の端子が前記第1のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第1のキャパシタと、前記第1のインバータの出力にドレイン又はソースが接続された第2のスイッチと、第2のスイッチのソース又はドレインに一方の端子が接続された第2のキャパシタと、前記第2のキャパシタの他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチと、前記第1のキャパシタの他方の端子に接続されて前記第1のキャパシタに充電用の電圧を印加する第4のスイッチと、前記第1のキャパシタの一方の端子とグランド間に設けた第5のスイッチと、前記第2のキャパシタの他方の端子に接続されて前記第2のキャパシタに充電用の電圧を印加する第6のスイッチとを含み、
更に、前記第1乃至前記第4のスイッチを制御する前記スイッチ制御回路と、
前記電源電圧発生回路が組み込まれているメモリ回路の動作電圧を検出する電圧検出回路と、
前記電圧検出回路の検出結果である出力をレベルシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とするものであり、
又、第6の態様は、
前記スイッチ制御回路は、
前記レベル変換回路の出力レベルを反転せしめる第2のインバータと、
前記第1のインバータへの入力パルスを反転せしめる第3のインバータと、
前記レベル変換回路の出力と前記第3のインバータの出力とのNANDをとり、その出力で前記第3のスイッチを制御する第1のNAND回路と、
前記レベル変換回路の出力と前記入力パルスとのNANDをとり、その出力で前記第4のスイッチを制御する第2のNAND回路とからなり、
前記第1のスイッチは、前記レベル変換回路の出力信号で制御され、前記第2のスイッチは、前記第2のインバータの出力で制御されることを特徴とするものである。
装置の動作電源電圧を昇圧して出力する電源電圧発生回路において、
厚い絶縁膜で作られた第1のキャパシタと薄いゲート絶縁膜で作られた第2のキャパシタを備え、前記動作電源電圧に応じて前記第1、2のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とするものであり、
又、第2の態様は、
前記スイッチ回路は、
前記第1のキャパシタを充電するための第1の充電回路と、
前記第2のキャパシタを充電するための第2の充電回路と、
2倍圧動作の時、前記第1のキャパシタに充電された電圧と当該電源電圧発生回路への入力信号を反転した信号とを重畳することで、2倍圧動作の電圧を出力し、3倍圧動作の時、前記第1のキャパシタに充電された電圧と前記第2のキャパシタに充電された電圧と前記入力信号を反転した信号とを重畳することで、3倍圧の電圧を出力するように、前記第1及び第2の充電回路と、前記第1のキャパシタと前記第2のキャパシタとの接続を制御するスイッチ回路と、
前記2倍圧動作の際、前記第2のキャパシタの電荷を放電せしめる放電回路と、
を少なく含むことを特徴とするものであり、
又、第3の態様は、
前記スイッチ回路は、配線層で切り替えを行うスイッチであることを特徴とするものであり、
又、第4の態様は、
第1のインバータと、出力スイッチと、前記第1のインバータの出力にドレイン又はソースが接続された第1のスイッチと、一方の端子が前記第1のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第1のキャパシタと、前記第1のインバータの出力にドレイン又はソースが接続された第2のスイッチと、第2のスイッチのソース又はドレインに一方の端子が接続された第2のキャパシタと、前記第2のキャパシタの他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチと、前記第1のキャパシタの他方の端子に接続されて前記第1のキャパシタに充電用の電圧を印加する第4のスイッチと、前記第1のキャパシタの一方の端子とグランド間に設けた第5のスイッチと、前記第2のキャパシタの他方の端子に接続されて前記第2のキャパシタに充電用の電圧を印加する第6のスイッチとを含み、
更に、前記第1乃至前記第4のスイッチを制御する前記スイッチ制御回路と、
フューズをトリミングするトリミング回路と、
前記トリミング回路でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路と、
前記ラッチ回路の出力レベルをシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とするものであり、
又、第5の態様は、
第1のインバータと、出力スイッチと、前記第1のインバータの出力にドレイン又はソースが接続された第1のスイッチと、一方の端子が前記第1のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第1のキャパシタと、前記第1のインバータの出力にドレイン又はソースが接続された第2のスイッチと、第2のスイッチのソース又はドレインに一方の端子が接続された第2のキャパシタと、前記第2のキャパシタの他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチと、前記第1のキャパシタの他方の端子に接続されて前記第1のキャパシタに充電用の電圧を印加する第4のスイッチと、前記第1のキャパシタの一方の端子とグランド間に設けた第5のスイッチと、前記第2のキャパシタの他方の端子に接続されて前記第2のキャパシタに充電用の電圧を印加する第6のスイッチとを含み、
更に、前記第1乃至前記第4のスイッチを制御する前記スイッチ制御回路と、
前記電源電圧発生回路が組み込まれているメモリ回路の動作電圧を検出する電圧検出回路と、
前記電圧検出回路の検出結果である出力をレベルシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とするものであり、
又、第6の態様は、
前記スイッチ制御回路は、
前記レベル変換回路の出力レベルを反転せしめる第2のインバータと、
前記第1のインバータへの入力パルスを反転せしめる第3のインバータと、
前記レベル変換回路の出力と前記第3のインバータの出力とのNANDをとり、その出力で前記第3のスイッチを制御する第1のNAND回路と、
前記レベル変換回路の出力と前記入力パルスとのNANDをとり、その出力で前記第4のスイッチを制御する第2のNAND回路とからなり、
前記第1のスイッチは、前記レベル変換回路の出力信号で制御され、前記第2のスイッチは、前記第2のインバータの出力で制御されることを特徴とするものである。
本発明の電源電圧発生回路は、上記のように構成したので、昇圧回路のレイアウト面積を小さくすることができた。
又、2倍圧動作、3倍圧動作の自動切換は、簡単な構成で実現できるから、実施も容易であるという優れた特徴を有する。
本発明を実施するための最良の形態について説明する。
電圧VCCが高い場合、酸化膜(酸化膜厚さTox)が絶縁破壊しない電界(高いVCC/Tox=7MV/cmほど)以内で動作させることのできる厚いToxの酸化膜で形成されたキャパシタを使用しなければならない。このとき、2VCCレベルの高電圧を発生させるために、キャパシタ1つを使った2倍圧動作方式を用いる。又、動作電圧VCCが低い場合、3VCCレベルの高電圧を発生させるために、同じ容量値のキャパシタ2つを使った3倍圧動作方式を用いる。
このため、3倍圧動作方式において、動作電圧VCCが高い時に使用するのと同じ厚い酸化膜のキャパシタ2つを使って回路を構成した場合、面積が2倍になる。具体的には、動作電圧をワイドレンジ(一例として、2.5Vと1.8V)で動作させるチップの場合、低電圧側の昇圧回路面積で回路の大きさが決まってしまう。
しかし、動作電圧VCCが低い場合でのみ使われるキャパシタは、酸化膜が絶縁破壊しない電界(低いVCC/Tox=7MV/cmほど)以内の薄い容量膜厚にすればよいので、薄い酸化膜でキャパシタをつくってもよい。例えば、厚い酸化膜が65オングストローム、薄い酸化膜の厚みが35オングストロームであるときは、キャパシタ値C=εS/d(ε:キャパシタの誘電率、S:キャパシタ面積、d:キャパシタの厚さ)の式により、厚い酸化膜のキャパシタに対し、約53.8%の面積サイズで、厚い酸化膜キャパシタと容量値が等しい薄い酸化膜のキャパシタをつくることができる。
即ち、従来のキャパシタ面積比2に対し、約1.54までキャパシタ面積を縮小して従来と同様な回路を構成することができる。
また、上記を実行してレイアウト面積に余裕が出た分、容量値の補強を行い、回路の電流供給能力を向上させることもできる。例えば、上記の例では削減された面積約46.2%以内の領域を使って低い電圧動作側のキャパシタ値を補強できる(実施例2)。
なお、この方法は電源電圧の極性が負電圧の場合でも応用できる。
図1は、実施例1を示す回路図である。
なお、背景技術の項で説明した部分と同じ部分には、同じ符号を付して、その説明を省略する。
実施例1では、動作電圧VCCが高いときは(2倍圧動作・2xVCC昇圧)、厚い酸化膜の容量を使い、電源電圧発生回路を動作させる。
また、動作電圧VCCが低いときは(3倍圧動作・3xVCC昇圧)、薄い酸化膜の容量を併用して、電源電圧発生回路を動作させる。従って、DDR2モードのみでしか使わない容量13は薄膜の容量で形成する。
A−B間、B−C間の電圧はVCC以内である。
図2は、第2の実施例を示す回路図である。
実施例1を実行してレイアウト面積に余裕が出た分、容量値の補強を行い、回路の電流供給能力を向上させることもできる。例えば、実施例2では、削減された面積約46.2%以内の領域を使ってキャパシタ3に並列に薄い酸化膜のキャパシタ3Aを接続し、キャパシタ3の容量を補強している。
実施例1及び実施例2のキャパシタの切換は、メタル層(配線層)によるメタル切換であり、DDR1/2のモードに応じて、メタル配線を切り換えて使用する。
図3は、実施例3を示す回路図であり、この実施例では、パワーオン時に発生するHレベルのワンショットパルスを用いて2倍圧動作、3倍圧動作を自動的に切り換えるようにした回路である。
具体的には、実施例3では、2倍圧動作、3倍圧動作の切換指示は、図3(B)に示したように、フューズによるトリミングで行うように構成している。即ち、DDR1/2の切換は、ヒューズの切断・非切断を検出して行う。図3(B)のRST信号は、パワーオン時に発生するワンショットパルスであり、ヒューズの状況によりOP信号のレベルが決定するようになっている。
この実施例3の場合、フューズがトリミングされていない場合、OP信号がHレベルで3倍圧動作であり、OP信号がLレベルの場合、2倍圧動作である。
次に、実施例3について説明する。
なお、背景技術の項で説明した部分と同一部分には、同じ符号を付して、その説明を省略する。又、各部の制御信号は、背景技術の項で説明したものと同じ制御信号を用いている。
この実施例3は、
第1のインバータ1と、出力スイッチ2と、前記第1のインバータ1の出力にドレイン又はソースが接続された第1のスイッチ31と、一方の端子が前記第1のスイッチ31のソース又はドレインに接続され、他方の端子が前記出力スイッチ2に接続された第1のキャパシタ3と、前記第1のインバータ1の出力にドレイン又はソースが接続された第2のスイッチ32と、第2のスイッチ32のソース又はドレインに一方の端子が接続された第2のキャパシタ13と、前記第2のキャパシタ13の他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチ15と、前記第1のキャパシタ3の他方の端子に接続されて前記第1のキャパシタ3に充電用の電圧を印加する第4のスイッチ4と、前記第1のキャパシタ3の一方の端子とグランド間に設けた第5のスイッチ16と、前記第2のキャパシタ13の他方の端子に接続されて前記第2のキャパシタ13に充電用の電圧を印加する第6のスイッチ14とからなる電源電圧発生回路において、
前記第1乃至前記第4のスイッチを制御するスイッチ制御回路35と、
フューズをトリミングするトリミング回路36と、
前記トリミング回路36でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路37と、
前記ラッチ回路37の出力レベルをシフトして前記スイッチ制御回路35に入力せしめるレベル変換回路38と、
を少なくとも含むことを特徴とするものである。
第1のインバータ1と、出力スイッチ2と、前記第1のインバータ1の出力にドレイン又はソースが接続された第1のスイッチ31と、一方の端子が前記第1のスイッチ31のソース又はドレインに接続され、他方の端子が前記出力スイッチ2に接続された第1のキャパシタ3と、前記第1のインバータ1の出力にドレイン又はソースが接続された第2のスイッチ32と、第2のスイッチ32のソース又はドレインに一方の端子が接続された第2のキャパシタ13と、前記第2のキャパシタ13の他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチ15と、前記第1のキャパシタ3の他方の端子に接続されて前記第1のキャパシタ3に充電用の電圧を印加する第4のスイッチ4と、前記第1のキャパシタ3の一方の端子とグランド間に設けた第5のスイッチ16と、前記第2のキャパシタ13の他方の端子に接続されて前記第2のキャパシタ13に充電用の電圧を印加する第6のスイッチ14とからなる電源電圧発生回路において、
前記第1乃至前記第4のスイッチを制御するスイッチ制御回路35と、
フューズをトリミングするトリミング回路36と、
前記トリミング回路36でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路37と、
前記ラッチ回路37の出力レベルをシフトして前記スイッチ制御回路35に入力せしめるレベル変換回路38と、
を少なくとも含むことを特徴とするものである。
又、前記スイッチ制御回路35は、
前記レベル変換回路38の出力レベルを反転せしめる第2のインバータ39と、
前記第1のインバータ1への入力パルスP0を反転せしめる第3のインバータ41と、
前記レベル変換回路38の出力と前記第3のインバータ41の出力とのNANDをとり、その出力で前記第3のスイッチ15を制御する第1のNAND回路42と、
前記レベル変換回路38の出力と前記入力パルスP0とのNANDをとり、その出力で前記第4のスイッチ16を制御する第2のNAND回路43とからなり、
前記第1のスイッチ31は、前記レベル変換回路38の出力信号で制御され、前記第2のスイッチ32は、前記第2のインバータ39の出力で制御されることを特徴とするものである。
前記レベル変換回路38の出力レベルを反転せしめる第2のインバータ39と、
前記第1のインバータ1への入力パルスP0を反転せしめる第3のインバータ41と、
前記レベル変換回路38の出力と前記第3のインバータ41の出力とのNANDをとり、その出力で前記第3のスイッチ15を制御する第1のNAND回路42と、
前記レベル変換回路38の出力と前記入力パルスP0とのNANDをとり、その出力で前記第4のスイッチ16を制御する第2のNAND回路43とからなり、
前記第1のスイッチ31は、前記レベル変換回路38の出力信号で制御され、前記第2のスイッチ32は、前記第2のインバータ39の出力で制御されることを特徴とするものである。
次に、スイッチ31、32、15、16を制御するスイッチ制御回路について更に詳細に説明する。
(1)2倍圧動作
2倍圧動作では、フューズが切断され、OP信号は、Lレベルになり、従って、レベル変換回路38の出力OP'信号もLレベルである。
(1)2倍圧動作
2倍圧動作では、フューズが切断され、OP信号は、Lレベルになり、従って、レベル変換回路38の出力OP'信号もLレベルである。
この場合、OP'信号がLレベルであるから、スイッチ32は、オフ状態であり、また、スイッチ31にはインバータ39を介してHレベルの信号が印加されるからスイッチ31は、オン状態になる。
又、NAND回路42には、LレベルのOP'信号が入力されるから、NAND回路42の出力は、Hレベルになり、スイッチ15はオフ状態になる。
従って、第2のキャパシタ13は、回路から切り離される。
又、同様に、NAND回路43には、LレベルのOP'信号が入力されるから、NAND回路43の出力は、Hレベルになり、インバータ44を介してLレベルの信号がスイッチ16に印加され、スイッチ16もオフ状態になる。
従って、この状態においては、図6で示した接続関係になり、2倍圧動作が行われる。
(2)3倍圧動作
3倍圧動作では、フューズが非切断状態であり、OP信号は、Hレベルになり、従って、レベル変換回路38の出力OP'信号もHレベルである。
(2)3倍圧動作
3倍圧動作では、フューズが非切断状態であり、OP信号は、Hレベルになり、従って、レベル変換回路38の出力OP'信号もHレベルである。
この場合、OP'信号がHレベルであるから、スイッチ32は、オン状態であり、また、スイッチ31にはインバータ39を介してLレベルの信号が印加されるからスイッチ31は、オフ状態になる。
又、NAND回路42には、HレベルのOP'信号が入力され、また、インバータ41により、入力パルスP0を反転させた信号をNAND回路42に入力するから、NAND回路42の出力からは、入力パルスP0と同相の信号がスイッチ15のゲートに入力される。
又、同様に、NAND回路43には、HレベルのOP'信号が入力され、また、入力パルスP0がNAND回路43に入力するから、スイッチ16のゲートには、入力パルスP0と同相の制御パルスP3がスイッチ16のゲートに入力される。
従って、この状態においては、図7で示した接続関係になり、3倍圧動作が行われる。
そして、3倍圧動作では、薄い絶縁膜のキャパシタ13と厚い絶縁膜のキャパシタ3、5とを併用して用い、2倍圧動作では、厚い絶縁膜のキャパシタ3、5のみを用いて昇圧動作を行う。
なお、2倍圧動作の際、薄い絶縁膜のキャパシタ13の二つの端子をグランドに接続し、薄い絶縁膜のキャパシタ13の電荷を放電せしめる放電回路を設けるように構成してもよい。
図4は、実施例4を示す図であり、この実施例では、電源電圧検出回路47を用いて2倍圧動作、3倍圧動作を自動的に切り換えるようにした回路であり、電源電圧検出回路47を除いて、実施例3と同様に構成している。
具体的には、実施例4では、2倍圧動作、3倍圧動作の切換指示は、図4に示したように構成される。
実施例4の電源電圧検出回路47では、VREF=VCCAxR2/(R1+R2)(VCCA:薄膜キャパシタが絶縁破壊しない程度の動作電圧)に設定され、この電源電圧発生回路が組み込まれているメモリ回路の動作電圧VCCが低いときには、HレベルのOP信号が出力され、VCCが高いときには、LレベルのOP信号が出力される。
本発明は、特に、ダブル・データ・レート(DDR)型のDRAM(DDR−DRAM)に好適である。
1 第1のインバータ
2 FET(出力スイッチ)
3 キャパシタ(第1のキャパシタ)
5 キャパシタ
4、6、14〜16 FET
7 レベル変換回路
13 第2のキャパシタ
35 スイッチ制御回路
36 トリミング回路
37 ラッチ回路
47 電源電圧検出回路
71 FET
S1〜S4 スイッチ
P0〜P3 制御信号
2 FET(出力スイッチ)
3 キャパシタ(第1のキャパシタ)
5 キャパシタ
4、6、14〜16 FET
7 レベル変換回路
13 第2のキャパシタ
35 スイッチ制御回路
36 トリミング回路
37 ラッチ回路
47 電源電圧検出回路
71 FET
S1〜S4 スイッチ
P0〜P3 制御信号
Claims (6)
- 装置の動作電源電圧を昇圧して出力する電源電圧発生回路において、
厚い絶縁膜で作られた第1のキャパシタと薄いゲート絶縁膜で作られた第2のキャパシタを備え、前記動作電源電圧に応じて前記第1、2のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とする電源電圧発生回路。 - 前記スイッチ回路は、
前記第1のキャパシタを充電するための第1の充電回路と、
前記第2のキャパシタを充電するための第2の充電回路と、
2倍圧動作の時、前記第1のキャパシタに充電された電圧と当該電源電圧発生回路への入力信号を反転した信号とを重畳することで、2倍圧動作の電圧を出力し、3倍圧動作の時、前記第1のキャパシタに充電された電圧と前記第2のキャパシタに充電された電圧と前記入力信号を反転した信号とを重畳することで、3倍圧の電圧を出力するように、前記第1及び第2の充電回路と、前記第1のキャパシタと前記第2のキャパシタとの接続を制御するスイッチ回路と、
前記2倍圧動作の際、前記第2のキャパシタの電荷を放電せしめる放電回路と、
を少なく含むことを特徴とする請求項1記載の電源電圧発生回路。 - 前記スイッチ回路は、配線層で切り替えを行うスイッチであることを特徴とする請求項2記載の電源電圧発生回路。
- 第1のインバータと、出力スイッチと、前記第1のインバータの出力にドレイン又はソースが接続された第1のスイッチと、一方の端子が前記第1のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第1のキャパシタと、前記第1のインバータの出力にドレイン又はソースが接続された第2のスイッチと、第2のスイッチのソース又はドレインに一方の端子が接続された第2のキャパシタと、前記第2のキャパシタの他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチと、前記第1のキャパシタの他方の端子に接続されて前記第1のキャパシタに充電用の電圧を印加する第4のスイッチと、前記第1のキャパシタの一方の端子とグランド間に設けた第5のスイッチと、前記第2のキャパシタの他方の端子に接続されて前記第2のキャパシタに充電用の電圧を印加する第6のスイッチとを含み、
更に、前記第1乃至前記第4のスイッチを制御する前記スイッチ制御回路と、
フューズをトリミングするトリミング回路と、
前記トリミング回路でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路と、
前記ラッチ回路の出力レベルをシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とする請求項1記載の電源電圧発生回路。 - 第1のインバータと、出力スイッチと、前記第1のインバータの出力にドレイン又はソースが接続された第1のスイッチと、一方の端子が前記第1のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第1のキャパシタと、前記第1のインバータの出力にドレイン又はソースが接続された第2のスイッチと、第2のスイッチのソース又はドレインに一方の端子が接続された第2のキャパシタと、前記第2のキャパシタの他方の端子にソースが接続され、ドレインが前記第1のキャパシタの一方の端子に接続された第3のスイッチと、前記第1のキャパシタの他方の端子に接続されて前記第1のキャパシタに充電用の電圧を印加する第4のスイッチと、前記第1のキャパシタの一方の端子とグランド間に設けた第5のスイッチと、前記第2のキャパシタの他方の端子に接続されて前記第2のキャパシタに充電用の電圧を印加する第6のスイッチとを含み、
更に、前記第1乃至前記第4のスイッチを制御する前記スイッチ制御回路と、
前記電源電圧発生回路が組み込まれているメモリ回路の動作電圧を検出する電圧検出回路と、
前記電圧検出回路の検出結果である出力をレベルシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とする請求項1記載の電源電圧発生回路。 - 前記スイッチ制御回路は、
前記レベル変換回路の出力レベルを反転せしめる第2のインバータと、
前記第1のインバータへの入力パルスを反転せしめる第3のインバータと、
前記レベル変換回路の出力と前記第3のインバータの出力とのNANDをとり、その出力で前記第3のスイッチを制御する第1のNAND回路と、
前記レベル変換回路の出力と前記入力パルスとのNANDをとり、その出力で前記第4のスイッチを制御する第2のNAND回路とからなり、
前記第1のスイッチは、前記レベル変換回路の出力信号で制御され、前記第2のスイッチは、前記第2のインバータの出力で制御されることを特徴とする請求項4又は5記載の電源電圧発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003391302A JP2005158098A (ja) | 2003-11-20 | 2003-11-20 | 電源電圧発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003391302A JP2005158098A (ja) | 2003-11-20 | 2003-11-20 | 電源電圧発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005158098A true JP2005158098A (ja) | 2005-06-16 |
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ID=34718408
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JP2003391302A Pending JP2005158098A (ja) | 2003-11-20 | 2003-11-20 | 電源電圧発生回路 |
Country Status (1)
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JP (1) | JP2005158098A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8493132B2 (en) | 2007-03-27 | 2013-07-23 | Elpida Memory, Inc. | Supply voltage generating circuit |
-
2003
- 2003-11-20 JP JP2003391302A patent/JP2005158098A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US8493132B2 (en) | 2007-03-27 | 2013-07-23 | Elpida Memory, Inc. | Supply voltage generating circuit |
US8860499B2 (en) | 2007-03-27 | 2014-10-14 | Ps4 Luxco S.A.R.L. | Supply voltage generating circuit |
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