WO2022168403A1 - 電源装置 - Google Patents

Abstract

チャージポンプ回路を用いて出力電圧を所定の目標電圧にて安定化させる。出力電圧が加わる出力ラインと帰還ラインとの間に配置されて出力電圧に応じた第１分圧を発生させる第１分圧部と、帰還ラインとグランドとの間に配置されて出力電圧に応じた第２分圧を発生させる第２分圧部と、を備えて、出力電圧より第１分圧だけ低い電圧を帰還電圧として帰還ラインに発生させる。第２分圧部は、基準電圧を受けるゲート及び帰還ラインに接続されるドレインを有するＮチャネル型の特定トランジスタを有する。

Description

電源装置

　本開示は、電源装置に関する。

　各種の集積回路や電子機器には電源装置が設けられる。電源装置は、入力電圧から所望の電圧レベルを有する安定化された出力電圧を生成する。任意の負荷は出力電圧に基づいて所望の機能を実現する。

　例えば、不揮発性メモリを含む半導体装置では、一般に複数の電圧レベルの電圧が必要とされる。この場合には、複数の電源装置が設けられて各電源装置にて必要な電圧レベルを有する出力電圧を生成し、電圧レベルの異なる複数の出力電圧をメモリブロックに供給する。

特許第３７７３７１８号公報 特許第５９４０６９１号公報

　電源装置の起動時において出力電圧が目標電圧に向けて上昇又は低下する際、所謂オーバーシュート又はアンダーシュートが発生する場合がある。また、出力電圧が目標電圧に達した後、出力電圧が目標電圧近辺で変動することになるが、この変動はリップルと称される。過大なオーバーシュート又はアンダーシュートやリップルは出力電圧を受ける任意の負荷に対し悪影響を与える。例えば、上記不揮発性メモリにおいては、過大なオーバーシュート又はアンダーシュートやリップルが、データの誤読み出しに繋がることもある。

　本開示は、オーバーシュート若しくはアンダーシュート又はリップルの抑制に寄与する電源装置を提供することを目的とする。

　本開示に係る電源装置は、チャージポンプ回路を用いてグランドの電位より高い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、当該電源装置は、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと前記グランドとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記帰還電圧発生部は、前記出力電圧より前記第１分圧だけ低い電圧を前記帰還電圧として前記帰還ラインに発生させ、前記第２分圧部は、前記基準電圧を受けるゲート及び前記帰還ラインに接続されるドレインを有するＮチャネル型の特定トランジスタを有する構成である。

　本開示に係る他の電源装置は、チャージポンプ回路を用いてグランドの電位より高い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した構成である。

　本開示に係る更に他の電源装置は、チャージポンプ回路を用いてグランドの電位より低い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した構成である。

　本開示に係る更に他の電源装置は、チャージポンプ回路を用いてグランドの電位より低い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、当該電源装置は、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと所定の電源電圧が加わる電源ラインとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記帰還電圧発生部は、前記出力電圧より前記第１分圧だけ高い電圧を前記帰還電圧として前記帰還ラインに発生させ、当該電源装置は、前記基準電圧に対して前記帰還電圧が高いとき、前記基準電圧及び前記帰還電圧間の差に応じた電流を前記帰還ラインから引き込むことで前記帰還電圧を低下させるよう構成された帰還電圧調整部を更に備える構成である。

　本開示によれば、オーバーシュート若しくはアンダーシュート又はリップルの抑制に寄与する電源装置を提供することが可能となる。

図１は、本開示の実施形態に係るメモリ装置の概略的な全体ブロック図である。 図２は、本開示の実施形態に係るメモリ装置に設けられる電源ブロックの内部構成図である。 図３Ａは、本開示の実施形態に係り、電源ブロック内の各電源回路の出力電圧波形の概要を示す図である。 図３Ｂは、本開示の実施形態に係り、電源ブロック内の各電源回路の出力電圧波形の概要を示す図である。 図３Ｃは、本開示の実施形態に係り、電源ブロック内の各電源回路の出力電圧波形の概要を示す図である。 図４Ａは、本開示の実施形態に係り、各電源回路における電源動作期間の説明図である。 図４Ｂは、本開示の実施形態に係り、各電源回路における電源動作期間の説明図である。 図４Ｃは、本開示の実施形態に係り、各電源回路における電源動作期間の説明図である。 図５は、本開示の実施形態に係り、ＭＯＳＦＥＴの構造を模式的に示す図である。 図６は、本開示の実施形態に属する実施例ＥＸ＿１Ａに係り、電源回路の回路図である。 図７は、本開示の実施形態に属する実施例ＥＸ＿１Ｂに係り、電源回路の回路図である。 図８Ａは、図６の電源回路及び図７の電源回路に関する波形図である。 図８Ｂは、図６の電源回路及び図７の電源回路に関する波形図である。 図９は、本開示の実施形態に属する実施例ＥＸ＿２Ａに係り、電源回路の回路図である。 図１０は、本開示の実施形態に属する実施例ＥＸ＿２Ｂに係り、電源回路の回路図である。 図１１Ａは、図９の電源回路及び図１０の電源回路に関する波形図である。 図１１Ｂは、図９の電源回路及び図１０の電源回路に関する波形図である。 図１２は、本開示の実施形態に属する実施例ＥＸ＿３Ａに係り、電源回路の回路図である。 図１３は、本開示の実施形態に属する実施例ＥＸ＿３Ｂに係り、電源回路の回路図である。 図１４Ａは、図１２の電源回路及び図１３の電源回路に関する波形図である。 図１４Ｂは、図１２の電源回路及び図１３の電源回路に関する波形図である。

　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“ｃ１”によって参照される差分信号は（図７及び図８Ｂ参照）、差分信号ｃ１と表記されることもあるし、信号ｃ１と略記されることもあり得るが、それらは全て同じものを指す。

　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。

　レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。

　ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor　field-effect　transistor”の略称である。

　ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。Ｐチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについて、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも低く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を意味する。

　図１は本開示の実施形態に係るメモリ装置１の概略的な全体ブロック図である。メモリ装置１は、メモリブロック２、電源ブロック３及び制御ブロック４を備える。メモリ装置１に対し外部から２つの電源電圧ＶＣＣ及びＶＤＤが供給される。電源電圧ＶＣＣ及びＶＤＤは互いに異なる正の直流電圧である。

　メモリブロック２は、第１方向及び第２方向に沿ってマトリクス状に配列された複数のメモリセルを有する。各メモリセルは“０”又は“１”の値を不揮発的に記憶する。メモリ装置１は、不揮発性メモリの一種であるＭＴＰ（Multiple　Time　Programmable）メモリであり、故に、各メモリセルの記憶データを複数回書き換え可能である。データの書き込み対象となるメモリセルに対し“１”又は“０”のデータを書き込む動作をライト動作と称する。ライト動作はプログラム動作とイレース動作に分類される。プログラム動作は、データの書き込み対象となるメモリセルに対し“１”のデータを書き込む動作を指す。イレース動作は、データの書き込み対象となるメモリセルに対し“０”のデータを書き込む動作を指す。また、データの読み出し対象となるメモリセルの記憶データを読み出す動作をリード動作と称する。

　メモリブック２においてライト動作（プログラム動作及びイレース動作）を実現するためには、電圧レベルの異なる複数のライト用電圧が必要である。この複数のライト用電圧は、電源ブロック３にて生成される後述の電圧ＶＩ、ＶＰ及びＶＭを含む（図２参照）。尚、リード動作において各ライト用電圧は不要である。リード動作が行われる際には電源電圧ＶＣＣ及びＶＤＤがメモリブロック２に供給されることでリード動作が実現される。

　制御ブロック４に対し、外部からアドレス信号、データ入力信号及び動作モード設定信号が入力される。動作モード設定信号は、メモリブロック２において、ライト動作及びリード動作の内、何れの動作を行うかを指定する信号である。メモリブロック２には、複数のアドレスが設定されており、各メモリセルは当該複数のアドレスの内の何れかのアドレスに割り当てられる。アドレス信号により、メモリブロック２におけるデータの書き込み対象又は読み出し対象のアドレスが指定される。データ入力信号により、データの書き込み対象に指定されたアドレスのメモリセルに対して書き込むべきデータが指定される。

　制御ブロック４は、アドレス信号、データ入力信号及び動作モード設定信号に基づき、プログラム動作又はイレース動作によるメモリブロック２へのデータの書き込みが行われるよう、又は、リード動作によるメモリブロック２からのデータの読み出しが行われるよう、メモリブロック２及び電源ブロック３を制御する。メモリブロック２へのデータの書き込みを行う際には上記複数のライト用電圧が電源ブロック３にて生成されるよう電源ブロック３を制御する。尚、メモリ装置１の外部より、動作モード設定信号を含む、電源ブロック３の動作を制御するための制御信号が電源ブロック３に供給される。

　図２に電源ブロック３の内部構成図を示す。電源ブロック３は、電源回路３１～３３と、バンドギャップリファレンス３４と、発振回路３５と、基準電圧生成回路３６と、基準電流源３７と、電源制御回路３８と、を備える。電源回路３１～３３の夫々を電源装置と称することもできる。

　バンドギャップリファレンス３４は、上記電源電圧ＶＣＣ又はＶＤＤに基づいて、所定の正の直流電圧である電圧ＶＢＧＲ（例えば１．２５Ｖ）を生成する。発振回路３５は、電圧ＶＢＧＲを用いて所定のクロック周波数を有した矩形波信号であるクロック信号を生成する。基準電圧生成回路３６は、電圧ＶＢＧＲに基づいて３つの基準電圧ＶＲＥＦ＿Ｉ、ＶＲＥＦ＿Ｐ及びＶＲＥＦ＿Ｍを生成する。各基準電圧は所定の正の直流電圧値を持つ。基準電圧生成回路３６は、電圧ＶＢＧＲを分圧することで基準電圧ＶＲＥＦ＿Ｉ、ＶＲＥＦ＿Ｐ及びＶＲＥＦ＿Ｍを生成して良い。ここでは、基準電圧ＶＲＥＦ＿Ｉ、ＶＲＥＦ＿Ｐ及びＶＲＥＦ＿Ｍの値が全て互いに異なっていることを想定するが、それらの内、２以上の値が互いに一致することもあり得る。基準電流源３７は、電源回路３１～３３で利用される定電流を電源回路３１～３３に提供する。電源制御回路３８は、電源ブロック３内の各部の動作を統括的に制御する。

　電源回路３１は電源電圧ＶＣＣを用いて出力電圧ＶＩを生成する。電源回路３１の動作時において出力電圧ＶＩは正の電圧値を有する。即ち、電源回路３１はグランドの電位よりも高い出力電圧ＶＩを生成する。電源回路３１はチャージポンプ回路ＣＰ＿Ｉを有し、必要なタイミングにおいて、発振回路３５から供給されるクロック信号を用いチャージポンプ回路ＣＰ＿Ｉを作動させることで出力電圧ＶＩを上昇させる。電源回路３１の内部において、出力電圧ＶＩに応じた帰還電圧が生成され、当該帰還電圧と基準電圧ＶＲＥＦ＿Ｉとが一致するよう帰還制御が実行される。この帰還制御により、電源回路３１のチャージポンプ回路ＣＰ＿Ｉが交互に作動、非作動とされる（作動と非作動との間で切り替えられる）。電源回路３１において、チャージポンプ回路ＣＰ＿Ｉが作動することにより出力電圧ＶＩが上昇し、チャージポンプ回路ＣＰ＿Ｉが非作動であるとき出力電圧ＶＩを受ける回路素子でのリーク電流等により出力電圧ＶＩが徐々に低下する。出力電圧ＶＩの上昇、低下に連動して、出力電圧ＶＩに応じた帰還電圧も上昇、低下する。結果、出力電圧ＶＩは、基準電圧ＶＲＥＦ＿Ｉに応じた目標電圧ＶＩ_ＴＧにて安定化される。出力電圧ＶＩが目標電圧ＶＩ_ＴＧにて安定化されるとは、出力電圧ＶＩの平均が実質的に目標電圧ＶＩ_ＴＧに又は目標電圧ＶＰ_ＴＧの近辺に保たれることを指し、出力電圧ＶＩが目標電圧ＶＩ_ＴＧにて安定化されるとき、図３Ａに示す如く、出力電圧ＶＩは目標電圧ＶＩ_ＴＧを基準に(例えば目標電圧ＶＩ_ＴＧを変動の下限にした状態で）変動する。

　電源回路３２は電源電圧ＶＣＣを用いて出力電圧ＶＰを生成する。電源回路３２の動作時において出力電圧ＶＰは正の電圧値を有する。即ち、電源回路３２はグランドの電位よりも高い出力電圧ＶＰを生成する。電源回路３２はチャージポンプ回路ＣＰ＿Ｐを有し、必要なタイミングにおいて、発振回路３５から供給されるクロック信号を用いチャージポンプ回路ＣＰ＿Ｐを作動させることで出力電圧ＶＰを上昇させる。電源回路３２の内部において、出力電圧ＶＰに応じた帰還電圧が生成され、当該帰還電圧と基準電圧ＶＲＥＦ＿Ｐとが一致するよう帰還制御が実行される。この帰還制御により、電源回路３２のチャージポンプ回路ＣＰ＿Ｐが交互に作動、非作動とされる（作動と非作動との間で切り替えられる）。電源回路３２において、チャージポンプ回路ＣＰ＿Ｐが作動することにより出力電圧ＶＰが上昇し、チャージポンプ回路ＣＰ＿Ｐが非作動であるとき出力電圧ＶＰを受ける回路素子でのリーク電流等により出力電圧ＶＰが徐々に低下する。。出力電圧ＶＰの上昇、低下に連動して、出力電圧ＶＰに応じた帰還電圧も上昇、低下する。結果、出力電圧ＶＰは、基準電圧ＶＲＥＦ＿Ｐに応じた目標電圧ＶＰ_ＴＧにて安定化される。出力電圧ＶＰが目標電圧ＶＰ_ＴＧにて安定化されるとは、出力電圧ＶＰの平均が目標電圧ＶＰ_ＴＧに又は目標電圧ＶＰ_ＴＧの近辺に保たれることを指し、出力電圧ＶＰが目標電圧ＶＰ_ＴＧにて安定化されるとき、図３Ｂに示す如く、出力電圧ＶＰは目標電圧ＶＰ_ＴＧを基準に(例えば目標電圧ＶＰ_ＴＧを変動の下限にした状態で）変動する。

　電源回路３３は電源電圧ＶＤＤを用いて出力電圧ＶＭを生成する。電源回路３３の動作時において出力電圧ＶＭは負の電圧値を有する。即ち、電源回路３３はグランドの電位よりも低い出力電圧ＶＭを生成する。電源回路３３はチャージポンプ回路ＣＰ＿Ｍを有し、必要なタイミングにおいて、発振回路３５から供給されるクロック信号を用いチャージポンプ回路ＣＰ＿Ｍを作動させることで出力電圧ＶＭを低下させる。電源回路３３の内部において、出力電圧ＶＭに応じた帰還電圧が生成され、当該帰還電圧と基準電圧ＶＲＥＦ＿Ｍとが一致するよう帰還制御が実行される。この帰還制御により、電源回路３３のチャージポンプ回路ＣＰ＿Ｍが交互に作動、非作動とされる（作動と非作動との間で切り替えられる）。電源回路３３において、チャージポンプ回路ＣＰ＿Ｍが作動することにより出力電圧ＶＭが低下し、チャージポンプ回路ＣＰ＿Ｍが非作動であるとき出力電圧ＶＭを受ける回路素子でのリーク電流等により出力電圧ＶＭが徐々に上昇する。出力電圧ＶＭの低下、上昇に連動して、出力電圧ＶＭに応じた帰還電圧も低下、上昇する。結果、出力電圧ＶＭは、基準電圧ＶＲＥＦ＿Ｍに応じた目標電圧ＶＭ_ＴＧにて安定化される。出力電圧ＶＭが目標電圧ＶＭ_ＴＧにて安定化されるとは、出力電圧ＶＭの平均が目標電圧ＶＭ_ＴＧに又は目標電圧ＶＭ_ＴＧの近辺に保たれることを指し、出力電圧ＶＭが目標電圧ＶＭ_ＴＧにて安定化されるとき、図３Ｃに示す如く、出力電圧ＶＭは目標電圧ＶＭ_ＴＧを基準に(例えば目標電圧ＶＭ_ＴＧを変動の上限にした状態で）変動する。

　図４Ａを参照し、出力電圧ＶＩについて電源動作期間ＰＩを以下のように定義する。電源動作期間ＰＩの開始タイミングは、電源回路３１のチャージポンプ回路ＣＰ＿Ｉが作動を開始することにより、出力電圧ＶＩが目標電圧ＶＩ_ＴＧよりも十分に低い電圧から目標電圧ＶＩ_ＴＧに向けて上昇を開始するタイミングに相当する。電源動作期間ＰＩの開始後、出力電圧ＶＩが目標電圧ＶＩ_ＴＧまで上昇して目標電圧ＶＩ_ＴＧにて安定化される。その後、チャージポンプ回路ＣＰ＿Ｉが非作動に固定されることにより、出力電圧ＶＩが目標電圧ＶＩ_ＴＧから目標電圧ＶＩ_ＴＧよりも十分に低い電圧に向けて単調に低下してゆく。出力電圧ＶＩが目標電圧ＶＩ_ＴＧにて安定化される状態からチャージポンプ回路ＣＰ＿Ｉが非作動で固定される状態への切り替わりタイミングが、電源動作期間ＰＩの終了タイミングに相当する。

　図４Ｂを参照し、出力電圧ＶＰについて電源動作期間ＰＰを以下のように定義する。電源動作期間ＰＰの開始タイミングは、電源回路３２のチャージポンプ回路ＣＰ＿Ｐが作動を開始することにより、出力電圧ＶＰが目標電圧ＶＰ_ＴＧよりも十分に低い電圧から目標電圧ＶＰ_ＴＧに向けて上昇を開始するタイミングに相当する。電源動作期間ＰＰの開始後、出力電圧ＶＰが目標電圧ＶＰ_ＴＧまで上昇して目標電圧ＶＰ_ＴＧにて安定化される。その後、チャージポンプ回路ＣＰ＿Ｐが非作動に固定されることにより、出力電圧ＶＰが目標電圧ＶＰ_ＴＧから目標電圧ＶＰ_ＴＧよりも十分に低い電圧に向けて単調に低下してゆく。出力電圧ＶＰが目標電圧ＶＰ_ＴＧにて安定化される状態からチャージポンプ回路ＣＰ＿Ｐが非作動に固定される状態への切り替わりタイミングが、電源動作期間ＰＰの終了タイミングに相当する。

　図４Ｃを参照し、出力電圧ＶＭについて電源動作期間ＰＭを以下のように定義する。電源動作期間ＰＭの開始タイミングは、電源回路３３のチャージポンプ回路ＣＰ＿Ｍが作動を開始することにより、出力電圧ＶＭが目標電圧ＶＭ_ＴＧよりも十分に高い電圧から目標電圧ＶＭ_ＴＧに向けて低下を開始するタイミングに相当する。電源動作期間ＰＭの開始後、出力電圧ＶＭが目標電圧ＶＭ_ＴＧにまで低下して目標電圧ＶＭ_ＴＧにて安定化される。その後、チャージポンプ回路ＣＰ＿Ｍが非作動に固定されることにより、出力電圧ＶＭが目標電圧ＶＭ_ＴＧから目標電圧ＶＭ_ＴＧよりも十分に高い電圧に向けて単調に上昇してゆく。出力電圧ＶＭが目標電圧ＶＭ_ＴＧにて安定化される状態からチャージポンプ回路ＣＰ＿Ｍが非作動に固定される状態への切り替わりタイミングが、電源動作期間ＰＭの終了タイミングに相当する。

　単純には例えば、電源動作期間ＰＩ、ＰＰ及びＰＭの開始タイミングを互いに一致させ、電源動作期間ＰＩ、ＰＰ及びＰＭの終了タイミングを互いに一致させて良い。但し、電源動作期間ＰＩ、ＰＰ及びＰＭの開始タイミングの内、任意の２以上の開始タイミングは若干互いにずれていても良い。同様に、電源動作期間ＰＩ、ＰＰ及びＰＭの終了タイミングの内、任意の２以上の終了タイミングは若干互いにずれていても良い。何れにせよ、電源動作期間ＰＩ、ＰＰ及びＰＭが互いに重複する期間が存在し、その重複する期間の内、出力電圧ＶＩが目標電圧ＶＩ_ＴＧにて安定化され、且つ、出力電圧ＶＰが目標電圧ＶＰ_ＴＧにて安定化され、且つ、出力電圧ＶＭが目標電圧ＶＭ_ＴＧにて安定化される期間（以下、電圧安定化期間と称する）において、プログラム動作又はイレース動作による各メモリセルへのデータの書き込みが実行される。

　出力電圧ＶＰの目標電圧ＶＰ_ＴＧは出力電圧ＶＩの目標電圧ＶＩ_ＴＧよりも高い。本実施形態では、目標電圧ＶＰ_ＴＧは１２Ｖであって、目標電圧ＶＩ_ＴＧは５Ｖであるとする。また、出力電圧ＶＭの目標電圧ＶＭ_ＴＧは（－７Ｖ）であるとする。例えば、電圧安定化期間における出力電圧ＶＩ、ＶＰ及びＶＭを用いてプログラム動作が実行され、電圧安定化期間における出力電圧ＶＰ及びＶＭを用いてイレース動作が実行される。

　電源回路３１～３３の夫々は複数のＭＯＳＦＥＴを用いて構成される。ＭＯＳＦＥＴのゲート幅及びゲート長はＭＯＳＦＥＴの技術常識として定義及び認識されているが、ゲート幅及びゲート長について説明を加えておく。図５にＭＯＳＦＥＴの構造を模式的に示す。図５において、ゲート幅は記号“Ｗ”により参照され、ゲート長は記号“Ｌ”により参照されている。メモリ装置１の各回路素子は半導体基板上に集積化して形成され、当該半導体基板上にＭＯＳＦＥＴとして形成された任意のトランジスタの構造はゲート幅Ｗ及びゲート長Ｌにて特徴付けられる。ＭＯＳＦＥＴとして形成された任意のトランジスタにはゲートとして機能するゲート電極ＧＧが設けられる。ゲート幅Ｗ及びゲート長Ｌは、半導体基板の面（表面及び裏面）に平行な方向におけるゲート電極ＧＧの大きさを表す。この内、ゲート長Ｌは、当該トランジスタのドレイン及びソース間の距離（ドレイン及びソース間を結ぶ方向におけるゲート電極ＧＧの長さ）を表す。ゲート幅Ｗは、ゲート長Ｌが定義される方向（ドレイン及びソース間を結ぶ方向）に直交し且つ半導体基板の法線方向（半導体基板の表面及び裏面に直交する方向）にも直交する方向におけるゲート電極ＧＧの長さを表す。任意のＭＯＳＦＥＴについて、或る一定の条件の下、ゲート幅Ｗが増加すればドレイン電流が増大し、ゲート長Ｌが相応に大きい場合にはドレイン電流は概ねゲート幅Ｗに比例する。

　ところで、電源動作期間ＰＩにおいて出力電圧ＶＩが目標電圧ＶＩ_ＴＧより十分に低い電圧から上昇してきて目標電圧ＶＩ_ＴＧに達する際、出力電圧ＶＩが目標電圧ＶＩ_ＴＧを上回って更に高まるオーバーシュートが発生することがある。また、電源動作期間ＰＩにおいて出力電圧ＶＩが目標電圧ＶＩ_ＴＧに達した後、出力電圧ＶＩは目標電圧ＶＩ_ＴＧを基準に変動するが、この変動はリップルと称される。出力電圧ＶＩにおける過剰なオーバーシュート又はリップルはメモリセルの正常な動作を妨げる（例えばデータの誤読み出しに繋がる）。このため、出力電圧ＶＩのオーバーシュート及びリップルを相応に低く抑えることが要求される。出力電圧ＶＰ及びＶＭについても同様である。但し、出力電圧ＶＭではオーバーシュートの代わりにアンダーシュートが生じうる。即ち、電源動作期間ＰＭにおいて出力電圧ＶＭが目標電圧ＶＭ_ＴＧより十分に高い電圧から低下してきて目標電圧ＶＭ_ＴＧに達する際、出力電圧ＶＭが目標電圧ＶＭ_ＴＧを下回って更に低下するアンダーシュートが発生することがある。また、電源動作期間ＰＭにおいて出力電圧ＶＭが目標電圧ＶＭ_ＴＧに達した後、出力電圧ＶＭは目標電圧ＶＭ_ＴＧを基準に変動するが、この変動はリップルと称される。出力電圧ＶＭにおける過剰なアンダーシュート又はリップルはメモリセルの正常な動作を妨げる（例えばデータの誤読み出しに繋がる）。このため、出力電圧ＶＭのアンダーシュート及びリップルを相応に低く抑えることが要求である。

　メモリブロック２において、各メモリセルは浮遊ゲートＭＯＳＦＥＴを含む複数のＭＯＳＦＥＴにて形成され、ライト動作が行われる際、ライト用電圧（ＶＩ、ＶＰ、ＶＭ）が、各メモリセルの対応するゲートに供給される。メモリセルごとにゲートには容量（寄生容量）が付加されており、その容量は電源回路３１～３３の出力に対する負荷容量として機能する。負荷容量はメモリブロック２のメモリ容量に比例して大きくなる。メモリブロック２のメモリ容量は、メモリブロック２に含まれるメモリセルの総数に相当し、例えば、数キロビット又は数１０キロビットである。

　電源回路３１～３３は、負荷容量の大きさに応じて適正に設計されることが望ましい。例えば、第１メモリ容量のメモリブロック２に対して適正に設計された電源回路３１の構成を、第１メモリ容量よりも小さな第２メモリ容量のメモリブロック２に対してそのまま適用した場合、上記オーバーシュート及びリップルが過大となり得る。電源回路３２及び３３についても同様である。第１、第２メモリ容量は、例えば、夫々、６４キロビット、２キロビットである。

　以下、複数の実施例の中で、メモリ装置１に関する幾つかの具体的な構成例、動作例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

＜＜実施例ＥＸ＿１Ａ＞＞
　実施例ＥＸ＿１Ａを説明する。図６は実施例ＥＸ＿１Ａに係る電源回路１００Ａの回路図である。電源回路１００Ａは、メモリブロック２のメモリ容量が第１メモリ容量（例えば６４キロビット）であることを前提に、電源回路３１として設計されたものである。メモリブロック２のメモリ容量を第１メモリ容量（例えば６４キロビット）から第２メモリ容量（例えば２キロビット）に低減すること考えた場合、電源回路１００Ａには幾つかの改良の余地がある。その理由、並びに、電源回路１００Ａの構成及び特性については、後述の実施例ＥＸ＿１Ｂにて明らかとなる。

＜＜実施例ＥＸ＿１Ｂ＞＞
　実施例ＥＸ＿１Ｂを説明する。図７は実施例ＥＸ＿１Ｂに係る電源回路１００Ｂの回路図である。電源回路１００Ｂは、メモリブロック２のメモリ容量が第２メモリ容量（例えば２キロビット）であることを前提に、電源回路３１として設計されたものである。本実施例に示される電源回路１００Ｂの動作は、特に記述なき限り、電源動作期間ＰＩ中の電源回路１００Ｂの動作である。

　電源回路１００Ｂは、出力電圧生成部１０１、帰還電圧発生部１０２、コンパレータ１０５及びインバータ１０８を備える。

　出力電圧生成部１０１はチャージポンプ回路ＣＰ＿Ｉを備える。出力電圧生成部１０１は電源ライン１１１及び出力ライン１１２に接続される。電源ライン１１１には電源電圧ＶＣＣが入力電圧として加わる。

　出力電圧生成部１０１は、チャージポンプ回路ＣＰ＿Ｉを作動させることで、グランドの電位よりも高い出力電圧ＶＩを出力ライン１１２に発生させる。出力電圧生成部１０１は電源電圧ＶＣＣを用いて電源電圧ＶＣＣを基準に出力電圧ＶＩを生成することができる。チャージポンプ回路ＣＰ＿Ｉへクロック信号を供給するドライバ（不図示）の電源電圧として電源電圧ＶＣＣを利用できる（この際、クロック信号の振幅は電源電圧ＶＣＣの大きさと一致する）。帰還電圧発生部１０２は、出力ライン１１２、基準ライン１１３、帰還ライン１１４及びグランドに接続され、出力電圧ＶＩに応じた帰還電圧ｂ１を帰還ライン１１４に発生させる。コンパレータ１０５は、所定の基準電圧ａ１と帰還電圧ｂ１とを比較して、それらの高低関係に応じた比較結果信号を出力する。出力電圧生成部１０１は、比較結果信号に基づきチャージポンプ回路ＣＰ＿Ｉを作動又は非作動とすることで出力電圧ＶＩを目標電圧ＶＩ_ＴＧにて安定化させる。

　帰還電圧発生部１０２の構成について説明する。帰還電圧発生部１０２は、出力電圧ＶＩが加わる出力ライン１１２と帰還ライン１１４との間に配置されて出力電圧ＶＩに応じた第１分圧を発生させる第１分圧部１０３と、帰還ライン１１４とグランドとの間に配置されて出力電圧ＶＩに応じた第２分圧を発生させる第２分圧部１０４と、を備え、出力電圧ＶＩより第１分圧だけ低い電圧を帰還電圧ｂ１として帰還ライン１１４に発生させる。出力電圧ＶＩに応じた第１分圧は、出力ライン１１２及び帰還ライン１１４間に発生し、帰還ライン１１４の電位から見た出力ライン１１２の電位（即ち差電圧（ＶＩ－ｂ１））に相当する。出力電圧ＶＩに応じた第２分圧は、帰還ライン１１４及びグランド間に発生し、グランドの電位から見た帰還ライン１１４の電位（即ち帰還電圧ｂ１）に相当する。出力電圧ＶＩは上記第１及び第２分圧の和に相当する。

　第１分圧部１０３は、出力ライン１１２及び帰還ライン１１４間の電流の直流成分を通過させるための回路（直流通過回路）１２１と、回路１２１に並列接続された帰還容量素子１２２と、を備える。回路１２１は出力ライン１１２及び帰還ライン１１４間に配置される。

　図７の構成例では、回路１２１が複数のダイオードの直列回路であり、回路１２１内の各ダイオードの順方向は出力ライン１１２から帰還ライン１１４に向かう方向である。回路１２１における各ダイオードは、ダイオード接続されたＭＯＳＦＥＴにて構成される。即ち、回路１２１は、各々がＮチャネル型のＭＯＳＦＥＴである複数のトランジスタ１２１ａから成り、各トランジスタ１２１ａにおいてドレイン及びゲートが互いに接続されている（故に各トランジスタ１２１ａはダイオードとして機能する）。各トランジスタ１２１ａにおいてバックゲートはソースに接続される。回路１２１が第１～第ｎ_Ｉのトランジスタ１２１ａから成る場合（ｎ_Ｉは２以上の任意の整数）、第１のトランジスタ１２１ａのドレインは出力ライン１１２に接続され、第ｎ_Ｉのトランジスタ１２１ａのソースは帰還ライン１１４に接続され、第ｉのトランジスタ１２１ａのソースと第（ｉ＋１）のトランジスタ１２１ａのドレインとが互いに接続される（ここにおけるｉは“１≦ｉ≦（ｎ_Ｉ－１）”を満たす任意の整数）。図７の構成例におけるトランジスタ１２１ａの直列接続数は４である（即ち“ｎ_Ｉ＝４”である）が、回路１２１においてトランジスタ１２１ａの直列接続数は任意である。また、回路１２１は、出力ライン１１２及び帰還ライン１１４間の電流の直流成分を通過させて当該電流の直流成分に応じた電圧を、第１分圧の直流成分として、出力ライン１１２及び帰還ライン１１４間に発生させる回路であれば任意である。

　回路１２１に並列接続される帰還容量素子１２２は、Ｐチャネル型のＭＯＳＦＥＴであるトランジスタから成る。帰還容量素子１２２としてのトランジスタにおいて、ドレイン、ソース及びバックゲートが出力ライン１１２に共通接続され且つゲートが帰還ライン１１４に接続されることで、当該トランジスタが容量素子として機能する。但し、帰還容量素子１２２は任意の種類の容量素子であって良く、例えば、ＭＯＭ（Metal-Oxide-Metal）構造又はＭＩＭ（Metal-Insulator-Metal）構造による容量素子であっても良い。

　第２分圧部１０４はトランジスタ１２３～１２５を備える。トランジスタ１２３～１２５は夫々にＮチャネル型のＭＯＳＦＥＴである。トランジスタ１２３を特に特定トランジスタ１２３と称する。特定トランジスタ１２３のドレイン及びトランジスタ１２５のドレインは帰還ライン１１４に共通接続される。トランジスタ１２３のゲートは基準ライン１１３に接続される。基準ライン１１３には所定の基準電圧ａ１が加わる。基準電圧ａ１は正の直流電圧値（例えば０．９６４Ｖ）を有する。電源回路１００Ｂにはバッファ１５１が設けられている。バッファ１５１の入力端子に基準電圧ＶＲＥＦ＿Ｉが入力され、バッファ１５１の出力端子が基準ライン１１３に接続されることで、基準電圧ＶＲＥＦ＿Ｉと実質的に同じ電圧値を有する基準電圧ａ１が基準ライン１１３に加わる。バッファ１５１は図２の基準電圧生成回路３７の構成要素に含まれると解しても良い。基準電圧ＶＲＥＦ＿Ｉ及びａ１は電源電圧ＶＣＣよりも低い。

　トランジスタ１２３のソース及びバックゲートはトランジスタ１２４のドレインに接続される。トランジスタ１２４のソース及びバックゲートはグランドに接続される。電源回路１００Ｂにはインバータ１５２が設けられている。インバータ１５２は、電源制御回路３８（図２参照）からのオン／オフ制御信号ＣＮＴ＿Ｉの反転信号をトランジスタ１２４のゲートに供給する。電源制御回路３８は、電源動作期間ＰＩ内においてトランジスタ１２４がオン状態となり、且つ、電源動作期間ＰＩ外においてトランジスタ１２４がオフ状態となるように、インバータ１５２を用いてトランジスタ１２４のゲート電位を制御する。トランジスタ１２５において、ゲート、ソース及びバックゲートはグランドに接続される。このため、トランジスタ１２５は帰還ライン１１４及びグランド間に挿入された容量素子として機能する。上述の如く構成された帰還電圧発生部１０２では、出力ライン１０２から第１分圧部１０３を通じて特定トランジスタ１２３にドレイン電流が流れることになる。

　コンパレータ１０５は、トランジスタ１３１～１３６、１４１及び１４２を備える。インバータ１０８は、トランジスタ１４３～１４６を備える。コンパレータ１０５は差動入力段１０６及び出力段１０７を備える。トランジスタ１３１～１３５により差動入力段１０６が構成され、トランジスタ１４１及び１４２により出力段１０７が構成される。トランジスタ１３７もコンパレータ１０５の構成要素に含まれると解しても良い。電流源１３８は図２の基準電流源３７の構成要素に含まれる。トランジスタ１３３、１３４、１３６、１４１、１４３及び１４４はＮチャネル型のＭＯＳＦＥＴであり、トランジスタ１３１、１３２、１３５、１３７、１４２、１４５及び１４６はＰチャネル型のＭＯＳＦＥＴである。

　トランジスタ１３５、１３７、１４２、１４５及び１４６の各ソース及び各バックゲートは、電源ライン１１１に接続され、電源電圧ＶＣＣを受ける。トランジスタ１３７のゲート及びドレインとトランジスタ１３５及び１４２の各ゲートとは、所定ノードにて互いに共通接続される。電流源１３８は、トランジスタ１３７のゲート等が接続される当該所定ノードからグランドに向けて定電流Ｉ１を流す。定電流Ｉ１はトランジスタ１３７のドレイン電流となる。トランジスタ１３７、１３５及び１４２によりカレントミラー回路が形成され、トランジスタ１３７のドレイン電流（従って定電流Ｉ１）に比例する電流がトランジスタ１３５のドレイン電流として流れ、トランジスタ１３７のドレイン電流（従って定電流Ｉ１）に比例する他の電流がトランジスタ１４２のドレイン電流として流れる。

　トランジスタ１３１及び１３２は互いに共通の構造及び特性を有し、トランジスタ１３１及び１３２により差動入力段１０６における差動入力対が形成される。トランジスタ１３１のゲートは基準ライン１１３に接続されて基準電圧ａ１を受ける一方、トランジスタ１３２のゲートは帰還ライン１１４に接続されて帰還電圧ｂ１を受ける。トランジスタ１３１及び１３２の各ソースはトランジスタ１３５のドレインに接続され、トランジスタ１３１及び１３２の各バックゲートは電源ライン１１１に接続される。トランジスタ１３１のドレインは、トランジスタ１３３のドレイン及びゲートとトランジスタ１３４のゲートに共通接続される。トランジスタ１３３及び１３４の各ソース及び各バックゲートはグランドに接続される。トランジスタ１３２及び１３４の各ドレインはノード１１５にて共通接続される。

　ノード１１５には、トランジスタ１３６のゲート及び第１電極も接続され、且つ、トランジスタ１４１のゲートも接続される。トランジスタ１３６の第２電極はノード１１６に接続され、トランジスタ１３６のバックゲートはグランドに接続される。トランジスタ１３６における第１電極及び第２電極の内、一方はドレインであり、他方はソースである。トランジスタ１３６における第１電極及び第２電極の内、より高い電位が加わる電極がドレインとして機能し、他方の電極がソースとして機能する。少なくともトランジスタ１４１がオンとなっている期間では、トランジスタ１３６の第１電極（ノード１１５に接続される電極）がドレインとして機能する。ノード１１６には、トランジスタ１４１及び１４２の各ドレインとトランジスタ１４３及び１４５の各ゲートも接続される。トランジスタ１４１のソース及びバックゲートはグランドに接続される。

　トランジスタ１４５及び１４６の各ドレインとトランジスタ１４３のドレインはノード１１７にて共通接続される。トランジスタ１４３のソースはトランジスタ１４４のドレインに接続され、トランジスタ１４４のソースはグランドに接続される。トランジスタ１４３及び１４４の各バックゲートはグランドに接続される。トランジスタ１４４のゲートに対し図示されない回路から所定のバイアス電圧が供給される。トランジスタ１４６のゲートに対し図示されない回路から他の所定のバイアス電圧が供給される。

　電源回路１００Ｂにはトランジスタ１５３及び１５４も設けられている。トランジスタ１５３及び１５４の夫々はＮチャネル型のＭＯＳＦＥＴである。トランジスタ１５３のドレインは出力ライン１１２に接続され、トランジスタ１５３のゲートには電圧ＶＰが印加される。従って、電圧ＶＰが出力ライン１１２における電圧ＶＩよりも十分に高いとき、トランジスタ１５３がオンとなって出力ライン１１２における電圧ＶＩがトランジスタ１５３のソースに加わる（少なくとも上記電圧安定化期間では、トランジスタ１５３はオンとなる）。実際には、トランジスタ１５３のソースにおける電圧ＶＩがメモリブロック２に供給される。メモリブロック２には“ＶＰ＞ＶＩ”を満たす電圧ＶＰ及びＶＩが供給される必要があり、この必要性を考慮しトランジスタ１５３が設けられている。尚、電圧ＶＰ及びＶＩ間の高低関係の逆転が生じるおそれ（即ち“ＶＰ＜ＶＩ”となるおそれ）がないのであれば、トランジスタ１５３を削除して出力ライン１１２の電圧ＶＩを直接メモリブロック２に供給しても良い。トランジスタ１５４において、ドレイン、ソース及びバックゲートはグランドに接続され、ゲートは出力ライン１１２に接続される。このため、トランジスタ１５４は出力ライン１１２及びグランド間に挿入された容量素子として機能する。トランジスタ１５４を省略することも可能である。

　電源回路１００Ｂの動作について説明する。上述したように、帰還ライン１１４には出力電圧ＶＩに応じた帰還電圧ｂ１が加わり、コンパレータ１０５にて帰還電圧ｂ１が基準電圧ａ１と比較される。この比較結果に応じた信号として、ノード１１５に差分信号ｃ１が生じ、ノード１１６に比較結果信号ｄ１が生じ、ノード１１７に反転比較結果信号ｅ１が生じる。帰還電圧ｂ１が基準電圧ａ１と一致する状態において、出力電圧ＶＩが目標電圧ＶＩ_ＴＧと実質的に一致するよう、基準電圧ＶＲＥＦ＿Ｉ及び電源回路１００Ｂ内の各素子が設計されている。

　差動入力段１０６は、基準電圧ａ１及び帰還電圧ｂ１を差動入力対（１３１、１３２）にて受け、基準電圧ａ１及び帰還電圧ｂ１間の差分に応じた差分信号ｃ１をノード１１５に発生させる。帰還電圧ｂ１が基準電圧ａ１より低いときには、電圧ａ１及びｂ１間の差分絶対値の増大につれて差分信号ｃ１のレベル（電位）が高まり、帰還電圧ｂ１が基準電圧ａ１より高いときには、電圧ａ１及びｂ１間の差分絶対値の増大につれて差分信号ｃ１のレベル（電位）が低下する。但し、差分信号ｃ１の変動範囲の上限レベル、下限レベルは、夫々、電源電圧ＶＣＣより低い正の所定レベル、グランドのレベルである。

　出力段１０７は、差分信号ｃ１のレベルに応じてトランジスタ１４１をオン又はオフすることで差分信号ｃ１を二値化し、二値化により得られる信号（差分信号ｃ１に応じた二値化信号）を比較結果信号ｄ１としてノード１１６に発生させる。比較結果信号ｄ１は、帰還電圧ｂ１及び基準電圧ａ１がちょうど釣り合う状態を除けば、基本的に、ハイレベル及びローレベルの何れかのレベルをとる二値化信号である。差分信号ｃ１のレベルの上昇により差分信号ｃ１のレベルがトランジスタ１４１のゲート閾電圧よりも高くなると、トランジスタ１４１がオンして比較結果信号ｄ１はローレベルとなる。差分信号ｃ１のレベルの低下により差分信号ｃ１のレベルがトランジスタ１４１のゲート閾電圧よりも低くなると、トランジスタ１４１がオフして比較結果信号ｄ１はハイレベルとなる。つまり、ローレベルの比較結果信号ｄ１は帰還電圧ｂ１が基準電圧ａ１より低いことを表し、ハイレベルの比較結果信号ｄ１は帰還電圧ｂ１が基準電圧ａ１より高いことを表す。トランジスタ１３６は差分信号ｃ１の振幅に制限を加えるクランプ素子として機能する。トランジスタ１３６の機能については後に詳説される。

　インバータ１０８は、比較結果信号ｄ１の反転信号である反転比較結果信号ｅ１をノード１１７に発生させる。比較結果信号ｄ１がハイレベルであるとき、反転比較結果信号ｅ１はローレベルとなり、比較結果信号ｄ１がローレベルであるとき、反転比較結果信号ｅ１はハイレベルとなる。信号ｄ１及びｅ１におけるハイレベルは、実質的に電源電圧ＶＣＣのレベルと一致し、信号ｄ１及びｅ１におけるローレベルは、実質的にグランドのレベルと一致する。尚、ここでは、信号ｄ１がコンパレータ１０５の出力信号に相当すると考えているが、信号ｅ１がコンパレータ１０５の出力信号に相当すると考えるようにしても良い（この場合、インバータ１０８はコンパレータ１０５の構成要素に含まれると解される）。

　反転比較結果信号ｅ１は出力電圧生成部１０１に供給される。出力電圧生成部１０１は、反転比較結果信号ｅ１に基づいてチャージポンプ回路ＣＰ＿Ｉを作動又は非作動とする。具体的には、反転比較結果信号ｅ１のハイレベル期間においてチャージポンプ回路ＣＰ＿Ｉを作動させ、反転比較結果信号ｅ１のローレベル期間においてチャージポンプ回路ＣＰ＿Ｉを非作動とする。尚、比較結果信号ｄ１を出力電圧生成部１０１に供給するようにしても良い。この場合、インバータ１０８を省略可能であり、比較結果信号ｄ１のローレベル期間においてチャージポンプ回路ＣＰ＿Ｉを作動させ、比較結果信号ｄ１のハイレベル期間においてチャージポンプ回路ＣＰ＿Ｉを非作動とすれば良い。

　チャージポンプ回路ＣＰ＿Ｉが作動している期間をチャージポンプ回路ＣＰ＿Ｉの作動期間と称し、チャージポンプ回路ＣＰ＿Ｉが非作動である期間をチャージポンプ回路ＣＰ＿Ｉの非作動期間と称する。チャージポンプ回路ＣＰ＿Ｉを、複数のダイオード及び１以上のコンデンサから成るダイオードチャージポンプ回路にて構成することができ、当該ダイオードチャージポンプ回路を電源ライン１１１及び出力ライン１１２間に挿入すれば良い。この際、チャージポンプ回路ＣＰ＿Ｉにおける各ダイオードの順方向は電源ライン１１１から出力ライン１１２に向かう方向と一致する。チャージポンプ回路ＣＰ＿Ｉにおける各ダイオードは、ダイオード接続されたＭＯＳＦＥＴにより構成されていて良い。チャージポンプ回路の構成自体は周知であるので、その内部構成の図示及び説明を省略する。

　比較結果信号ｄ１のローレベル期間に相当するチャージポンプ回路ＣＰ＿Ｉの作動期間では、発振回路３５（図２参照）からのクロック信号がチャージポンプ回路ＣＰ＿Ｉに供給されることで、クロック信号に同期して電源ライン１１１からチャージポンプ回路ＣＰ＿Ｉ内の各ダイオードを通じ出力ライン１１２に正の電荷が供給され、これによって出力電圧ＶＩが上昇してゆく。チャージポンプ回路ＣＰ＿Ｉの非作動期間では出力ライン１１２への正の電荷の供給が停止され、出力電圧ＶＩを受ける回路素子でのリーク電流（帰還電圧発生部１０２に流れる電流を含む）等により出力電圧ＶＩが徐々に低下してゆく。

　ここで、図６の電源回路１００Ａと図７の電源回路１００Ｂとの相違点を説明する。電源回路１００Ａ及び１００Ｂ間の相違点の主だったものとして、以下の第１～第８相違点ＤＩＦ＿Ｉがある。尚、図７の電源回路１００Ｂにおける電圧ａ１、ｂ１、信号ｃ１、ｄ１、ｅ１に対応する、図６の電源回路１００Ａにおける２つ電圧及び３つの信号を、夫々、記号ａ１’、ｂ１’、ｃ１’、ｄ１’、ｅ１’にて参照する。

　第１相違点ＤＩＦ＿Ｉとして、電源回路１００Ａ及び１００Ｂの内、電源回路１００Ｂにのみ帰還容量素子１２２が設けられている。第１相違点ＤＩＦ＿Ｉにより、電源回路１００Ａから見て電源回路１００Ｂでは出力電圧ＶＩの変化が素早く帰還ライン１１４に伝わる。これにより、電源回路１００Ａから見て電源回路１００Ｂでは、出力電圧ＶＩのオーバーシュートやリップルを低減することができる。

　第２相違点ＤＩＦ＿Ｉとして、特定トランジスタ１２３のゲートが、図６の電源回路１００Ａにおいては帰還ライン１１４に接続される一方、図７の電源回路１００Ｂにおいては基準ライン１１３に接続されている。図６の電源回路１００Ａの構成では、複数のトランジスタ１２１ａの直列回路とトランジスタ１２３及び１２４の直列回路とで、出力電圧ＶＩの直流成分だけでなく出力電圧ＶＩの交流成分も分圧される。これに対し、図７の電源回路１００Ｂの構成では、特定トランジスタ１２３のゲートの接続先変更を通じ、出力電圧ＶＩの交流成分が直接的に帰還ライン１１４に伝達される。結果、電源回路１００Ａから見て電源回路１００Ｂでは、出力電圧ＶＩのオーバーシュートやリップルを低減することができる。

　第３相違点ＤＩＦ＿Ｉとして、電源回路１００Ａ及び１００Ｂの内、電源回路１００Ｂにのみトランジスタ１３６が設けられている。電源回路１００Ｂでは、トランジスタ１３６の存在により、差分信号ｃ１の変動範囲における上限レベルが、トランジスタ１３６のゲート閾電圧に微小電圧を足したレベルに制限される。例えば、トランジスタ１３６のゲート閾電圧が１．０Ｖであったならば、差分信号ｃ１のレベルは１．１Ｖ程度までしか上がらない。差分信号ｃ１の変動範囲における下限レベルは、差動入力段１０６の特性に依存し、０Ｖに近い十分に小さな正の電圧値を持つ。このように、トランジスタ１３６は、差分信号ｃ１の振幅に制限を加えるクランプ素子として機能する。当該クランプ素子は、ノード１１５からノード１１６に向かう方向に順方向を持つ整流素子であり、図７では、ダイオード接続されたトランジスタ１３６にて構成されている。但し、任意のダイオードにて上記クランプ素子を構成しても良い。尚、ミラー効果を極力避けるためにトランジスタ１３６のサイズ（ゲート幅及びゲート長）をなるだけ小さくしておくと良い。

　第４～第８相違点ＤＩＦ＿Ｉは、図６及び図７から明らかでないが、第４～第８相違点ＤＩＦ＿Ｉについても説明する。第４相違点ＤＩＦ＿Ｉとして、電源回路１００Ａとの比較において、電源回路１００Ｂではトランジスタ１２５のゲート幅及びゲート長が低減されている。出力電圧ＶＩの変動の帰還ライン１１４への伝達遅延を低減するためである。

　第５相違点ＤＩＦ＿Ｉとして、電源回路１００Ａとの比較において、差動入力対（１３１、１３２）の入力容量を低減するべく、電源回路１００Ｂではトランジスタ１３１及び１３２の各ゲート幅が低減されている。

　第６相違点ＤＩＦ＿Ｉとして、電源回路１００Ａとの比較において、電源回路１００Ｂでは差動入力対（１３１、１３２）のサイズ変更に合わせ、トランジスタ１３３及び１３４の各ゲート幅が低減されていると共に各ゲート長が増大されている。これにより、差動入力対（１３１、１３２）のサイズ変更と協働して、差動入力段１０６の出力抵抗が高まり、結果、差動入力段１０６におけるゲインが高まる。

　第７相違点ＤＩＦ＿Ｉとして、電源回路１００Ａとの比較において、電源回路１００Ｂでは定電流Ｉ１の低減を通じトランジスタ１３７のドレイン電流が低減され、更に、トランジスタ１３７、１３５及び１４２の各ゲート幅が低減されている。これに伴い、電源回路１００Ａとの比較において、電源回路１００Ｂではトランジスタ１３５及び１４２の各ドレイン電流も低減されている。

　第８相違点ＤＩＦ＿Ｉとして、電源回路１００Ａとの比較において、電源回路１００Ｂでは、出力段１０７のトランスコンダクタンスを増大させるべく、トランジスタ１４１のゲート幅及びゲート長が低減されている。

　図８Ａに電源回路１００Ａの各部の信号波形を示し、図８Ｂに電源回路１００Ｂの各部の信号波形を示す。図８Ａにおいて、波形１７１、１７２、１７３、１７４、１７５は、夫々、電源回路１００Ａにおける出力電圧ＶＩ、帰還電圧ｂ１’、差分信号ｃ１’、比較結果信号ｄ１’、反転比較結果信号ｅ１’の波形を表す。図８Ｂにおいて、波形１８１、１８２、１８３、１８４、１８５は、夫々、電源回路１００Ｂにおける出力電圧ＶＩ、帰還電圧ｂ１、差分信号ｃ１、比較結果信号ｄ１、反転比較結果信号ｅ１の波形を表す。メモリブロック２のメモリ容量が第２メモリ容量（例えば２キロビット）であるという条件の下で、シミュレーションにより波形１７１～１７５及び１８１～１８５を取得した。尚、本シミュレーションでは電源電圧ＶＣＣが５Ｖであると仮定した。

　図８Ａに注目し、電源回路１００Ａでは、電源動作期間ＰＩの開始後、出力電圧ＶＩが十分に低い状態から目標電圧ＶＩ_ＴＧ（例えば５Ｖ）に向けて上昇し、時刻ｔ_Ｉ１にて初めて出力電圧ＶＩが目標電圧ＶＩ_ＴＧに達する。出力電圧ＶＩの上昇過程で帰還電圧ｂ１’も基準電圧ａ１’に向けて上昇する。しかしながら、電源回路１００Ａでは出力電圧ＶＩの変動の帰還ライン１１４への伝達遅延が大きいため、時刻ｔ_Ｉ１において帰還電圧ｂ１’は基準電圧ａ１’よりも随分低く、暫くの時間が経過した後の時刻ｔ_Ｉ２にて初めて帰還電圧ｂ１’が基準電圧ａ１’に達する。電源回路１００Ａでは、時刻ｔ_Ｉ２の近辺から差分信号ｃ１’が差分信号ｃ１’の変動範囲の上限レベルｃ１’＿ＵＬから低下し始め、差分信号ｃ１’のレベルがトランジスタ１４１のゲート閾電圧Ｖｔｈ以下まで低下した時刻ｔ_Ｉ３の後に、信号ｄ１’及びｅ１’のレベルが夫々に反転してチャージポンプＣＰ＿Ｉの作動が停止する（即ちチャージポンプＣＰ＿Ｉが作動状態から非作動状態に切り替わる）。時刻ｔ_Ｉ１の後、時刻ｔ_Ｉ２及びｔ_Ｉ３を経てチャージポンプＣＰ＿Ｉの作動が停止するまで、出力電圧ＶＩが上昇し続けるため、大きなオーバーシュートが発生する。

　これに対し、電源回路１００Ｂでは、電源回路１００Ａと比べて出力電圧ＶＩの交流成分が素早く且つ大きく帰還ライン１１４に伝達されるため、出力電圧ＶＩが十分に低い状態から目標電圧ＶＩ_ＴＧに向けて上昇する過程の途中において帰還電圧ｂ１が基準電圧ａ１に達し、以後、“ａ１＞ｂ１”から“ａ１＜ｂ１”への変化に伴う信号ｃ１、ｄ１及びｅ１のレベル反転並びにチャージポンプ回路ＣＰ＿Ｉの作動停止と、“ａ１＜ｂ１”から“ａ１＞ｂ１”への変化に伴う信号ｃ１、ｄ１及びｅ１のレベル反転並びにチャージポンプ回路ＣＰ＿Ｉの作動再開と、を交互に繰り返しながら、出力電圧ＶＩが目標電圧ＶＩ_ＴＧに達する。このような動作によりオーバーシュートが低く抑えられる。

　また電源回路１００Ｂではトランジスタ１３６（クランプ素子）の存在より、差分信号ｃ１の変動範囲の上限レベルｃ１＿ＵＬが、トランジスタ１４１のゲート閾電圧Ｖｔｈより微小量だけ高いレベルに留められる。少なくとも上限レベルｃ１＿ＵＬ（例えば１．１Ｖ）は、電源回路１００Ａにおける上限レベルｃ１’＿ＵＬ（例えば２．５Ｖ）よりも低い。このため、“ａ１＞ｂ１”から“ａ１＜ｂ１”への切り替わり後、差分信号ｃ１のレベルがゲート閾電圧Ｖｔｈを下回るまでの時間が、電源回路１００Ａとの比較において相当に短い。結果、“ａ１＞ｂ１”より“ａ１＜ｂ１”に変化してからチャージポンプ回路ＣＰ＿Ｉが作動停止するまでの遅延時間が短い。これは、出力電圧ＶＩのオーバーシュートの低減に寄与する。

　電源回路１００Ｂにおいて、出力電圧ＶＩが目標電圧ＶＩ_ＴＧに達した後も、電源回路１００Ａと比べて出力電圧ＶＩの交流成分が素早く且つ大きく帰還ライン１１４に伝達されるため、またトランジスタ１３６（クランプ素子）の存在より、出力電圧ＶＩのリップルは低く抑えられる。

＜＜実施例ＥＸ＿２Ａ＞＞
　実施例ＥＸ＿２Ａを説明する。図９は実施例ＥＸ＿２Ａに係る電源回路２００Ａの回路図である。電源回路２００Ａは、メモリブロック２のメモリ容量が第１メモリ容量（例えば６４キロビット）であることを前提に、電源回路３２として設計されたものである。メモリブロック２のメモリ容量を第１メモリ容量（例えば６４キロビット）から第２メモリ容量（例えば２キロビット）に低減すること考えた場合、電源回路２００Ａには幾つかの改良の余地がある。その理由、並びに、電源回路２００Ａの構成及び特性については、後述の実施例ＥＸ＿２Ｂにて明らかとなる。

＜＜実施例ＥＸ＿２Ｂ＞＞
　実施例ＥＸ＿２Ｂを説明する。図１０は実施例ＥＸ＿２Ｂに係る電源回路２００Ｂの回路図である。電源回路２００Ｂは、メモリブロック２のメモリ容量が第２メモリ容量（例えば２キロビット）であることを前提に、電源回路３２として設計されたものである。図６の電源回路１００Ａを図７の電源回路１００Ｂへと変更した場合と同様の変更を、図９の電源回路２００Ａに適用することで図１０の電源回路２００Ｂが得られる。本実施例に示される電源回路２００Ｂの動作は、特に記述なき限り、電源動作期間ＰＰ中の電源回路２００Ｂの動作である。

　電源回路２００Ｂは、出力電圧生成部２０１、帰還電圧発生部２０２、コンパレータ２０５及びインバータ２０８を備える。

　出力電圧生成部２０１はチャージポンプ回路ＣＰ＿Ｐを備える。出力電圧生成部２０１は電源ライン２１１及び出力ライン２１２に接続される。電源ライン２１１には電源電圧ＶＣＣが入力電圧として加わる。

　出力電圧生成部２０１は、チャージポンプ回路ＣＰ＿Ｐを作動させることで、グランドの電位よりも高い出力電圧ＶＰを出力ライン２１２に発生させる。出力電圧生成部２０１は電源電圧ＶＣＣを用いて電源電圧ＶＣＣを基準に出力電圧ＶＰを生成することができる。チャージポンプ回路ＣＰ＿Ｐへクロック信号を供給するドライバ（不図示）の電源電圧として電源電圧ＶＣＣを利用できる（この際、クロック信号の振幅は電源電圧ＶＣＣの大きさと一致する）。帰還電圧発生部２０２は、出力ライン２１２、基準ライン２１３、帰還ライン２１４及びグランドに接続され、出力電圧ＶＰに応じた帰還電圧ｂ２を帰還ライン２１４に発生させる。コンパレータ２０５は、所定の基準電圧ａ２と帰還電圧ｂ２とを比較して、それらの高低関係に応じた比較結果信号を出力する。出力電圧生成部２０１は、比較結果信号に基づきチャージポンプ回路ＣＰ＿Ｐを作動又は非作動とすることで出力電圧ＶＰを目標電圧ＶＰ_ＴＧにて安定化させる。

　帰還電圧発生部２０２の構成について説明する。帰還電圧発生部２０２は、出力電圧ＶＰが加わる出力ライン２１２と帰還ライン２１４との間に配置されて出力電圧ＶＰに応じた第１分圧を発生させる第１分圧部２０３と、帰還ライン２１４とグランドとの間に配置されて出力電圧ＶＰに応じた第２分圧を発生させる第２分圧部２０４と、を備えて、出力電圧ＶＰより第１分圧だけ低い電圧を帰還電圧ｂ２として帰還ライン２１４に発生させる。出力電圧ＶＰに応じた第１分圧は、出力ライン２１２及び帰還ライン２１４間に発生し、帰還ライン２１４の電位から見た出力ライン２１２の電位（即ち差電圧（ＶＰ－ｂ２））に相当する。出力電圧ＶＰに応じた第２分圧は、帰還ライン２１４及びグランド間に発生し、グランドの電位から見た帰還ライン２１４の電位（即ち帰還電圧ｂ２）に相当する。出力電圧ＶＰは上記第１及び第２分圧の和に相当する。

　第１分圧部２０３は、出力ライン２１２及び帰還ライン２１４間の電流の直流成分を通過させるための回路（直流通過回路）２２１と、回路２２１に並列接続された帰還容量素子２２２と、を備える。回路２２１は出力ライン２１２及び帰還ライン２１４間に配置される。

　図１０の構成例では、回路２２１が複数のダイオードの直列回路であり、回路２２１内の各ダイオードの順方向は出力ライン２１２から帰還ライン２１４に向かう方向である。回路２２１における各ダイオードは、ダイオード接続されたＭＯＳＦＥＴにて構成される。即ち、回路２２１は、各々がＮチャネル型のＭＯＳＦＥＴである複数のトランジスタ２２１ａから成り、各トランジスタ２２１ａにおいてドレイン及びゲートが互いに接続されている（故に各トランジスタ２２１ａはダイオードとして機能する）。各トランジスタ２２１ａにおいてバックゲートはソースに接続される。回路２２１が第１～第ｎ_Ｐのトランジスタ２２１ａから成る場合（ｎ_Ｐは２以上の任意の整数）、第１のトランジスタ２２１ａのドレインは出力ライン２１２に接続され、第ｎ_Ｐのトランジスタ２２１ａのソースは帰還ライン２１４に接続され、第ｉのトランジスタ２２１ａのソースと第（ｉ＋１）のトランジスタ２２１ａのドレインとが互いに接続される（ここにおけるｉは“１≦ｉ≦（ｎ_Ｐ－１）”を満たす任意の整数）。尚、回路２２１においてトランジスタ２２１ａの直列接続数は任意である。また、回路２２１は、出力ライン２１２及び帰還ライン２１４間の電流の直流成分を通過させて当該電流の直流成分に応じた電圧を、第１分圧の直流成分として、出力ライン２１２及び帰還ライン２１４間に発生させる回路であれば任意である。

　回路２２１に並列接続される帰還容量素子２２２は、ＭＯＭ（Metal-Oxide-Metal）構造による容量素子である。但し、帰還容量素子２２２は任意の種類の容量素子であって良く、例えば、ＭＩＭ（Metal-Insulator-Metal）構造による容量素子であっても良い。また、耐圧上、問題が生じなければ、ＭＯＳＦＥＴにて帰還容量素子２２２を構成しても良い。この場合、例えば、Ｎチャネル型又はＰチャネル型のＭＯＳＦＥＴを帰還容量素子２２２として利用し、当該ＭＯＳＦＥＴのドレイン、ソース及びバックゲートを出力ライン２１２に共通接続しつつ、当該ＭＯＳＦＥＴのゲートを帰還ライン２１４に接続すれば良い。

　第２分圧部２０４はトランジスタ２２３～２２５を備える。トランジスタ２２３～２２５は夫々にＮチャネル型のＭＯＳＦＥＴである。トランジスタ２２３を特に特定トランジスタ２２３と称する。特定トランジスタ２２３のドレイン及びトランジスタ２２５のドレインは帰還ライン２１４に共通接続される。トランジスタ２２３のゲートは基準ライン２１３に接続される。基準ライン２１３には所定の基準電圧ａ２が加わる。基準電圧ａ２は正の直流電圧値（例えば１．１００Ｖ）を有する。電源回路２００Ｂにはバッファ２５１が設けられている。バッファ２５１の入力端子に基準電圧ＶＲＥＦ＿Ｐが入力され、バッファ２５１の出力端子が基準ライン２１３に接続されることで、基準電圧ＶＲＥＦ＿Ｐと実質的に同じ電圧値を有する基準電圧ａ２が基準ライン２１３に加わる。バッファ２５１は図２の基準電圧生成回路３７の構成要素に含まれると解しても良い。基準電圧ＶＲＥＦ＿Ｐ及びａ２は電源電圧ＶＣＣよりも低い。

　トランジスタ２２３のソース及びバックゲートはトランジスタ２２４のドレインに接続される。トランジスタ２２４のソース及びバックゲートはグランドに接続される。電源回路２００Ｂにはインバータ２５２が設けられている。インバータ２５２は、電源制御回路３８（図２参照）からのオン／オフ制御信号ＣＮＴ＿Ｐの反転信号をトランジスタ２２４のゲートに供給する。電源制御回路３８は、電源動作期間ＰＰ内においてトランジスタ２２４がオン状態となり、且つ、電源動作期間ＰＰ外においてトランジスタ２２４がオフ状態となるように、インバータ２５２を用いてトランジスタ２２４のゲート電位を制御する。トランジスタ２２５において、ゲート、ソース及びバックゲートはグランドに接続される。このため、トランジスタ２２５は帰還ライン２１４及びグランド間に挿入された容量素子として機能する。上述の如く構成された帰還電圧発生部２０２では、出力ライン２０２から第１分圧部２０３を通じて特定トランジスタ２２３にドレイン電流が流れることになる。

　コンパレータ２０５は、トランジスタ２３１～２３６、２４１及び２４２を備える。インバータ２０８は、トランジスタ２４３～２４６を備える。コンパレータ２０５は差動入力段２０６及び出力段２０７を備える。トランジスタ２３１～２３５により差動入力段２０６が構成され、トランジスタ２４１及び２４２により出力段２０７が構成される。トランジスタ２３７もコンパレータ２０５の構成要素に含まれると解しても良い。電流源２３８は図２の基準電流源３７の構成要素に含まれる。トランジスタ２３３、２３４、２３６、２４１、２４３及び２４４はＮチャネル型のＭＯＳＦＥＴであり、トランジスタ２３１、２３２、２３５、２３７、２４２、２４５及び２４６はＰチャネル型のＭＯＳＦＥＴである。

　トランジスタ２３５、２３７、２４２、２４５及び２４６の各ソース及び各バックゲートは、電源ライン２１１に接続され、電源電圧ＶＣＣを受ける。トランジスタ２３７のゲート及びドレインとトランジスタ２３５及び２４２の各ゲートとは、所定ノードにて互いに共通接続される。電流源２３８は、トランジスタ２３７のゲート等が接続される当該所定ノードからグランドに向けて定電流Ｉ２を流す。定電流Ｉ２はトランジスタ２３７のドレイン電流となる。トランジスタ２３７、２３５及び２４２によりカレントミラー回路が形成され、トランジスタ２３７のドレイン電流（従って定電流Ｉ２）に比例する電流がトランジスタ２３５のドレイン電流として流れ、トランジスタ２３７のドレイン電流（従って定電流Ｉ２）に比例する他の電流がトランジスタ２４２のドレイン電流として流れる。

　トランジスタ２３１及び２３２は互いに共通の構造及び特性を有し、トランジスタ２３１及び２３２により差動入力段２０６における差動入力対が形成される。トランジスタ２３１のゲートは基準ライン２１３に接続されて基準電圧ａ２を受ける一方、トランジスタ２３２のゲートは帰還ライン２１４に接続されて帰還電圧ｂ２を受ける。トランジスタ２３１及び２３２の各ソースはトランジスタ２３５のドレインに接続され、トランジスタ２３１及び２３２の各バックゲートは電源ライン２１１に接続される。トランジスタ２３１のドレインは、トランジスタ２３３のドレイン及びゲートとトランジスタ２３４のゲートに共通接続される。トランジスタ２３３及び２３４の各ソース及び各バックゲートはグランドに接続される。トランジスタ２３２及び２３４の各ドレインはノード２１５にて共通接続される。

　ノード２１５には、トランジスタ２３６のゲート及び第１電極も接続され、且つ、トランジスタ２４１のゲートも接続される。トランジスタ２３６の第２電極はノード２１６に接続され、トランジスタ２３６のバックゲートはグランドに接続される。トランジスタ２３６における第１電極及び第２電極の内、一方はドレインであり、他方はソースである。トランジスタ２３６における第１電極及び第２電極の内、より高い電位が加わる電極がドレインとして機能し、他方の電極がソースとして機能する。少なくともトランジスタ２４１がオンとなっている期間では、トランジスタ２３６の第１電極（ノード２１５に接続される電極）がドレインとして機能する。ノード２１６には、トランジスタ２４１及び２４２の各ドレインとトランジスタ２４３及び２４５の各ゲートも接続される。トランジスタ２４１のソース及びバックゲートはグランドに接続される。

　トランジスタ２４５及び２４６の各ドレインとトランジスタ２４３のドレインはノード２１７にて共通接続される。トランジスタ２４３のソースはトランジスタ２４４のドレインに接続され、トランジスタ２４４のソースはグランドに接続される。トランジスタ２４３及び２４４の各バックゲートはグランドに接続される。トランジスタ２４４のゲートに対し図示されない回路から所定のバイアス電圧が供給される。トランジスタ２４６のゲートに対し図示されない回路から他の所定のバイアス電圧が供給される。

　尚、電源回路２００Ｂにおいて、図７の電源回路１００Ｂにおけるトランジスタ１５４と同様のトランジスタであって且つ容量素子として機能するトランジスタを、出力ライン２１２及びグランド間に挿入しても良い。

　電源回路２００Ｂの動作について説明する。上述したように、帰還ライン２１４には出力電圧ＶＰに応じた帰還電圧ｂ２が加わり、コンパレータ２０５にて帰還電圧ｂ２が基準電圧ａ２と比較される。この比較結果に応じた信号として、ノード２１５に差分信号ｃ２が生じ、ノード２１６に比較結果信号ｄ２が生じ、ノード２１７に反転比較結果信号ｅ２が生じる。帰還電圧ｂ２が基準電圧ａ２と一致する状態において、出力電圧ＶＰが目標電圧ＶＰ_ＴＧと実質的に一致するよう、基準電圧ＶＲＥＦ＿Ｐ及び電源回路２００Ｂ内の各素子が設計されている。

　差動入力段２０６は、基準電圧ａ２及び帰還電圧ｂ２を差動入力対（２３１、２３２）にて受け、基準電圧ａ２及び帰還電圧ｂ２間の差分に応じた差分信号ｃ２をノード２１５に発生させる。帰還電圧ｂ２が基準電圧ａ２より低いときには、電圧ａ２及びｂ２間の差分絶対値の増大につれて差分信号ｃ２のレベル（電位）が高まり、帰還電圧ｂ２が基準電圧ａ２より高いときには、電圧ａ２及びｂ２間の差分絶対値の増大につれて差分信号ｃ２のレベル（電位）が低下する。但し、差分信号ｃ２の変動範囲の上限レベル、下限レベルは、夫々、電源電圧ＶＣＣより低い正の所定レベル、グランドのレベルである。

　出力段２０７は、差分信号ｃ２のレベルに応じてトランジスタ２４１をオン又はオフすることで差分信号ｃ２を二値化し、二値化により得られる信号（差分信号ｃ２に応じた二値化信号）を比較結果信号ｄ２としてノード２１６に発生させる。比較結果信号ｄ２は、帰還電圧ｂ２及び基準電圧ａ２がちょうど釣り合う状態を除けば、基本的に、ハイレベル及びローレベルの何れかのレベルをとる二値化信号である。差分信号ｃ２のレベルの上昇により差分信号ｃ２のレベルがトランジスタ２４１のゲート閾電圧よりも高くなると、トランジスタ２４１がオンして比較結果信号ｄ２はローレベルとなる。差分信号ｃ２のレベルの低下により差分信号ｃ２のレベルがトランジスタ２４１のゲート閾電圧よりも低くなると、トランジスタ２４１がオフして比較結果信号ｄ２はハイレベルとなる。つまり、ローレベルの比較結果信号ｄ２は帰還電圧ｂ２が基準電圧ａ２より低いことを表し、ハイレベルの比較結果信号ｄ２は帰還電圧ｂ２が基準電圧ａ２より高いことを表す。トランジスタ２３６は差分信号ｃ２の振幅に制限を加えるクランプ素子として機能する。トランジスタ２３６の機能については後に詳説される。

　インバータ２０８は、比較結果信号ｄ２の反転信号である反転比較結果信号ｅ２をノード２１７に発生させる。比較結果信号ｄ２がハイレベルであるとき、反転比較結果信号ｅ２はローレベルとなり、比較結果信号ｄ２がローレベルであるとき、反転比較結果信号ｅ２はハイレベルとなる。信号ｄ２及びｅ２におけるハイレベルは、実質的に電源電圧ＶＣＣのレベルと一致し、信号ｄ２及びｅ２におけるローレベルは、実質的にグランドのレベルと一致する。尚、ここでは、信号ｄ２がコンパレータ２０５の出力信号に相当すると考えているが、信号ｅ２がコンパレータ２０５の出力信号に相当すると考えるようにしても良い（この場合、インバータ２０８はコンパレータ２０５の構成要素に含まれると解される）。

　反転比較結果信号ｅ２は出力電圧生成部２０１に供給される。出力電圧生成部２０１は、反転比較結果信号ｅ２に基づいてチャージポンプ回路ＣＰ＿Ｐを作動又は非作動とする。具体的には、反転比較結果信号ｅ２のハイレベル期間においてチャージポンプ回路ＣＰ＿Ｐを作動させ、反転比較結果信号ｅ２のローレベル期間においてチャージポンプ回路ＣＰ＿Ｐを非作動とする。尚、比較結果信号ｄ２を出力電圧生成部２０１に供給するようにしても良い。この場合、インバータ２０８を省略可能であり、比較結果信号ｄ２のローレベル期間においてチャージポンプ回路ＣＰ＿Ｐを作動させ、比較結果信号ｄ２のハイレベル期間においてチャージポンプ回路ＣＰ＿Ｐを非作動とすれば良い。

　チャージポンプ回路ＣＰ＿Ｐが作動している期間をチャージポンプ回路ＣＰ＿Ｐの作動期間と称し、チャージポンプ回路ＣＰ＿Ｐが非作動である期間をチャージポンプ回路ＣＰ＿Ｐの非作動期間と称する。チャージポンプ回路ＣＰ＿Ｐを、複数のダイオード及び１以上のコンデンサから成るダイオードチャージポンプ回路にて構成することができ、当該ダイオードチャージポンプ回路を電源ライン２１１及び出力ライン２１２間に挿入すれば良い。この際、チャージポンプ回路ＣＰ＿Ｐにおける各ダイオードの順方向は電源ライン２１１から出力ライン２１２に向かう方向と一致する。チャージポンプ回路ＣＰ＿Ｐにおける各ダイオードは、ダイオード接続されたＭＯＳＦＥＴにより構成されていて良い。チャージポンプ回路の構成自体は周知であるので、その内部構成の図示及び説明を省略する。

　比較結果信号ｄ２のローレベル期間に相当するチャージポンプ回路ＣＰ＿Ｐの作動期間では、発振回路３５（図２参照）からのクロック信号がチャージポンプ回路ＣＰ＿Ｐに供給されることで、クロック信号に同期して電源ライン２１１からチャージポンプ回路ＣＰ＿Ｐ内の各ダイオードを通じ出力ライン２１２に正の電荷が供給され、これによって出力電圧ＶＰが上昇してゆく。チャージポンプ回路ＣＰ＿Ｐの非作動期間では出力ライン２１２への正の電荷の供給が停止され、出力電圧ＶＰを受ける回路素子でのリーク電流（帰還電圧発生部２０２に流れる電流を含む）等により出力電圧ＶＰが徐々に低下してゆく。

　ここで、図９の電源回路２００Ａと図１０の電源回路２００Ｂとの相違点を説明する。電源回路２００Ａ及び２００Ｂ間の相違点の主だったものとして、以下の第１～第８相違点ＤＩＦ＿Ｐがある。尚、図１０の電源回路２００Ｂにおける電圧ａ２、ｂ２、信号ｃ２、ｄ２、ｅ２に対応する、図９の電源回路２００Ａにおける２つ電圧及び３つの信号を、夫々、記号ａ２’、ｂ２’、ｃ２’、ｄ２’、ｅ２’にて参照する。

　第１相違点ＤＩＦ＿Ｐとして、電源回路２００Ａ及び２００Ｂの内、電源回路２００Ｂにのみ帰還容量素子２２２が設けられている。第１相違点ＤＩＦ＿Ｐにより、電源回路２００Ａから見て電源回路２００Ｂでは出力電圧ＶＰの変化が素早く帰還ライン２１４に伝わる。これにより、電源回路２００Ａから見て電源回路２００Ｂでは、出力電圧ＶＰのオーバーシュートやリップルを低減することができる。

　第２相違点ＤＩＦ＿Ｐとして、特定トランジスタ２２３のゲートが、図９の電源回路２００Ａにおいては帰還ライン２１４に接続される一方、図１０の電源回路２００Ｂにおいては基準ライン２１３に接続されている。図９の電源回路２００Ａの構成では、複数のトランジスタ２２１ａの直列回路とトランジスタ２２３及び２２４の直列回路とで、出力電圧ＶＰの直流成分だけでなく出力電圧ＶＰの交流成分も分圧される。これに対し、図１０の電源回路２００Ｂの構成では、特定トランジスタ２２３のゲートの接続先変更を通じ、出力電圧ＶＰの交流成分が直接的に帰還ライン２１４に伝達される。結果、電源回路２００Ａから見て電源回路２００Ｂでは、出力電圧ＶＰのオーバーシュートやリップルを低減することができる。

　第３相違点ＤＩＦ＿Ｐとして、電源回路２００Ａ及び２００Ｂの内、電源回路２００Ｂにのみトランジスタ２３６が設けられている。電源回路２００Ｂでは、トランジスタ２３６の存在により、差分信号ｃ２の変動範囲における上限レベルが、トランジスタ２３６のゲート閾電圧に微小電圧を足したレベルに制限される。例えば、トランジスタ２３６のゲート閾電圧が１．０Ｖであったならば、差分信号ｃ２のレベルは１．１Ｖ程度までしか上がらない。差分信号ｃ２の変動範囲における下限レベルは、差動入力段２０６の特性に依存し、０Ｖに近い十分に小さな正の電圧値を持つ。このように、トランジスタ２３６は、差分信号ｃ２の振幅に制限を加えるクランプ素子として機能する。当該クランプ素子は、ノード２１５からノード２１６に向かう方向に順方向を持つ整流素子であり、図１０では、ダイオード接続されたトランジスタ２３６にて構成されている。但し、任意のダイオードにて上記クランプ素子を構成しても良い。尚、ミラー効果を極力避けるためにトランジスタ２３６のサイズ（ゲート幅及びゲート長）をなるだけ小さくしておくと良い。

　第４～第８相違点ＤＩＦ＿Ｐは、図９及び図１０から明らかでないが、第４～第８相違点ＤＩＦ＿Ｐについても説明する。第４相違点ＤＩＦ＿Ｐとして、電源回路２００Ａとの比較において、電源回路２００Ｂではトランジスタ２２５のゲート幅及びゲート長が低減されている。出力電圧ＶＰの変動の帰還ライン２１４への伝達遅延を低減するためである。

　第５相違点ＤＩＦ＿Ｐとして、電源回路２００Ａとの比較において、差動入力対（２３１、２３２）の入力容量を低減するべく、電源回路２００Ｂではトランジスタ２３１及び２３２の各ゲート幅が低減されている。

　第６相違点ＤＩＦ＿Ｐとして、電源回路２００Ａとの比較において、電源回路２００Ｂでは差動入力対（２３１、２３２）のサイズ変更に合わせ、トランジスタ２３３及び２３４の各ゲート幅が低減されていると共に各ゲート長が増大されている。これにより、差動入力対（２３１、２３２）のサイズ変更と協働して、差動入力段２０６の出力抵抗が高まり、結果、差動入力段２０６におけるゲインが高まる。

　第７相違点ＤＩＦ＿Ｐとして、電源回路２００Ａとの比較において、電源回路２００Ｂでは定電流Ｉ２の低減を通じトランジスタ２３７のドレイン電流が低減され、更に、トランジスタ２３７、２３５及び２４２の各ゲート幅が低減されている。これに伴い、電源回路２００Ａとの比較において、電源回路２００Ｂではトランジスタ２３５及び２４２の各ドレイン電流も低減されている。

　第８相違点ＤＩＦ＿Ｐとして、電源回路２００Ａとの比較において、電源回路２００Ｂでは、出力段２０７のトランスコンダクタンスを増大させるべく、トランジスタ２４１のゲート幅及びゲート長が低減されている。

　図１１Ａに電源回路２００Ａの各部の信号波形を示し、図１１Ｂに電源回路２００Ｂの各部の信号波形を示す。図１１Ａにおいて、波形２７１、２７２、２７３、２７４、２７５は、夫々、電源回路２００Ａにおける出力電圧ＶＰ、帰還電圧ｂ２’、差分信号ｃ２’、比較結果信号ｄ２’、反転比較結果信号ｅ２’の波形を表す。図１１Ｂにおいて、波形２８１、２８２、２８３、２８４、２８５は、夫々、電源回路２００Ｂにおける出力電圧ＶＰ、帰還電圧ｂ２、差分信号ｃ２、比較結果信号ｄ２、反転比較結果信号ｅ２の波形を表す。メモリブロック２のメモリ容量が第２メモリ容量（例えば２キロビット）であるという条件の下で、シミュレーションにより波形２７１～２７５及び２８１～２８５を取得した。尚、本シミュレーションでは電源電圧ＶＣＣが６Ｖであると仮定した。

　図１１Ａに注目し、電源回路２００Ａでは、電源動作期間ＰＰの開始後、出力電圧ＶＰが十分に低い状態から目標電圧ＶＰ_ＴＧ（例えば１２Ｖ）に向けて上昇し、時刻ｔ_Ｐ１にて初めて出力電圧ＶＰが目標電圧ＶＰ_ＴＧに達する。出力電圧ＶＰの上昇過程で帰還電圧ｂ２’も基準電圧ａ２’に向けて上昇する。しかしながら、電源回路２００Ａでは出力電圧ＶＰの変動の帰還ライン２１４への伝達遅延が大きいため、時刻ｔ_Ｐ１において帰還電圧ｂ２’は基準電圧ａ２’よりも随分低く、暫くの時間が経過した後の時刻ｔ_Ｐ２にて初めて帰還電圧ｂ２’が基準電圧ａ２’に達する。電源回路２００Ａでは、時刻ｔ_Ｐ２の近辺から差分信号ｃ２’が差分信号ｃ２’の変動範囲の上限レベルｃ２’＿ＵＬから低下し始め、差分信号ｃ２’のレベルがトランジスタ２４１のゲート閾電圧Ｖｔｈ以下まで低下した時刻ｔ_Ｐ３の後に、信号ｄ２’及びｅ２’のレベルが夫々に反転してチャージポンプＣＰ＿Ｐの作動が停止する（即ちチャージポンプＣＰ＿Ｐが作動状態から非作動状態に切り替わる）。時刻ｔ_Ｐ１の後、時刻ｔ_Ｐ２及びｔ_Ｐ３を経てチャージポンプＣＰ＿Ｐの作動が停止するまで、出力電圧ＶＰが上昇し続けるため、大きなオーバーシュートが発生する。

　これに対し、電源回路２００Ｂでは、電源回路２００Ａと比べて出力電圧ＶＰの交流成分が素早く且つ大きく帰還ライン２１４に伝達されるため、出力電圧ＶＰが十分に低い状態から目標電圧ＶＰ_ＴＧに向けて上昇する過程の途中において帰還電圧ｂ２が基準電圧ａ２に達し、以後、“ａ２＞ｂ２”から“ａ２＜ｂ２”への変化に伴う信号ｃ２、ｄ２及びｅ２のレベル反転並びにチャージポンプ回路ＣＰ＿Ｐの作動停止と、“ａ２＜ｂ２”から“ａ２＞ｂ２”への変化に伴う信号ｃ２、ｄ２及びｅ２のレベル反転並びにチャージポンプ回路ＣＰ＿Ｐの作動再開と、を交互に繰り返しながら、出力電圧ＶＰが目標電圧ＶＰ_ＴＧに達する。このような動作によりオーバーシュートが低く抑えられる。

　また電源回路２００Ｂではトランジスタ２３６（クランプ素子）の存在より、差分信号ｃ２の変動範囲の上限レベルｃ２＿ＵＬが、トランジスタ２４１のゲート閾電圧Ｖｔｈより微小量だけ高いレベルに留められる。少なくとも上限レベルｃ２＿ＵＬ（例えば１．３Ｖ）は、電源回路２００Ａにおける上限レベルｃ２’＿ＵＬ（例えば３．０Ｖ）よりも低い。このため、“ａ２＞ｂ２”から“ａ２＜ｂ２”への切り替わり後、差分信号ｃ２のレベルがゲート閾電圧Ｖｔｈを下回るまでの時間が、電源回路２００Ａとの比較において相当に短い。結果、“ａ２＞ｂ２”より“ａ２＜ｂ２”に変化してからチャージポンプ回路ＣＰ＿Ｐが作動停止するまでの遅延時間が短い。これは、出力電圧ＶＰのオーバーシュートの低減に寄与する。

　電源回路２００Ｂにおいて、出力電圧ＶＰが目標電圧ＶＰ_ＴＧに達した後も、電源回路２００Ａと比べて出力電圧ＶＰの交流成分が素早く且つ大きく帰還ライン２１４に伝達されるため、またトランジスタ２３６（クランプ素子）の存在より、出力電圧ＶＰのリップルは低く抑えられる。

＜＜実施例ＥＸ＿３Ａ＞＞
　実施例ＥＸ＿３Ａを説明する。図１２は実施例ＥＸ＿３Ａに係る電源回路３００Ａの回路図である。電源回路３００Ａは、メモリブロック２のメモリ容量が第１メモリ容量（例えば６４キロビット）であることを前提に、電源回路３３として設計されたものである。メモリブロック２のメモリ容量を第１メモリ容量（例えば６４キロビット）から第２メモリ容量（例えば２キロビット）に低減すること考えた場合、電源回路３００Ａには幾つかの改良の余地がある。その理由、並びに、電源回路３００Ａの構成及び特性については、後述の実施例ＥＸ＿３Ｂにて明らかとなる。

＜＜実施例ＥＸ＿３Ｂ＞＞
　実施例ＥＸ＿３Ｂを説明する。図１３は実施例ＥＸ＿３Ｂに係る電源回路３００Ｂの回路図である。電源回路３００Ｂは、メモリブロック２のメモリ容量が第２メモリ容量（例えば２キロビット）であることを前提に、電源回路３３として設計されたものである。本実施例に示される電源回路３００Ｂの動作は、特に記述なき限り、電源動作期間ＰＭ中の電源回路３００Ｂの動作である。

　電源回路３００Ｂは、出力電圧生成部３０１、帰還電圧発生部３０２、コンパレータ３０５及びインバータ３０８を備える。

　出力電圧生成部３０１はチャージポンプ回路ＣＰ＿Ｍを備える。出力電圧生成部３０１は基準ライン３１０及び出力ライン３１２に接続される。基準ライン３１０には電圧ＶＳＳが入力電圧として加わる。電圧ＶＳＳは、出力電圧ＶＭの目標電圧ＶＭ_ＴＧ（ここでは－７Ｖを想定）よりも高い電位を有する任意の直流電圧であって良く、グランドであっても良い。

　出力電圧生成部３０１は、チャージポンプ回路ＣＰ＿Ｍを作動させることで、グランドの電位よりも低い出力電圧ＶＭを出力ライン３１２に発生させる。出力電圧生成部３０１は電源電圧ＶＤＤを用いて電圧ＶＳＳを基準に出力電圧ＶＭを生成することができる。チャージポンプ回路ＣＰ＿Ｍへクロック信号を供給するドライバ（不図示）の電源電圧として電源電圧ＶＤＤを利用できる（この際、クロック信号の振幅は電源電圧ＶＤＤの大きさと一致する）。電源電圧ＶＤＤは電源ライン３１１に印加される。帰還電圧発生部３０２は、出力ライン３１２、基準ライン３１３、帰還ライン３１４及び電源ライン３１１に接続され、出力電圧ＶＭに応じた帰還電圧ｂ３を帰還ライン３１４に発生させる。コンパレータ３０５は、所定の基準電圧ａ３と帰還電圧ｂ３とを比較して、それらの高低関係に応じた比較結果信号を出力する。出力電圧生成部３０１は、比較結果信号に基づきチャージポンプ回路ＣＰ＿Ｍを作動又は非作動とすることで出力電圧ＶＭを目標電圧ＶＭ_ＴＧにて安定化させる。

　帰還電圧発生部３０２の構成について説明する。帰還電圧発生部３０２は、出力電圧ＶＭが加わる出力ライン３１２と帰還ライン３１４との間に配置されて出力電圧ＶＭに応じた第１分圧を発生させる第１分圧部３０３と、帰還ライン３１４と電源ライン３１１との間に配置されて出力電圧ＶＭに応じた第２分圧を発生させる第２分圧部３０４と、を備えて、出力電圧ＶＭより第１分圧だけ高い電圧を帰還電圧ｂ３として帰還ライン３１４に発生させる。出力電圧ＶＭに応じた第１分圧は、出力ライン３１２及び帰還ライン３１４間に発生し、出力ライン３１２の電位から見た帰還ライン３１４の電位（即ち差電圧（ｂ３－ＶＭ））に相当する。出力電圧ＶＭに応じた第２分圧は、帰還ライン３１４及び電源ライン３１１間に発生し、帰還ライン３１４の電位から見た電源ライン３１１の電位（即ち差電圧（ＶＤＤ－ｂ３））に相当する。

　第１分圧部３０３は、出力ライン３１２及び帰還ライン３１４間の電流の直流成分を通過させるための回路（直流通過回路）３２１と、回路３２１に並列接続された帰還容量素子３２２と、を備える。回路３２１は出力ライン３１２及び帰還ライン３１４間に配置される。

　図１３の構成例では、回路３２１が複数のダイオードの直列回路であり、回路３２１内の各ダイオードの順方向は帰還ライン３１４から出力ライン３１２に向かう方向である。回路３２１における各ダイオードは、ダイオード接続されたＭＯＳＦＥＴにて構成される。即ち、回路３２１は、各々がＮチャネル型のＭＯＳＦＥＴである複数のトランジスタ３２１ａから成り、各トランジスタ３２１ａにおいてドレイン及びゲートが互いに接続されている（故に各トランジスタ３２１ａはダイオードとして機能する）。各トランジスタ３２１ａにおいてバックゲートはソースに接続される。回路３２１が第１～第ｎ_Ｍのトランジスタ３２１ａから成る場合（ｎ_Ｍは２以上の任意の整数）、第１のトランジスタ３２１ａのソースは出力ライン３１２に接続され、第ｎ_Ｍのトランジスタ３２１ａのドレインは帰還ライン３１４に接続され、第ｉのトランジスタ３２１ａのドレインと第（ｉ＋１）のトランジスタ３２１ａのソースとが互いに接続される（ここにおけるｉは“１≦ｉ≦（ｎ_Ｍ－１）”を満たす任意の整数）。尚、回路３２１においてトランジスタ３２１ａの直列接続数は任意である。また、回路３２１は、出力ライン３１２及び帰還ライン３１４間の電流の直流成分を通過させて当該電流の直流成分に応じた電圧を、第１分圧の直流成分として、出力ライン３１２及び帰還ライン３１４間に発生させる回路であれば任意である。

　回路３２１に並列接続される帰還容量素子３２２は、ＭＯＭ（Metal-Oxide-Metal）構造による容量素子である。但し、帰還容量素子３２２は任意の種類の容量素子であって良く、例えば、ＭＩＭ（Metal-Insulator-Metal）構造による容量素子であっても良い。また、耐圧上、問題が生じなければ、ＭＯＳＦＥＴにて帰還容量素子３２２を構成しても良い。この場合、例えば、Ｎチャネル型又はＰチャネル型のＭＯＳＦＥＴを帰還容量素子３２２として利用し、当該ＭＯＳＦＥＴのドレイン、ソース及びバックゲートを出力ライン３１２に共通接続しつつ、当該ＭＯＳＦＥＴのゲートを帰還ライン３１４に接続すれば良い。

　第２分圧部３０４はトランジスタ３２３、３２４及び３５５～３５９を備える。それらの内、トラジスタ３２３、３２４及び３５７～３５９はＰチャネル型のＭＯＳＦＥＴであり、トランジスタ３５５及び３５６はＮチャネル型のＭＯＳＦＥＴである。電源回路３００Ｂにはバッファ３５１が設けられている。バッファ３５１の入力端子に基準電圧ＶＲＥＦ＿Ｍが入力され、バッファ３５１の出力端子が基準ライン３１３に接続されることで、基準電圧ＶＲＥＦ＿Ｍと実質的に同じ電圧値を有する基準電圧ａ３が基準ライン３１３に加わる。バッファ３５１は図２の基準電圧生成回路３７の構成要素に含まれると解しても良い。基準電圧ＶＲＥＦ＿Ｍ及びａ３は、電源電圧ＶＤＤよりも低い正の直流電圧値（例えば１．００１Ｖ）を有する。

　トランジスタ３２４、３５７及び３５９の各ソース及び各バックゲートは電源ライン３１１に接続される。トランジスタ３２４のゲートと、トランジスタ３２９のゲートと、トランジスタ３５８のドレインと、トランジスタ３５６のドレインは、互いに共通接続される。トランジスタ３２３のゲートと、トランジスタ３５８のゲートと、トランジスタ３５７のゲート及びドレインと、トランジスタ３５５のドレインは、互いに共通接続される。トランジスタ３２３及び３５８の各バックゲートは電源ライン３１１に接続される。トランジスタ３２４のドレインはトランジスタ３２３のソースに接続される。トランジスタ３２３のドレインは帰還ライン３１４に接続される。トランジスタ３５９のドレインはトランジスタ３５８のソースに接続される。トランジスタ３５５及び３５６の各ゲートは基準ライン３１３に接続される。トランジスタ３５５及び３５６の各ソース及び各バックゲートはグランドに接続される。

　電源回路３００Ｂには特定トランジスタ３２５及び抵抗３２６も設けられる。特定トランジスタ３２５はＰチャネル型のＭＯＳＦＥＴにて構成される。特定トランジスタ３２５において、ソースは帰還ライン３１４に接続され、ゲートは基準ライン３１３に接続され、ドレインは抵抗３２６の一端に接続され、バックゲートは電源ライン３１１に接続される。抵抗３２６の他端はグランドに接続される。

　コンパレータ３０５は、トランジスタ３３１～３３６、３４１及び３４２を備える。インバータ３０８は、トランジスタ３４３～３４６を備える。コンパレータ３０５は差動入力段３０６及び出力段３０７を備える。トランジスタ３３１～３３５により差動入力段３０６が構成され、トランジスタ３４１及び３４２により出力段３０７が構成される。トランジスタ３３７もコンパレータ３０５の構成要素に含まれると解しても良い。電流源３３８は図２の基準電流源３７の構成要素に含まれる。トランジスタ３３３、３３４、３３６、３４１、３４３及び３４４はＮチャネル型のＭＯＳＦＥＴであり、トランジスタ３３１、３３２、３３５、３３７、３４２、３４５及び３４６はＰチャネル型のＭＯＳＦＥＴである。

　トランジスタ３３５、３３７、３４２、３４５及び３４６の各ソース及び各バックゲートは、電源ライン３１１に接続され、電源電圧ＶＤＤを受ける。トランジスタ３３７のゲート及びドレインとトランジスタ３３５及び３４２の各ゲートとは、所定ノードにて互いに共通接続される。電流源３３８は、トランジスタ３３７のゲート等が接続される当該所定ノードからグランドに向けて定電流Ｉ３を流す。定電流Ｉ３はトランジスタ３３７のドレイン電流となる。トランジスタ３３７、３３５及び３４２によりカレントミラー回路が形成され、トランジスタ３３７のドレイン電流（従って定電流Ｉ３）に比例する電流がトランジスタ３３５のドレイン電流として流れ、トランジスタ３３７のドレイン電流（従って定電流Ｉ３）に比例する他の電流がトランジスタ３４２のドレイン電流として流れる。

　トランジスタ３３１及び３３２は互いに共通の構造及び特性を有し、トランジスタ３３１及び３３２により差動入力段３０６における差動入力対が形成される。トランジスタ３３１のゲートは基準ライン３１３に接続されて基準電圧ａ３を受ける一方、トランジスタ３３２のゲートは帰還ライン３１４に接続されて帰還電圧ｂ３を受ける。トランジスタ３３１及び３３２の各ソースはトランジスタ３３５のドレインに接続され、トランジスタ３３１及び３３２の各バックゲートは電源ライン３１１に接続される。トランジスタ３３２のドレインは、トランジスタ３３４のドレイン及びゲートとトランジスタ３３３のゲートに共通接続される。トランジスタ３３３及び３３４の各ソース及び各バックゲートはグランドに接続される。トランジスタ３３１及び３３３の各ドレインはノード３１５にて共通接続される。

　ノード３１５には、トランジスタ３３６のゲート及び第１電極も接続され、且つ、トランジスタ３４１のゲートも接続される。トランジスタ３３６の第２電極はノード３１６に接続され、トランジスタ３３６のバックゲートはグランドに接続される。トランジスタ３３６における第１電極及び第２電極の内、一方はドレインであり、他方はソースである。トランジスタ３３６における第１電極及び第２電極の内、より高い電位が加わる電極がドレインとして機能し、他方の電極がソースとして機能する。少なくともトランジスタ３４１がオンとなっている期間では、トランジスタ３３６の第１電極（ノード３１５に接続される電極）がドレインとして機能する。ノード３１６には、トランジスタ３４１及び３４２の各ドレインとトランジスタ３４３及び３４５の各ゲートも接続される。トランジスタ３４１のソース及びバックゲートはグランドに接続される。

　トランジスタ３４５及び３４６の各ドレインとトランジスタ３４３のドレインはノード３１７にて共通接続される。トランジスタ３４３のソースはトランジスタ３４４のドレインに接続され、トランジスタ３４４のソースはグランドに接続される。トランジスタ３４３及び３４４の各バックゲートはグランドに接続される。トランジスタ３４４のゲートに対し図示されない回路から所定のバイアス電圧が供給される。トランジスタ３４６のゲートに対し図示されない回路から他の所定のバイアス電圧が供給される。

　尚、電源回路３００Ｂにおいて、図７の電源回路１００Ｂにおけるトランジスタ１５４と同様のトランジスタであって且つ容量素子として機能するトランジスタを、出力ライン３１２及びグランド間に挿入しても良い。

　電源回路３００Ｂの動作について説明する。第２分圧部３０４において、トランジスタ３２４及び３５９によりカレントミラー回路が形成される。トランジスタ３５５～３５９の特性等に依存して定まる電流がトランジスタ３５６、３５８及び３５９の各ドレイン電流として流れ、上記カレントミラー回路は、トランジスタ３５９のドレイン電流に比例したドレイン電流がトランジスタ３２４に流れるよう動作する。但し、出力電圧ＶＭのレベルによっては（例えば出力電圧ＶＭが十分に高い場合）、トランジスタ３５９のドレイン電流に比例したドレイン電流はトランジスタ３２４に流れない。出力電圧ＶＭが目標電圧ＶＭ_ＴＧにて安定化しているときには、トランジスタ３５９のドレイン電流に比例したドレイン電流がトランジスタ３２４に流れる。

　上述したように、帰還ライン３１４には出力電圧ＶＭに応じた帰還電圧ｂ３が加わり、コンパレータ３０５にて帰還電圧ｂ３が基準電圧ａ３と比較される。この比較結果に応じた信号として、ノード３１５に差分信号ｃ３が生じ、ノード３１６に比較結果信号ｄ３が生じ、ノード３１７に反転比較結果信号ｅ３が生じる。帰還電圧ｂ３が基準電圧ａ３と一致する状態において、出力電圧ＶＭが目標電圧ＶＭ_ＴＧと実質的に一致するよう、基準電圧ＶＲＥＦ＿Ｍ及び電源回路３００Ｂ内の各素子が設計されている。

　差動入力段３０６は、基準電圧ａ３及び帰還電圧ｂ３を差動入力対（３３１、３３２）にて受け、基準電圧ａ３及び帰還電圧ｂ３間の差分に応じた差分信号ｃ３をノード３１５に発生させる。帰還電圧ｂ３が基準電圧ａ３より高いときには、電圧ａ３及びｂ３間の差分絶対値の増大につれて差分信号ｃ３のレベル（電位）が高まり、帰還電圧ｂ３が基準電圧ａ３より低いときには、電圧ａ３及びｂ３間の差分絶対値の増大につれて差分信号ｃ３のレベル（電位）が低下する。但し、差分信号ｃ３の変動範囲の上限レベル、下限レベルは、夫々、電源電圧ＶＤＤより低い正の所定レベル、グランドのレベルである。

　出力段３０７は、差分信号ｃ３のレベルに応じてトランジスタ３４１をオン又はオフすることで差分信号ｃ３を二値化し、二値化により得られる信号（差分信号ｃ３に応じた二値化信号）を比較結果信号ｄ３としてノード３１６に発生させる。比較結果信号ｄ３は、帰還電圧ｂ３及び基準電圧ａ３がちょうど釣り合う状態を除けば、基本的に、ハイレベル及びローレベルの何れかのレベルをとる二値化信号である。差分信号ｃ３のレベルの上昇により差分信号ｃ３のレベルがトランジスタ３４１のゲート閾電圧よりも高くなると、トランジスタ３４１がオンして比較結果信号ｄ３はローレベルとなる。差分信号ｃ３のレベルの低下により差分信号ｃ３のレベルがトランジスタ３４１のゲート閾電圧よりも低くなると、トランジスタ３４１がオフして比較結果信号ｄ３はハイレベルとなる。つまり、ローレベルの比較結果信号ｄ３は帰還電圧ｂ３が基準電圧ａ３より高いことを表し、ハイレベルの比較結果信号ｄ３は帰還電圧ｂ３が基準電圧ａ３より低いことを表す。トランジスタ３３６は差分信号ｃ３の振幅に制限を加えるクランプ素子として機能する。トランジスタ３３６の機能については後に詳説される。

　インバータ３０８は、比較結果信号ｄ３の反転信号である反転比較結果信号ｅ３をノード３１７に発生させる。比較結果信号ｄ３がハイレベルであるとき、反転比較結果信号ｅ３はローレベルとなり、比較結果信号ｄ３がローレベルであるとき、反転比較結果信号ｅ３はハイレベルとなる。信号ｄ３及びｅ３におけるハイレベルは、実質的に電源電圧ＶＤＤのレベルと一致し、信号ｄ３及びｅ３におけるローレベルは、実質的にグランドのレベルと一致する。尚、ここでは、信号ｄ３がコンパレータ３０５の出力信号に相当すると考えているが、信号ｅ３がコンパレータ３０５の出力信号に相当すると考えるようにしても良い（この場合、インバータ３０８はコンパレータ３０５の構成要素に含まれると解される）。

　反転比較結果信号ｅ３は出力電圧生成部３０１に供給される。出力電圧生成部３０１は、反転比較結果信号ｅ３に基づいてチャージポンプ回路ＣＰ＿Ｍを作動又は非作動とする。具体的には、反転比較結果信号ｅ３のハイレベル期間においてチャージポンプ回路ＣＰ＿Ｍを作動させ、反転比較結果信号ｅ３のローレベル期間においてチャージポンプ回路ＣＰ＿Ｍを非作動とする。尚、比較結果信号ｄ３を出力電圧生成部３０１に供給するようにしても良い。この場合、インバータ３０８を省略可能であり、比較結果信号ｄ３のローレベル期間においてチャージポンプ回路ＣＰ＿Ｍを作動させ、比較結果信号ｄ３のハイレベル期間においてチャージポンプ回路ＣＰ＿Ｍを非作動とすれば良い。

　チャージポンプ回路ＣＰ＿Ｍが作動している期間をチャージポンプ回路ＣＰ＿Ｍの作動期間と称し、チャージポンプ回路ＣＰ＿Ｍが非作動である期間をチャージポンプ回路ＣＰ＿Ｍの非作動期間と称する。チャージポンプ回路ＣＰ＿Ｍを、複数のダイオード及び１以上のコンデンサから成るダイオードチャージポンプ回路にて構成することができ、当該ダイオードチャージポンプ回路を基準ライン３１０及び出力ライン３１２間に挿入すれば良い。この際、チャージポンプ回路ＣＰ＿Ｍにおける各ダイオードの順方向は出力ライン３１２から基準ライン３１０に向かう方向と一致する。チャージポンプ回路ＣＰ＿Ｍにおける各ダイオードは、ダイオード接続されたＭＯＳＦＥＴにより構成されていて良い。チャージポンプ回路の構成自体は周知であるので、その内部構成の図示及び説明を省略する。

　比較結果信号ｄ３のローレベル期間に相当するチャージポンプ回路ＣＰ＿Ｍの作動期間では、発振回路３５（図２参照）からのクロック信号がチャージポンプ回路ＣＰ＿Ｍに供給されることで、クロック信号に同期して出力ライン３１２からチャージポンプ回路ＣＰ＿Ｍ内の各ダイオードを通じ基準ライン３１０に向けて正の電荷が引き抜かれ、これによって出力電圧ＶＭが低下してゆく。チャージポンプ回路ＣＰ＿Ｍの非作動期間では出力ライン３１２からの正の電荷の引き抜きが停止され、出力電圧ＶＭを受ける回路素子でのリーク電流（帰還電圧発生部３０２に流れる電流を含む）等により出力電圧ＶＭが徐々に上昇してゆく。

　ここで、図１２の電源回路３００Ａと図１３の電源回路３００Ｂとの相違点を説明する。電源回路３００Ａ及び３００Ｂ間の相違点の主だったものとして、以下の第１～第７相違点ＤＩＦ＿Ｍがある。尚、図１３の電源回路３００Ｂにおける電圧ａ３、ｂ３、信号ｃ３、ｄ３、ｅ３に対応する、図１２の電源回路３００Ａにおける２つ電圧及び３つの信号を、夫々、記号ａ３’、ｂ３’、ｃ３’、ｄ３’、ｅ３’にて参照する。

　第１相違点ＤＩＦ＿Ｍとして、電源回路３００Ａ及び３００Ｂの内、電源回路３００Ｂにのみ帰還容量素子３２２が設けられている。第１相違点ＤＩＦ＿Ｍにより、電源回路３００Ａから見て電源回路３００Ｂでは出力電圧ＶＭの変化が素早く帰還ライン３１４に伝わる。これにより、電源回路３００Ａから見て電源回路３００Ｂでは、出力電圧ＶＭのアンダーシュートやリップルを低減することができる。

　第２相違点ＤＩＦ＿Ｍとして、電源回路３００Ａ及び３００Ｂの内、電源回路３００Ｂにのみ、特定トランジスタ３２５及び抵抗３２６が設けられている。特定トランジスタ３２５及び抵抗３２６の機能については後述されるが、それらもアンダーシュート等の低減に寄与する。

　第３相違点ＤＩＦ＿Ｍとして、電源回路３００Ａ及び３００Ｂの内、電源回路３００Ｂにのみトランジスタ３３６が設けられている。電源回路３００Ｂでは、トランジスタ３３６の存在により、差分信号ｃ３の変動範囲における上限レベルが、トランジスタ３３６のゲート閾電圧に微小電圧を足したレベルに制限される。例えば、トランジスタ３３６のゲート閾電圧が１．０Ｖであったならば、差分信号ｃ３のレベルは１．１Ｖ程度までしか上がらない。差分信号ｃ３の変動範囲における下限レベルは、差動入力段３０６の特性に依存し、０Ｖに近い十分に小さな正の電圧値を持つ。このように、トランジスタ３３６は、差分信号ｃ３の振幅に制限を加えるクランプ素子として機能する。当該クランプ素子は、ノード３１５からノード３１６に向かう方向に順方向を持つ整流素子であり、図１３では、ダイオード接続されたトランジスタ３３６にて構成されている。但し、任意のダイオードにて上記クランプ素子を構成しても良い。尚、ミラー効果を極力避けるためにトランジスタ３３６のサイズ（ゲート幅及びゲート長）をなるだけ小さくしておくと良い。

　第４～第７相違点ＤＩＦ＿Ｍは、図１２及び図１３から明らかでないが、第４～第７相違点ＤＩＦ＿Ｍについても説明する。第４相違点ＤＩＦ＿Ｍとして、電源回路３００Ａとの比較において、差動入力対（３３１、３３２）の入力容量を低減するべく、電源回路３００Ｂではトランジスタ３３１及び３３２の各ゲート幅が低減されている。

　第５相違点ＤＩＦ＿Ｍとして、電源回路３００Ａとの比較において、電源回路３００Ｂでは差動入力対（３３１、３３２）のサイズ変更に合わせ、トランジスタ３３３及び３３４の各ゲート幅が低減されていると共に各ゲート長が増大されている。これにより、差動入力対（３３１、３３２）のサイズ変更と協働して、差動入力段３０６の出力抵抗が高まり、結果、差動入力段３０６におけるゲインが高まる。

　第６相違点ＤＩＦ＿Ｍとして、電源回路３００Ａとの比較において、電源回路３００Ｂでは定電流Ｉ３の低減を通じトランジスタ３３７のドレイン電流が低減され、更に、トランジスタ３３７、３３５及び３４２の各ゲート幅が低減されている。これに伴い、電源回路３００Ａとの比較において、電源回路３００Ｂではトランジスタ３３５及び３４２の各ドレイン電流も低減されている。

　第７相違点ＤＩＦ＿Ｍとして、電源回路３００Ａとの比較において、電源回路３００Ｂでは、出力段３０７のトランスコンダクタンスを増大させるべく、トランジスタ３４１のゲート幅及びゲート長が低減されている。

　図１４Ａに電源回路３００Ａの各部の信号波形を示し、図１４Ｂに電源回路３００Ｂの各部の信号波形を示す。図１４Ａにおいて、波形３７１、３７２、３７３、３７４、３７５は、夫々、電源回路３００Ａにおける出力電圧ＶＭ、帰還電圧ｂ３’、差分信号ｃ３’、比較結果信号ｄ３’、反転比較結果信号ｅ３’の波形を表す。図１４Ｂにおいて、波形３８１、３８２、３８３、３８４、３８５は、夫々、電源回路３００Ｂにおける出力電圧ＶＭ、帰還電圧ｂ３、差分信号ｃ３、比較結果信号ｄ３、反転比較結果信号ｅ３の波形を表す。メモリブロック２のメモリ容量が第２メモリ容量（例えば２キロビット）であるという条件の下で、シミュレーションにより波形３７１～３７５及び３８１～３８５を取得した。尚、本シミュレーションでは電源電圧ＶＤＤが６Ｖであると仮定した。

　図１４Ａに注目し、電源回路３００Ａでは、電源動作期間ＰＭの開始後、出力電圧ＶＭが十分に高い状態から目標電圧ＶＭ_ＴＧ（例えば－７Ｖ）に向けて低下し、時刻ｔ_Ｍ１にて初めて出力電圧ＶＭが目標電圧ＶＭ_ＴＧにまで低下する。出力電圧ＶＭの低下過程で帰還電圧ｂ３’も基準電圧ａ３’に向けて低下する。しかしながら、電源回路３００Ａでは出力電圧ＶＭの変動の帰還ライン３１４への伝達遅延が大きいため、時刻ｔ_Ｍ１において帰還電圧ｂ３’は基準電圧ａ３’よりも随分高く、暫くの時間が経過した後の時刻ｔ_Ｍ２にて初めて帰還電圧ｂ３’が基準電圧ａ３’にまで低下する。電源回路３００Ａでは、時刻ｔ_Ｍ２以前より、差分信号ｃ３’が差分信号ｃ３’の変動範囲の上限レベルｃ３’＿ＵＬから低下し始め、差分信号ｃ３’のレベルがトランジスタ３４１のゲート閾電圧Ｖｔｈ以下まで低下した時刻ｔ_Ｍ３の後に、信号ｄ３’及びｅ３’のレベルが夫々に反転してチャージポンプＣＰ＿Ｍの作動が停止する（即ちチャージポンプＣＰ＿Ｍが作動状態から非作動状態に切り替わる）。時刻ｔ_Ｍ１の後、時刻ｔ_Ｍ２及びｔ_Ｍ３を経てチャージポンプＣＰ＿Ｍの作動が停止するまで、出力電圧ＶＭが低下し続けるため、大きなアンダーシュートが発生する。

　これに対し、電源回路３００Ｂでは、電源回路３００Ａと比べて出力電圧ＶＭの交流成分が素早く且つ大きく帰還ライン３１４に伝達されるため、出力電圧ＶＭが十分に高い状態から目標電圧ＶＭ_ＴＧに向けて低下する過程の途中において帰還電圧ｂ３が基準電圧ａ３にまで低下し、以後、“ａ３＜ｂ３”から“ａ３＞ｂ３”への変化に伴う信号ｃ３、ｄ３及びｅ３のレベル反転並びにチャージポンプ回路ＣＰ＿Ｍの作動停止と、“ａ３＞ｂ３”から“ａ３＜ｂ３”への変化に伴う信号ｃ３、ｄ３及びｅ３のレベル反転並びにチャージポンプ回路ＣＰ＿Ｍの作動再開と、を交互に繰り返しながら、出力電圧ＶＭが目標電圧ＶＭ_ＴＧに達する。このような動作によりアンダーシュートが低く抑えられる。

　また電源回路３００Ｂではトランジスタ３３６（クランプ素子）の存在より、差分信号ｃ３の変動範囲の上限レベルｃ３＿ＵＬが、トランジスタ３４１のゲート閾電圧Ｖｔｈより微小量だけ高いレベルに留められる。少なくとも上限レベルｃ３＿ＵＬは、電源回路３００Ａにおける上限レベルｃ３’＿ＵＬよりも低い。このため、“ａ３＜ｂ３”から“ａ３＞ｂ３”　への切り替わり後、差分信号ｃ３のレベルがゲート閾電圧Ｖｔｈを下回るまでの時間が、電源回路３００Ａとの比較において相当に短い。結果、“ａ３＜ｂ３”より“ａ３＞ｂ３”に変化してからチャージポンプ回路ＣＰ＿Ｍが作動停止するまでの遅延時間が短い。これは、出力電圧ＶＭのアンダーシュートの低減に寄与する。

　電源回路３００Ｂにおいて、出力電圧ＶＭが目標電圧ＶＭ_ＴＧに達した後も、電源回路３００Ａと比べて出力電圧ＶＭの交流成分が素早く且つ大きく帰還ライン３１４に伝達されるため、またトランジスタ３３６（クランプ素子）の存在より、出力電圧ＶＭのリップルは低く抑えられる。

　次に、電源回路３００Ｂにおける特定トランジスタ３２５及び３２６の機能について説明する。特定トランジスタ３２５及び３２６により帰還電圧調整部が形成される。この帰還電圧調整部は、基準電圧ａ３に対し帰還電圧ｂ３が高い場合において、基準電圧ａ３及び帰還電圧ｂ３間の差に応じた電流（正の電荷）を帰還ライン３１４から引き込むことにより帰還電圧ｂ３を低下させる。帰還ライン３１４からの電流の引き込みは、特定トランジスタ３２５にドレイン電流が流れることに相当する。従って、この引き込みによる帰還電圧ｂ３の低下は、特定トランジスタ３２５にドレイン電流が流れる程度に帰還電圧ｂ３が高いときに限り発生する。つまり、帰還電圧調整部は、基準電圧ａ３に対し帰還電圧ｂ３が高く且つ特定トランジスタ３２５にドレイン電流が流れるとき、帰還ライン３１４からドレイン電流（特定トランジスタ３２５のドレイン電流）を引き込むことで帰還電圧ｂ３を低下させる。

　この帰還電圧調整部はアンダーシュートの抑制に寄与する。これは特に、電源電圧ＶＤＤが比較的高い場合に顕著である。メモリ装置１の仕様において、電源電圧ＶＤＤの値が下限電圧値ＶＡＬ_ＭＩＮから上限電圧値ＶＡＬ_ＭＡＸまでの範囲でばらつく場合（ＶＡＬ_ＭＩＮ＜ＶＡＬ_ＭＡＸ）、実際の電源電圧ＶＤＤの値が上限電圧値ＶＡＬ_ＭＡＸと一致又は近似する状態が、電源電圧ＶＤＤが比較的高い状態に相当し、この状態を、ここでは、過電状態と称する。過電状態において、帰還電圧調整部が無い図１２の電源回路３００Ａでは、電源動作期間ＰＭの開始直後における帰還電圧ｂ３’（即ち帰還電圧ｂ３’の初期値）が比較的高くなる（図１４Ａの例では約６Ｖ）。このため、出力電圧ＶＭの低下に連動して帰還電圧ｂ３’も低下するものの、帰還電圧ｂ３’の初期値が高いことに起因して、帰還電圧ｂ３’が、なかなか基準電圧ａ３’にまで低下しない。これは、アンダーシュートの発生及び増大に繋がる。

　これに対し、帰還電圧調整部を有する図１３の電源回路３００Ｂでは、電源動作期間ＰＭの開始直後、出力電圧ＶＭが実質的に０Ｖである状況においても、トランジスタ３２５にドレイン電流が流れることで帰還電圧ｂ３が一定電圧以上に高まらない。即ち、帰還電圧ｂ３の初期値が低く抑えられる（図１４Ｂの例では約２．５Ｖ）。結果、電源動作期間ＰＭの開始後、出力電圧ＶＭの低下に連動して帰還電圧ｂ３が速やかに基準電圧ａ３にまで低下し、電源回路３００Ａとの比較においてアンダーシュートの抑制が図られる。

＜＜実施例ＥＸ＿４＞＞
　実施例ＥＸ＿４を説明する。実施例ＥＸ＿４では、上述した事項に対する応用技術や変形技術を説明する。

　メモリブロック２のメモリ容量に応じ、電源回路１００Ａ又は１００Ｂを電源回路３１として用い、電源回路２００Ａ又は２００Ｂを電源回路３２として用い、且つ、電源回路３００Ａ又は３００Ｂを電源回路３３として用いると良い。例えば、メモリブロック２のメモリ容量が相対的に大きい場合には、電源回路３１、３２及び３３として電源回路１００Ａ、２００Ａ及び３００Ａを用いて良く、メモリブロック２のメモリ容量が相対的に小さい場合には、電源回路３１、３２及び３３として電源回路１００Ｂ、２００Ｂ及び３００Ｂを用いると良い。但し、メモリブロック２のメモリ容量に依らず、電源回路３１として電源回路１００Ｂを用いることも可能であるし、電源回路３２として電源回路２００Ｂを用いることも可能であるし、電源回路３３として電源回路３００Ｂを用いることも可能である。

　メモリ装置１と他の機能装置とを含む半導体集積回路を１パッケージに収めた電子部品（半導体装置）を形成して良い。当該電子部品は、例えば、電源用部品（いわゆる電源ＩＣ）、モータドライバ、ＬＥＤドライバである。但し、メモリ装置１単体を１パッケージに収めた電子部品（半導体装置）を形成しても構わない。

　本実施形態では、ライト用電圧として３つの電圧ＶＩ、ＶＰ及びＶＭが必要とされることを想定したが、メモリブロック２の構成によっては、必要なライト用電圧の総数は３未満又は４以上となりうる。この場合には、電源ブロック３において、必要な分のライト用電圧を生成すれば良く、各ライト用電圧の生成用の電源回路において本開示に係る技術を適用できる。

　オーバーシュート若しくはアンダーシュート又はリップルの低減に寄与する本開示に係る技術は、電源回路３１、３２及び３３の内、任意の１以上の電源回路に対して適用されて良い。電源回路３１、３２及び３３をメモリ装置１に含める構成を例に挙げたが、電源回路３１、３２及び３３の内、任意の１以上の電源回路は、メモリ装置１以外の任意の装置に組み込まれるものであって良い。安定化された電圧を必要とする任意の装置において、オーバーシュート若しくはアンダーシュート又はリップルの低減は有益である。

　任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

　各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、或いは、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。

　不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

＜＜本開示に係る技術の考察＞＞
　本開示に係る技術について付記を設ける。

　本開示の一側面に係る電源装置（以下、便宜上、電源装置Ｚ_Ｐと称する；例えば図７参照）は、チャージポンプ回路を用いてグランドの電位より高い出力電圧（例えばＶＩ）を生成する出力電圧生成部（例えば１０１）と、前記出力電圧に応じた帰還電圧（例えばｂ１）を帰還ライン（例えば１１４）に発生させる帰還電圧発生部（例えば１０２）と、所定の基準電圧（例えばａ１）と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号（例えばｄ１）を出力するコンパレータ（例えば１０５）と、を備え、電源装置Ｚ_Ｐは、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記帰還電圧発生部は、前記出力電圧が加わる出力ライン（例えば１１２）と前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させる第１分圧部（例えば１０３）と、前記帰還ラインと前記グランドとの間に配置されて前記出力電圧に応じた第２分圧を発生させる第２分圧部（例えば１０４）と、を備えて、前記帰還電圧発生部は、前記出力電圧より前記第１分圧だけ低い電圧を前記帰還電圧として前記帰還ラインに発生させ、前記第２分圧部は、前記基準電圧を受けるゲート及び前記帰還ラインに接続されるドレインを有するＮチャネル型の特定トランジスタ（例えば１２３）を有する。

　具体的には例えば、電源装置Ｚ_Ｐに関し（例えば図７参照）、前記第１分圧部において、前記出力ライン及び前記帰還ライン間の電流の直流成分を通過させるための直流通過回路（例えば１２１）が前記出力ライン及び前記帰還ライン間に配置され、前記直流通過回路に対して帰還容量素子（例えば１２２）が並列接続され、前記第２分圧部において、前記特定トランジスタと当該電源装置の動作期間においてオン状態とされる他のトランジスタ（例えば１２４）との直列回路が、前記帰還ライン及び前記グランド間に配置されると良い。

　また例えば、電源装置Ｚ_Ｐに関し（例えば図７参照）、前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号（例えばｃ１）を第１ノード（例えば１１５）に発生させる差動入力段（例えば１０６）と、前記差分信号に応じた二値化信号を前記比較結果信号（例えばｄ１）として第２ノード（例えば１１６）に発生させる出力段（例えば１０７）と、有し、前記差分信号の振幅に制限を加えるクランプ素子（例えば１３６）を前記第１ノード及び前記第２ノード間に挿入すると良い。

　この際、例えば、電源装置Ｚ_Ｐに関し（例えば図７参照）、前記出力段は、前記第１ノードに接続されるゲート及び前記第２ノードに接続されるドレインを有するトランジスタ（例えば１４１）を備え、当該トランジスタを前記差分信号のレベルに応じてオン又はオフさせることで前記第２ノードに前記比較結果信号を発生させ、前記クランプ素子は、前記第１ノードから前記第２ノードに向かう方向に順方向を持つ整流素子にて構成されると良い。

　電源装置Ｚ_Ｐに関し（例えば図７参照）、前記クランプ素子は、ダイオード接続されたトランジスタにより構成されて良い。

　本開示の更に他の一側面に係る電源装置（以下、便宜上、電源装置Ｚ_Ｑと称する；例えば図１３参照）は、チャージポンプ回路を用いてグランドの電位より低い出力電圧（例えばＶＭ）を生成する出力電圧生成部（例えば３０１）と、前記出力電圧に応じた帰還電圧（例えばｂ３）を帰還ライン（例えば３１４）に発生させる帰還電圧発生部（例えば３０２）と、所定の基準電圧（例えばａ３）と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号（例えばｄ３）を出力するコンパレータ（例えば３０５）と、を備え、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号（例えばｃ３）を第１ノード（例えば３１５）に発生させる差動入力段（例えば３０６）と、前記差分信号に応じた二値化信号を前記比較結果信号（例えばｄ３）として第２ノード（例えば３１６）に発生させる出力段（例えば３０７）と、有し、前記差分信号の振幅に制限を加えるクランプ素子（例えば３１５）を前記第１ノード及び前記第２ノード間に挿入した。

　具体的には例えば、電源装置Ｚ_Ｑに関し（例えば図１３参照）、前記出力段は、前記第１ノードに接続されるゲート及び前記第２ノードに接続されるドレインを有するトランジスタ（例えば３４１）を備えて、当該トランジスタを前記差分信号のレベルに応じてオン又はオフさせることで前記第２ノードに前記比較結果信号を発生させ、前記クランプ素子は、前記第１ノードから前記第２ノードに向かう方向に順方向を持つ整流素子にて構成されると良い。

　電源装置Ｚ_Ｑに関し（例えば図１３参照）、前記クランプ素子は、ダイオード接続されたトランジスタにより構成されて良い。

　また例えば、電源装置Ｚ_Ｑに関し（例えば図１３参照）、前記帰還電圧発生部は、前記出力電圧が加わる出力ライン（例えば３１２）と前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させる第１分圧部（例えば３０３）と、前記帰還ラインと所定の電源電圧（例えばＶＤＤ）が加わる電源ライン（例えば３１１）との間に配置されて前記出力電圧に応じた第２分圧を発生させる第２分圧部（例えば３０４）と、を備えて、前記出力電圧より前記第１分圧だけ高い電圧を前記帰還電圧として前記帰還ラインに発生させ、当該電源装置は、前記基準電圧に対して前記帰還電圧が高いとき、前記基準電圧及び前記帰還電圧間の差に応じた電流を前記帰還ラインから引き込むことで前記帰還電圧を低下させる帰還電圧調整部（例えば３２５、３２６）を更に備えると良い。

　より具体的には例えば、電源装置Ｚ_Ｑに関し（例えば図１３参照）、前記帰還電圧調整部は、前記基準電圧を受けるゲート及び前記帰還ラインに接続されるソースを有するＰチャネル型の特定トランジスタ（例えば３２５）を有し、前記基準電圧に対して前記帰還電圧が高く且つ前記特定トランジスタにドレイン電流が流れるとき、前記帰還ラインから前記ドレイン電流を引き込むことで前記帰還電圧を低下させると良い。

　また例えば、電源装置Ｚ_Ｑに関し（例えば図１３参照）、前記第１分圧部において、前記出力ライン及び前記帰還ライン間の電流の直流成分を通過させるための回路（例えば３２１）が前記出力ライン及び前記帰還ライン間に配置され、その回路に対して帰還容量素子（例えば３２２）が並列接続されると良い。

　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

＜＜付記＞＞
　上述の実施形態にて具体化された技術的思想について考察する。

　本開示に係る電源装置は、チャージポンプ回路を用いてグランドの電位より高い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、当該電源装置は、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと前記グランドとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記帰還電圧発生部は、前記出力電圧より前記第１分圧だけ低い電圧を前記帰還電圧として前記帰還ラインに発生させ、前記第２分圧部は、前記基準電圧を受けるゲート及び前記帰還ラインに接続されるドレインを有するＮチャネル型の特定トランジスタを有する構成（第１の構成）である。

　上記第１の構成に係る電源装置に関し、前記第１分圧部において、前記出力ライン及び前記帰還ライン間の電流の直流成分を通過させるための直流通過回路が前記出力ライン及び前記帰還ライン間に配置され、前記直流通過回路に対して帰還容量素子が並列接続され、前記第２分圧部において、前記特定トランジスタと当該電源装置の動作期間においてオン状態とされる他のトランジスタとの直列回路が、前記帰還ライン及び前記グランド間に配置される構成（第２の構成）であっても良い。

　上記第１又は第２の構成に係る電源装置において、前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した構成（第３の構成）であっても良い。

　上記第３の構成に係る電源装置において、前記出力段は、前記第１ノードに接続されるゲート及び前記第２ノードに接続されるドレインを有するトランジスタを備え、当該トランジスタを前記差分信号のレベルに応じてオン又はオフさせることで前記第２ノードに前記比較結果信号を発生させ、前記クランプ素子は、前記第１ノードから前記第２ノードに向かう方向に順方向を持つ整流素子にて構成される構成（第４の構成）であっても良い。

　上記第４の構成に係る電源装置において、前記クランプ素子は、ダイオード接続されたトランジスタを用いて形成される構成（第５の構成）であっても良い。

　本開示に係る他の電源装置は、チャージポンプ回路を用いてグランドの電位より高い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した構成（第６の構成）である。

　上記第１～第６の構成の何れかに係る電源装置において、前記比較結果信号は、前記帰還電圧が前記基準電圧より低いことを示す第１レベル又は前記帰還電圧が前記基準電圧より高いことを示す第２レベルをとり、前記出力電圧生成部は、前記比較結果信号が前記第１レベルを有する期間において前記チャージポンプ回路を作動させることにより前記出力電圧を上昇させ、前記比較結果信号が前記第２レベルを有する期間において前記チャージポンプ回路を非作動とする構成（第７の構成）であっても良い。

　本開示に係る更に他の電源装置は、チャージポンプ回路を用いてグランドの電位より低い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した構成（第８の構成）である。

　上記第８の構成に係る電源装置において、前記出力段は、前記第１ノードに接続されるゲート及び前記第２ノードに接続されるドレインを有するトランジスタを備えて、当該トランジスタを前記差分信号のレベルに応じてオン又はオフさせることで前記第２ノードに前記比較結果信号を発生させ、前記クランプ素子は、前記第１ノードから前記第２ノードに向かう方向に順方向を持つ整流素子にて構成される構成（第９の構成）であっても良い。

　上記第９の構成に係る電源装置において、前記クランプ素子は、ダイオード接続されたトランジスタを用いて形成される構成（第１０の構成）であっても良い。

　上記第８～第１０の構成の何れかに係る電源装置において、前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと所定の電源電圧が加わる電源ラインとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記出力電圧より前記第１分圧だけ高い電圧を前記帰還電圧として前記帰還ラインに発生させ、当該電源装置は、前記基準電圧に対して前記帰還電圧が高いとき、前記基準電圧及び前記帰還電圧間の差に応じた電流を前記帰還ラインから引き込むことで前記帰還電圧を低下させるよう構成された帰還電圧調整部を更に備える構成（第１１の構成）であっても良い。

　上記第１１の構成に係る電源装置において、前記帰還電圧調整部は、前記基準電圧を受けるゲート及び前記帰還ラインに接続されるソースを有するＰチャネル型の特定トランジスタを有し、前記基準電圧に対して前記帰還電圧が高く且つ前記特定トランジスタにドレイン電流が流れるとき、前記帰還ラインから前記ドレイン電流を引き込むことで前記帰還電圧を低下させる構成（第１２の構成）であっても良い。

　上記第１１又は第１２の構成に係る電源装置に関し、前記第１分圧部において、前記出力ライン及び前記帰還ライン間の電流の直流成分を通過させるための直流通過回路が前記出力ライン及び前記帰還ライン間に配置され、前記直流通過回路に対して帰還容量素子が並列接続される構成（第１３の構成）であっても良い。

　本開示に係る更に他の電源装置は、チャージポンプ回路を用いてグランドの電位より低い出力電圧を生成するよう構成された出力電圧生成部と、前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、当該電源装置は、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと所定の電源電圧が加わる電源ラインとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記帰還電圧発生部は、前記出力電圧より前記第１分圧だけ高い電圧を前記帰還電圧として前記帰還ラインに発生させ、当該電源装置は、前記基準電圧に対して前記帰還電圧が高いとき、前記基準電圧及び前記帰還電圧間の差に応じた電流を前記帰還ラインから引き込むことで前記帰還電圧を低下させるよう構成された帰還電圧調整部を更に備える構成（第１４の構成）である。

　上記第８～第１４の構成の何れかに係る電源装置において、前記比較結果信号は、前記帰還電圧が前記基準電圧より高いことを示す第１レベル又は前記帰還電圧が前記基準電圧より低いことを示す第２レベルをとり、前記出力電圧生成部は、前記比較結果信号が前記第１レベルを有する期間において前記チャージポンプ回路を作動させることにより前記出力電圧を低下させ、前記比較結果信号が前記第２レベルを有する期間において前記チャージポンプ回路を非作動とする構成（第１５の構成）であっても良い。

　　１　メモリ装置
　　２　メモリブロック
　　３　電源ブロック
　　４　制御ブロック
　３１、３２、３３　電源回路
　１００Ａ、１００Ｂ、２００Ａ、２００Ｂ、３００Ａ、３００Ｂ　電源回路
　１０１、２０１、３０１　出力電圧生成部
　１０２、２０２、３０２　帰還電圧発生部
　１０３、２０３、３０３　第１分圧部
　１０４、２０４、３０４　第２分圧部
　１０５、２０５、３０５　コンパレータ
　１０６、２０６、３０６　差動入力段
　１０７、２０７、３０７　出力段
　１０８、２０８、３０８　インバータ
　１１１、２１１、３１１　電源ライン
　１１２、２１２、３１２　出力ライン
　１１３、２１３、３１３　基準ライン
　１１４、２１４、３１４　帰還ライン
　ａ１、ａ２、ａ３　基準電圧
　ｂ１、ｂ２、ｂ３　帰還電圧
　ｃ１、ｃ２、ｃ３　差分信号
　ｄ１、ｄ２、ｄ３　比較結果信号
　ｅ１、ｅ２、ｅ３　反転比較結果信号

Claims (15)

1. 　電源装置において、
   　チャージポンプ回路を用いてグランドの電位より高い出力電圧を生成するよう構成された出力電圧生成部と、
   　前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、
   　所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、当該電源装置は、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、
   　前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと前記グランドとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記帰還電圧発生部は、前記出力電圧より前記第１分圧だけ低い電圧を前記帰還電圧として前記帰還ラインに発生させ、
   　前記第２分圧部は、前記基準電圧を受けるゲート及び前記帰還ラインに接続されるドレインを有するＮチャネル型の特定トランジスタを有する
   、電源装置。
2. 　前記第１分圧部において、前記出力ライン及び前記帰還ライン間の電流の直流成分を通過させるための直流通過回路が前記出力ライン及び前記帰還ライン間に配置され、前記直流通過回路に対して帰還容量素子が並列接続され、
   　前記第２分圧部において、前記特定トランジスタと当該電源装置の動作期間においてオン状態とされる他のトランジスタとの直列回路が、前記帰還ライン及び前記グランド間に配置される
   、請求項１に記載の電源装置。
3. 　前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、
   　前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した
   、請求項１又は２に記載の電源装置。
4. 　前記出力段は、前記第１ノードに接続されるゲート及び前記第２ノードに接続されるドレインを有するトランジスタを備え、当該トランジスタを前記差分信号のレベルに応じてオン又はオフさせることで前記第２ノードに前記比較結果信号を発生させ、
   　前記クランプ素子は、前記第１ノードから前記第２ノードに向かう方向に順方向を持つ整流素子にて構成される
   、請求項３に記載の電源装置。
5. 　前記クランプ素子は、ダイオード接続されたトランジスタを用いて形成される
   、請求項４に記載の電源装置。
6. 　チャージポンプ回路を用いてグランドの電位より高い出力電圧を生成するよう構成された出力電圧生成部と、
   　前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、
   　所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、
   　前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、
   　前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した
   、電源装置。
7. 　前記比較結果信号は、前記帰還電圧が前記基準電圧より低いことを示す第１レベル又は前記帰還電圧が前記基準電圧より高いことを示す第２レベルをとり、
   　前記出力電圧生成部は、前記比較結果信号が前記第１レベルを有する期間において前記チャージポンプ回路を作動させることにより前記出力電圧を上昇させ、前記比較結果信号が前記第２レベルを有する期間において前記チャージポンプ回路を非作動とする
   、請求項１～６の何れかに記載の電源装置。
8. 　チャージポンプ回路を用いてグランドの電位より低い出力電圧を生成するよう構成された出力電圧生成部と、
   　前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、
   　所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、
   　前記コンパレータは、前記基準電圧及び前記帰還電圧を受け、それらの差分に応じた差分信号を第１ノードに発生させるよう構成された差動入力段と、前記差分信号に応じた二値化信号を前記比較結果信号として第２ノードに発生させるよう構成された出力段と、有し、
   　前記差分信号の振幅に制限を加えるクランプ素子を前記第１ノード及び前記第２ノード間に挿入した
   、電源装置。
9. 　前記出力段は、前記第１ノードに接続されるゲート及び前記第２ノードに接続されるドレインを有するトランジスタを備えて、当該トランジスタを前記差分信号のレベルに応じてオン又はオフさせることで前記第２ノードに前記比較結果信号を発生させ、
   　前記クランプ素子は、前記第１ノードから前記第２ノードに向かう方向に順方向を持つ整流素子にて構成される
   、請求項８に記載の電源装置。
10. 　前記クランプ素子は、ダイオード接続されたトランジスタを用いて形成される
    、請求項９に記載の電源装置。
11. 　前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと所定の電源電圧が加わる電源ラインとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記出力電圧より前記第１分圧だけ高い電圧を前記帰還電圧として前記帰還ラインに発生させ、
    　当該電源装置は、前記基準電圧に対して前記帰還電圧が高いとき、前記基準電圧及び前記帰還電圧間の差に応じた電流を前記帰還ラインから引き込むことで前記帰還電圧を低下させるよう構成された帰還電圧調整部を更に備える
    、請求項８～１０の何れかに記載の電源装置。
12. 　前記帰還電圧調整部は、前記基準電圧を受けるゲート及び前記帰還ラインに接続されるソースを有するＰチャネル型の特定トランジスタを有し、前記基準電圧に対して前記帰還電圧が高く且つ前記特定トランジスタにドレイン電流が流れるとき、前記帰還ラインから前記ドレイン電流を引き込むことで前記帰還電圧を低下させる
    、請求項１１に記載の電源装置。
13. 　前記第１分圧部において、前記出力ライン及び前記帰還ライン間の電流の直流成分を通過させるための直流通過回路が前記出力ライン及び前記帰還ライン間に配置され、前記直流通過回路に対して帰還容量素子が並列接続される
    、請求項１１又は１２に記載の電源装置。
14. 　電源装置において、
    　チャージポンプ回路を用いてグランドの電位より低い出力電圧を生成するよう構成された出力電圧生成部と、
    　前記出力電圧に応じた帰還電圧を帰還ラインに発生させるよう構成された帰還電圧発生部と、
    　所定の基準電圧と前記帰還電圧とを比較して、それらの高低関係に応じた比較結果信号を出力するよう構成されたコンパレータと、を備え、当該電源装置は、前記比較結果信号に基づき前記チャージポンプ回路を作動又は非作動とすることで前記出力電圧を所定の目標電圧にて安定化させ、
    　前記帰還電圧発生部は、前記出力電圧が加わる出力ラインと前記帰還ラインとの間に配置されて前記出力電圧に応じた第１分圧を発生させるよう構成された第１分圧部と、前記帰還ラインと所定の電源電圧が加わる電源ラインとの間に配置されて前記出力電圧に応じた第２分圧を発生させるよう構成された第２分圧部と、を備えて、前記帰還電圧発生部は、前記出力電圧より前記第１分圧だけ高い電圧を前記帰還電圧として前記帰還ラインに発生させ、
    　当該電源装置は、前記基準電圧に対して前記帰還電圧が高いとき、前記基準電圧及び前記帰還電圧間の差に応じた電流を前記帰還ラインから引き込むことで前記帰還電圧を低下させるよう構成された帰還電圧調整部を更に備える
    、電源装置。
15. 　前記比較結果信号は、前記帰還電圧が前記基準電圧より高いことを示す第１レベル又は前記帰還電圧が前記基準電圧より低いことを示す第２レベルをとり、
    　前記出力電圧生成部は、前記比較結果信号が前記第１レベルを有する期間において前記チャージポンプ回路を作動させることにより前記出力電圧を低下させ、前記比較結果信号が前記第２レベルを有する期間において前記チャージポンプ回路を非作動とする
    、請求項８～１４の何れかに記載の電源装置。

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