JP3026738B2 - プルアップ装置付きデータ出力ドライバ - Google Patents

プルアップ装置付きデータ出力ドライバ

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JP3026738B2
JP3026738B2 JP07070240A JP7024095A JP3026738B2 JP 3026738 B2 JP3026738 B2 JP 3026738B2 JP 07070240 A JP07070240 A JP 07070240A JP 7024095 A JP7024095 A JP 7024095A JP 3026738 B2 JP3026738 B2 JP 3026738B2
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    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02Regulating voltage or current
    • G05F3/08Regulating voltage or current wherein the variable is dc
    • G05F3/10Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデータ出力ドライバに関
し、より詳細には、NMOSトランジスタを含み、NM
OSトランジスタのソースとゲートの間の電圧差が制限
されるデータ出力ドライバ用のプルアップ装置に関す
る。
【0002】
【従来の技術】CMOS技術が進歩するにつれて、3ボ
ルトの電源電圧で駆動するシステムと5ボルトのシステ
ム間でインターフェ−スをとる必要性が高まってきた。
たとえば、PMOSプルアップ・トランジスタとNMO
Sプルダウン・トランジスタから成る出力段を含む3V
の低電源電圧て動作する出力ドライバ(以後、ODと呼
ぶ)が5Vの高電源電圧で動作する別のチップを駆動す
る環境では、追加のNMOSプルアップ装置を上記出力
段内に設け、ODが高インピーダンス状態で動作する場
合にこのNMOSプルアップ装置がインターフェ−スの
働きを果たす。本開示において、ODの「高インピーダ
ンス状態」とは、ODが出力ノードに対して顕著な電流
を吸込みも吹出しもしない状態を意味する。従来技術の
実施例におけるODの高インピーダンス状態は、プルア
ップ・トランジスタとプルダウン・トランジスタを共に
オフにすることによって実現され、その際、NMOSプ
ルアップ装置のゲートが接地され、ドレインが5ボルト
でクランプされる。この状態は、従来技術の構成におい
ては上記の条件でソースとゲートの間に5ボルトまでの
電圧差をもたらす。その結果生じる強い電界は、特にN
MOSトランジスタが比較的薄いゲート酸化物で構成さ
れている場合には、ゲート酸化物に対して非常に有害な
ことがある。その結果、そのようなシステムの通常の動
作中に、NMOSプルアップ装置とODの寿命と信頼性
が低下する恐れがある。
【0003】
【発明が解決しようとする課題】本発明は、部分的に
は、高インピーダンス状態の間に生じるような、ゲート
とソースの間の電圧差を、NMOSプルアップ装置(ト
ランジスタ)の寿命が長くなるようにあるレベルに制限
することに関する。これが、本発明の主な特徴の1つで
ある。論理およびメモリ・チップを作成するすべてのC
MOSチップ製造業者にとって本発明は有用となるはず
である。
【0004】
【課題を解決するための手段】本発明は、可変電圧にさ
らされる可能性のあるソース・ノードを含むNMOSプ
ルアップ・トランジスタの両端間の電圧を制御する装置
に関する。この装置はさらに、可変電圧が印加される可
能性のあるゲート・ノードを含む。ソース・ノードとゲ
ート・ノードの電圧差が所望レベルに制限されるよう
に、ゲート・ノードに印加される電圧を制御部が調整す
る。
【0005】ゲート・ノードの電圧をオンチップ電源電
圧より高いレベルに高める電圧昇圧部があってもよい。
このレベルは、理想的な部品ではVDDの2倍の値に(非
理想的な部品ではそれよりも少ない値に)近づくことが
できる。このゲートとドレインの間の電圧差によって、
オフチップ・ドライバが長く機能できる。
【0006】
【実施例】本発明は、本開示の「従来の技術」の部分に
記載された従来技術の装置に特有の動作中に高いゲート
−ドレイン間の電圧差が生じないNMOSプルアップ・
トランジスタQN1を使用した、新しい出力ドライバ
(OD)20(図1に示した)を教示する。PMOSプ
ルアップ・トランジスタQP1のソースは、オンチップ
電源VDDに常時接続されている。NMOSプルアップ・
トランジスタQN1のゲートは、出力ノードをVDDにプ
ルアップしているとき以外はVDDにさらされる。この場
合、ゲート電位は通常VDD以上に上がる(VDDよりも高
い出力電圧の電圧生成器に接続してもよい)。以下に、
これがどのように達成されるかを説明する。
【0007】「出力ドライバ」という用語は、ドライバ
が独立したチップ上に配置された場合に適用されること
を指摘しておく、この条件の下では出力ドライバをオフ
チップ・ドライバと呼ぶ方がずっと適切である。本発明
は、出力ドライバが物理的にチップ外にあっても、同一
チップの別の部分にあっても、出力ドライバに適用でき
るはずである。
【0008】本発明のオフチップ・ドライバ20の3つ
の実施例を図1ないし図3に示す。第1と第2の実施例
の主な違いは、プルアップNMOSトランジスタQN1
のゲートの電圧を高める方法にある。最後の実施例は、
プルアップ・トランジスタQN1のゲートに常に一定電
圧VDDが印加されている(すなわち、電圧をVDDより高
く高める昇圧電圧がない)点以外は、第1および第2の
実施例と同じである。NMOSトランジスタQN1とP
MOSトランジスタQP1を組み合わせて、プルアップ
部22を構成する。図1ないし図3において、高インピ
ーダンス状態を提供する1つの可能な構成は、QP1と
QN3が共に非活動化されるときである。出力ドライバ
のすべての実施例には、NAND素子NN1の入力およ
びインバータINV1の入力と電気的に連絡している出
力イネーブル・ノードOE(図面中、記号DEで表示さ
れたノードに対応。以下、同様。)が含まれる。データ
入力ノードDATAは、NAND素子NN1とNOR装
置NR1の両方に接続される。
【0009】NAND素子NN1の出力は、ノード24
に接続される。ノード24は、PMOSプルアップ・ト
ランジスタQP1のゲートに接続される。PMOSトラ
ンジスタQP1のソースは、VDDに接続される。オフチ
ップ・ドライバ20が高インピーダンス状態にあると
き、またはノードDQが比較的低い電位にプルダウンさ
れているときの2つの期間は、PMOSトランジスタQ
P1は機能的に「オフ」である。ノードDQが比較的高
い電位にプルアップされているとき、およびオフチップ
・ドライバ20が高インピーダンス状態にないときは、
PMOSトランジスタは機能的に「オン」である。PM
OSトランジスタQP1のドレインは、プルアップNM
OSトランジスタQN1のドレインに接続されている。
プルアップNMOSトランジスタQN1のゲートを制御
する素子は図1と図2の実施例で異なるが、本開示にお
いて後で説明する。プルアップNMOSトランジスタQ
N1のソースは、出力ノードDQとNMOSトランジス
タQN2のドレインとに接続される。NMOSのトラン
ジスタQN2のゲートは、VDDにクランプされる。NM
OSトランジスタQN2のソースは、NMOSトランジ
スタQN3のドレインに接続される。NMOSトランジ
スタN3のゲートは、NOR素子NR1の出力によっ
て駆動される。NMOSトランジスタQN3のソースは
接地される。
【0010】図1および図2に、NMOSトランジスタ
QN1のゲートに印加される電圧を高める電圧昇圧部2
3の2つの実施例が示されている。電圧昇圧部23は、
ノード24とNMOSトランジスタQN1のゲートとの
間に接続される。電圧昇圧部23は、インバータINV
2と、NMOSトランジスタQN4として構成できる電
圧昇圧キャパシタとを含む。NMOSトランジスタQN
4は、ソースとドレインを1つのノード30に接続し、
ゲートをもう1つのノード32に接続することによって
キャパシタとして構成される。図1および図2では、キ
ャパシタとして働くNMOSトランジスタQN4を使用
することを示しているが、この実施例では、電圧昇圧キ
ャパシタとしてどのような適切なキャパシタも利用する
ことができる。ノード24はインバータINV2の入力
に接続される。インバータINV2の出力は、ノード3
0に電気的に接続され、ノード30はNMOSトランジ
スタQN4のドレインとソースの両方に接続される。N
MOSトランジスタQN4のゲートとプルアップNMO
SトランジスタQN1のゲートは共にノード32に接続
される。電気部品は、図に示すように接続される。
【0011】電圧昇圧部23は、理想的なキャパシタの
両端間に交流電圧が印加されるとき、電圧差がキャパシ
タの両端間で瞬間的には変化しないという、QN4の容
量特性を利用することによって機能する。電圧昇圧プロ
セスの前に、ノード32にVDDを印加するためにQP2
が付勢される。電圧昇圧プロセスが始まるとすぐにQP
2は消勢され、電圧昇圧部がノード32の電圧を制御す
る。昇圧プロセスは、(ゲートNN1の動作のために)
ノード24における電圧が低い状態から始まり、ノード
30の電圧が高に反転される。ノード30の電圧が高に
反転されるとすぐに(この応用例では、ノード30にお
ける接地からVDDへの遷移を必要とする)、QN4の容
量的動作のために、ノード32の電圧が理想的にはノー
ド30と同じ量だけ高められる。ノード32が最初にV
DDに充電される間にトランジスタQP2がオフになるた
め、ノード32の電圧はVDDからVDDの2倍に高められ
る。
【0012】前節で概要を述べた理想的な部品の代わり
に現実の部品を使用すると、昇圧部23はノード32の
電圧をVDDの二倍に高めることはできない。そのとき、
ノード32で得られる最大電圧上昇は次のように表され
る。
【数1】[QN4の容量/(QN1のゲート容量+QN
4の容量)]×VDD
【0013】本発明の設計上の主な考慮事項の1つは、
NMOSトランジスタQN1のゲート電位とソース電位
の間の電圧差を制限することである。これは、外部回路
によって、VDDよりも大きい電圧がDQに印加される場
合に生じる。
【0014】QN1のゲートとドレインの間の電位の制
限は、本発明においては、上記のようにノード32に印
加される電圧を(DQに印加されたのと同じ極性の)ゼ
ロではないある値に高めることによって達成される。こ
のようにして、上記のNMOSトランジスタQN1のゲ
ートとソースの間の電圧差が制限され、オフチップ・ド
ライバの寿命と信頼性が高められる。
【0015】このプルアップ装置22のNMOSトラン
ジスタQN1の電圧差を制限する実施例はいくつかあ
る。それらの実施例を図1ないし図3に示す。さらに、
図1および図2には、ノード32の電圧レベルをDQに
印加されるのと同じ極性でさらに高め(それによって、
NMOSトランジスタQN1のソースとゲートの間の電
圧差を減少させ)る上記の電圧昇圧部23が含まれてい
る。図1および図2の実施例の結果として生じる最大通
常動作電圧差は次のようになる。
【数2】電圧差=電圧DQ−ドライバ電圧−昇圧電圧
【0016】ドライバ電圧は、図1および図2におい
て、昇圧開始前にノード32に印加される最初の電位で
ある(図1と図2ではVDD)。図3の実施例は、図3の
実施例において(関連回路に加えて)電圧昇圧部23が
除かれている点外は図1および図2の実施例と同じであ
る。したがって、図3の実施例に関して、結果として生
じる最大通常動作電圧差は、次のようになる。
【数3】電圧差=電圧DQ−ドライバ電圧
【0017】図1、図2または図3の実施例のどれを使
用するかの選択は、NMOSトランジスタQN1がソー
スとゲートの間のより大きな電圧差に耐えられるかどう
か、あるいは図1および図2の実施例の場合のように電
圧差を制限するために昇圧電圧が必要かどうかによって
決まる。
【0018】図1において、プルアップNMOSトラン
ジスタQN1の電圧ドライバを構成する他の素子には、
インバータINV1、PMOSトランジスタQP2、Q
P3、QP4、およびNMOSトランジスタQN5、Q
N6が含まれる。ノード24は、図示したようにインバ
ータINV3の入力と電気的に接続されている。
【0019】PMOSトランジスタQP2とQP3は相
互作用して機能的にダイオード35を形成する。このダ
イオードは、QP2がオンのとき、得られるノード32
の最小電圧がVDDとなることを保証する。さらに、この
ダイオード構成(QP3がオフになる)により、電圧昇
圧部23の動作のため、ノード32がVDDよりも高い電
圧に達することができるようになる。電圧昇圧部のこの
昇圧動作は、理想的なキャパシタは、キャパシタの一端
の電圧が高められた場合に特定の電圧レベルを維持する
という既知の特性に基づいている。
【0020】図2において、プルアップNMOSトラン
ジスタQN1のゲートの電気的レベルに寄与する他の素
子には、図示したように接続されたNMOSトランジス
タQN10が含まれる。NMOSトランジスタの動作に
より、ノード32に少なくともVDDが常時印加されるこ
とが保証され、同時に電圧昇圧部23がノード32の電
圧をVDD以上に高めることが可能である。(NMOSト
ランジスタQN10の動作のため)ノード32で許容さ
れる最大電圧は、次式のようになる。
【数4】(VDDの2倍)−(QN10のしきい値電圧)
【0021】図2には、一緒に機能して、ノード32に
印加される最大電圧を制限するトランジスタQN11と
QN12も示されている。この構成については、ノード
32に印加される最大電圧を所望のレベルに制限するし
きい値回路としてどんな構成も使用できるという点以外
は詳しく説明しないことにする。
【0022】図1および図2に示した電気回路では、電
圧昇圧部23の動作前にノード32の電圧レベルをVDD
に維持し、電圧昇圧部の印加後にその電圧をより高いレ
ベルにすることができるが、その代わりに、図3の実施
例では、ノード32に一定電圧VDDを印加する。図1、
図2または図3の実施例のどの回路を使用するかは、Q
N1にどの程度の保護を与えることが望ましいかによっ
て決まり、それは主として他の回路上の考慮事項によっ
て決まる。
【0023】図1の実施例では、NAND素子NN1の
動作により、出力イネーブルOE入力信号が低のとき、
ノード24は高になる。その結果、PMOSトランジス
タQP1がオフになる。これにより、ノード45は接地
電位とVDDの間で浮動するようになる。さらに、ノード
24が高のとき、ノード36は低になり、PMOSトラ
ンジスタQP2がオンになってノード32をVDDに充電
し、PMOSトランジスタQP3がオフになる。
【0024】高インピーダンス状態の間、前節で述べた
ように出力イネーブルOE入力信号が低のとき、NMO
SトランジスタQN1のゲートはVDD(たとえば3ボル
ト)であり、一方、ノード45はVDDと接地電位の間で
浮動する。出力ノードDQが5ボルトである場合でも、
QN1のゲート・ドレイン間電圧は2ボルトに制限され
る。これは、素子の許容限界の範囲内であり、従来技術
の5ボルトの電圧差よりもかなり優れている。この電圧
差の制限により、NMOSトランジスタQN1の、した
がって一般にオフチップ・ドライバ20の信頼性と耐久
性が向上する。
【0025】出力イネーブルOE入力信号が高になると
きは、データ入力ノードの電位が低い場合にだけQN3
は活動状態になる。データ入力ノードが高電位である場
合、ノード24は低になり、ノード30は高になって、
電圧昇圧キャパシタQN4を充電させる。この結果、N
MOSトランジスタQN1のゲートに電気的に接続され
たノード32が、その現レベル(通常はトランジスタQ
P2が活動状態のときVDD)以上に、理想的にはVDD
2倍であるが、より実際的にはQN4とQN1の特性に
応じて上記のようにそれよりいくらか小さい値にまで昇
圧する。このため、NMOSトランジスタQN1のゲー
トとソースの間の電圧差がさらに低い値にまで減少す
る。
【0026】図2の構成において、NMOSトランジス
タQN1のゲートはVDD−VTMに接続されている。ここ
でVTMは、図1の場合におけるVDDの代わりに、QM10
のしきい値電圧である。NMOSトランジスタQN11
とQN12は、高インピーダンス状態にあるとき、ノー
ド32の電位をVDD+2VTMの最大値に維持する。別法
として、単一のダイオードを使ってノード32をVDD
TMにクランプすることもできる。
【0027】以上説明したように、PMOSおよびNM
OSトランジスタ装置を使うことによって、OD20
は、従来技術の装置の特徴である、過度のゲート・ドレ
イン電圧がNMOSのQN1に印加されることがなくな
る。この結果、ODの信頼性が改善される。
【0028】図3では、電圧VDDが常にQN1のゲート
に印加される。これも本発明の範囲内に含まれる。図1
および図2に示した実施例と図3に示した実施例の違い
は、(図1および図2では)プルアップの間にノードD
Qが上昇できる最大電圧がVDDであり、図3ではVDD
TM(VTMはQN1から得られる)であることである。
また、図1、図2または図3のどの実施例を使用すべき
かは、主として、トランジスタQN1のソースとゲート
の間で許容される電圧差に基づいて決める。
【0029】以上記載し図示した実施例は、例示的なも
のであり、範囲を限定するものではない。本開示を検討
する際、当業者の知識の範囲内である上記実施例に対す
る修正は、本発明の範囲内に含まれるものとする。
【0030】まとめとして、本発明の構成に関して以下
の事項を開示する。
【0031】(1)NMOSプルアップ・トランジスタ
の両端間の電圧を制御する装置であって、電圧が印加さ
れるソース・ノードと、電圧が印加されるゲート・ノー
ドと、前記ゲート・ノードに印加される電圧を調整する
制御手段とを含み、前記ソース・ノードと前記ゲート・
ノードとの電圧の差が所望のレベルに制限されることを
特徴とする装置。 (2)前記制御手段が、前記ゲート・ノードに印加され
る電圧と同じ極性の、接地電圧よりも高い電圧を継続的
に印加することを特徴とする、上記(1)に記載の装
置。 (3)前記より高い電圧が、オンチップ電源電圧VDD
等しいかまたはそれよりも高いことを特徴とする上記
(1)または(2)に記載の装置。 (4)前記より高い電圧が、前記VDDに昇圧キャパシタ
電圧を加えた値に等しいことを特徴とする、上記(3)
に記載の装置。 (5)前記制御手段によって使用されるオンチップ電源
電圧VDDをさらに含むことを特徴とする、上記(1)に
記載の装置。 (6)前記制御手段がさらに、オンチップ電源電圧より
も高い電圧をゲート位置に印加する昇圧手段を含むこと
を特徴とする、上記(5)に記載の装置。 (7)前記ゲート・ノードに印加される最低電圧の値を
オンチップ電源電圧に制限するダイオード手段をさらに
含むことを特徴とする、上記(5)に記載の装置。 (8)前記NMOSプルアップ・トランジスタが高イン
ピーダンス状態になることができ、同時に前記ソース・
ノードと前記ゲート・ノードの間の電圧差が制限される
ことを特徴とする、上記(1)に記載の装置。 (9)ソース、ゲートおよびドレインを有するNMOS
プルアップ・トランジスタに印加される電圧を制御する
方法であって、第1の電圧をゲートに印加する段階と、
第2の電圧をソースに印加する段階と、第1の電圧と第
2の電圧の間の電圧差を所望レベルよりも低く制限する
段階とを含む方法。 (10)前記電圧差が、第2の電圧とオンチップ電源電
圧VDDとの差に等しいことを特徴とする、上記(9)に
記載の方法。 (11)前記電圧差が、第2の電圧と、オンチップ電源
電圧VDDと昇圧キャパシタ電圧の和との差に等しいこと
を特徴とする、上記(9)に記載の方法。 (12)前記第1の電圧が、オンチップ電源電圧に制限
されることを特徴とする、上記(9)に記載の方法。 (13)前記NMOSプルアップ・トランジスタが、高
インピーダンス状態で操作されるオフチップ・ドライバ
に接続されていることを特徴とする、上記(9)に記載
の方法。 (14)NMOSプルアップ・トランジスタの両端間の
電圧を制御する装置であって、電圧が印加されるソース
・ノードと、電圧が印加されるゲート・ノードと、オフ
チップ電源電圧(VDD)の最大値を前記ゲート・ノード
に印加する電圧制御手段とを含む装置。 (15)前記電圧制御手段がさらに、前記VDDよりも高
い電圧を印加する電圧昇圧部を含むことを特徴とする、
上記(15)に記載の装置。 (16)前記電圧制御手段がさらに、電圧昇圧キャパシ
タを含むことを特徴とする、上記(15)に記載の装
置。 (17)前記電圧昇圧部がさらにインバータを含むこと
を特徴とする、上記(15)に記載の装置。 (18)前記VDDに加えて前記電圧昇圧部によって達成
される最大電圧が、[QN4の容量/(QN1のゲート
容量+QN4の容量)]×VDDで表されることを特徴と
する上記(15)に記載の装置。 (19)前記VDDに加えて、前記電圧昇圧部によって達
成される最大電圧上昇が、[QN4の容量/(QN1の
ゲート容量+QN4の容量)]×VDD−VTMで表される
ことを特徴とする上記(15)に記載の装置。
【図面の簡単な説明】
【図1】NMOSプルアップ・トランジスタを組み込ん
だ、本発明のオフチップ・ドライバの第1の実施例の概
略図である。
【図2】本発明のオフチップ・ドライバの代替実施例の
図1と類似の図である。
【図3】電圧昇圧部をなくした、本発明のオフチップ・
ドライバのもう1つの代替実施例の図1と類似の図であ
る。
【符号の説明】 20 オフチップ・ドライバ 22 プルアップ部 23 電圧昇圧部 24 ノード 30 ノード 32 ノード 35 ダイオード 36 ノード 45 ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キリハタ・トシアキ アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ タウン・ ビュー・ドライブ 38 (72)発明者 マシュー・ロバート・ワードマン アメリカ合衆国10541 ニューヨーク州 マホパック シカモア・ロード 32 (56)参考文献 米国特許5128563(US,A) 米国特許5270588(US,A) 米国特許5065049(US,A) 米国特許4914323(US,A) 米国特許4772812(US,A) 米国特許5300832(US,A) 欧州特許出願公開130273(EP,A 2) 欧州特許出願公開154370(EP,A 1)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】PMOSプルアップ・トランジスタ,NM
    OSプルアップ・トランジスタ、およびNMOSプルダ
    ウン・トランジスタのプッシュプル出力段を含み、前記
    NMOSプルアップ・トランジスタのソース・ノードが
    供給電圧Vddよりも高い供給電圧にさらされる可能性
    のある回路装置において、 前記高い供給電圧にさらされた場合に前記NMOSプル
    アップ・トランジスタのソース・ノードおよびゲート・
    ノード間の電圧差を所定の電圧に制限して保護するため
    の制御回路であって、 前記ゲート・ノードに印加される電圧と同じ極性で接地
    電位よりも実質的に前記Vdd電圧だけ高い電圧および
    前記Vdd電圧とキャパシタ電圧との和だけ高い電圧を
    選択的に前記ゲート・ノードへ継続的に供給するゲート
    電圧制御手段を有することを特徴とする制御回路。
  2. 【請求項2】前記ゲート・ノードへ印加される最小電圧
    をオンチップ電源電圧に制限するためのダイオード手段
    を前記制御回路に設けたことを特徴とする請求項1に記
    載の回路装置。
  3. 【請求項3】前記制御回路は、前記ゲート・ノードに接
    続され前記Vdd電圧とキャパシタ電圧との和に相当す
    る高い電圧を印加するための電圧昇圧手段を含むことを
    特徴とする請求項1または2に記載の回路装置。
  4. 【請求項4】前記NMOSプルアップ・トランジスタの
    ソース・ノードおよびゲート・ノード間の電圧差が所定
    の電圧に制限されている間に、前記NMOSプルアップ
    ・トランジスタが高インピーダンス状態に入り得ること
    を特徴とする請求庫1に記載の回路装置。
  5. 【請求項5】NMOSプルアップ・トランジスタQN1
    の両端間の電圧を制限するための制御回路であって、 前記NMOSプルアップ・トランジスタのソースに接続
    され、オンチップ電源電圧Vddよりも高い供給電圧に
    さらされる可能性のあるソース・ノードと、 前記NMOSプルアップ・トランジスタのゲートに接続
    され、可変電圧にさらされる可能性のあるゲート・ノー
    ドと、 前記ゲート・ノードへ前記電源電圧Vddを印加するた
    めの手段、ならびに前記電源電圧Vddとその昇圧キャ
    パシタ電圧との和の高い電圧を発生するための昇圧キャ
    パシタおよびインバータを含む電圧昇圧手段から成るゲ
    ート電圧制御手段と、 前記NMOSプルアップ・トランジスタのゲートに接続
    され閾値電圧Vtを有する他のNMOSトランジスタQ
    N4と、 を備え、 前記Vdd電圧に加えて、前記電圧昇圧手段によって達
    成される最大電圧上昇が、 [QN4の容量/(QN1のゲート容量+QN4の容
    量)]×(Vdd−Vt)で表されることを特徴とする
    制御回路。
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