JP3026738B2 - プルアップ装置付きデータ出力ドライバ - Google Patents
プルアップ装置付きデータ出力ドライバInfo
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Description
【０００１】
【産業上の利用分野】本発明はデータ出力ドライバに関
し、より詳細には、ＮＭＯＳトランジスタを含み、ＮＭ
ＯＳトランジスタのソースとゲートの間の電圧差が制限
されるデータ出力ドライバ用のプルアップ装置に関す
る。
し、より詳細には、ＮＭＯＳトランジスタを含み、ＮＭ
ＯＳトランジスタのソースとゲートの間の電圧差が制限
されるデータ出力ドライバ用のプルアップ装置に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ技術が進歩するにつれて、３ボ
ルトの電源電圧で駆動するシステムと５ボルトのシステ
ム間でインターフェ−スをとる必要性が高まってきた。
たとえば、ＰＭＯＳプルアップ・トランジスタとＮＭＯ
Ｓプルダウン・トランジスタから成る出力段を含む３Ｖ
の低電源電圧て動作する出力ドライバ（以後、ＯＤと呼
ぶ）が５Ｖの高電源電圧で動作する別のチップを駆動す
る環境では、追加のＮＭＯＳプルアップ装置を上記出力
段内に設け、ＯＤが高インピーダンス状態で動作する場
合にこのＮＭＯＳプルアップ装置がインターフェ−スの
働きを果たす。本開示において、ＯＤの「高インピーダ
ンス状態」とは、ＯＤが出力ノードに対して顕著な電流
を吸込みも吹出しもしない状態を意味する。従来技術の
実施例におけるＯＤの高インピーダンス状態は、プルア
ップ・トランジスタとプルダウン・トランジスタを共に
オフにすることによって実現され、その際、ＮＭＯＳプ
ルアップ装置のゲートが接地され、ドレインが５ボルト
でクランプされる。この状態は、従来技術の構成におい
ては上記の条件でソースとゲートの間に５ボルトまでの
電圧差をもたらす。その結果生じる強い電界は、特にＮ
ＭＯＳトランジスタが比較的薄いゲート酸化物で構成さ
れている場合には、ゲート酸化物に対して非常に有害な
ことがある。その結果、そのようなシステムの通常の動
作中に、ＮＭＯＳプルアップ装置とＯＤの寿命と信頼性
が低下する恐れがある。
ルトの電源電圧で駆動するシステムと５ボルトのシステ
ム間でインターフェ−スをとる必要性が高まってきた。
たとえば、ＰＭＯＳプルアップ・トランジスタとＮＭＯ
Ｓプルダウン・トランジスタから成る出力段を含む３Ｖ
の低電源電圧て動作する出力ドライバ（以後、ＯＤと呼
ぶ）が５Ｖの高電源電圧で動作する別のチップを駆動す
る環境では、追加のＮＭＯＳプルアップ装置を上記出力
段内に設け、ＯＤが高インピーダンス状態で動作する場
合にこのＮＭＯＳプルアップ装置がインターフェ−スの
働きを果たす。本開示において、ＯＤの「高インピーダ
ンス状態」とは、ＯＤが出力ノードに対して顕著な電流
を吸込みも吹出しもしない状態を意味する。従来技術の
実施例におけるＯＤの高インピーダンス状態は、プルア
ップ・トランジスタとプルダウン・トランジスタを共に
オフにすることによって実現され、その際、ＮＭＯＳプ
ルアップ装置のゲートが接地され、ドレインが５ボルト
でクランプされる。この状態は、従来技術の構成におい
ては上記の条件でソースとゲートの間に５ボルトまでの
電圧差をもたらす。その結果生じる強い電界は、特にＮ
ＭＯＳトランジスタが比較的薄いゲート酸化物で構成さ
れている場合には、ゲート酸化物に対して非常に有害な
ことがある。その結果、そのようなシステムの通常の動
作中に、ＮＭＯＳプルアップ装置とＯＤの寿命と信頼性
が低下する恐れがある。
【０００３】
【発明が解決しようとする課題】本発明は、部分的に
は、高インピーダンス状態の間に生じるような、ゲート
とソースの間の電圧差を、ＮＭＯＳプルアップ装置（ト
ランジスタ）の寿命が長くなるようにあるレベルに制限
することに関する。これが、本発明の主な特徴の１つで
ある。論理およびメモリ・チップを作成するすべてのＣ
ＭＯＳチップ製造業者にとって本発明は有用となるはず
である。
は、高インピーダンス状態の間に生じるような、ゲート
とソースの間の電圧差を、ＮＭＯＳプルアップ装置（ト
ランジスタ）の寿命が長くなるようにあるレベルに制限
することに関する。これが、本発明の主な特徴の１つで
ある。論理およびメモリ・チップを作成するすべてのＣ
ＭＯＳチップ製造業者にとって本発明は有用となるはず
である。
【０００４】
【課題を解決するための手段】本発明は、可変電圧にさ
らされる可能性のあるソース・ノードを含むＮＭＯＳプ
ルアップ・トランジスタの両端間の電圧を制御する装置
に関する。この装置はさらに、可変電圧が印加される可
能性のあるゲート・ノードを含む。ソース・ノードとゲ
ート・ノードの電圧差が所望レベルに制限されるよう
に、ゲート・ノードに印加される電圧を制御部が調整す
る。
らされる可能性のあるソース・ノードを含むＮＭＯＳプ
ルアップ・トランジスタの両端間の電圧を制御する装置
に関する。この装置はさらに、可変電圧が印加される可
能性のあるゲート・ノードを含む。ソース・ノードとゲ
ート・ノードの電圧差が所望レベルに制限されるよう
に、ゲート・ノードに印加される電圧を制御部が調整す
る。
【０００５】ゲート・ノードの電圧をオンチップ電源電
圧より高いレベルに高める電圧昇圧部があってもよい。
このレベルは、理想的な部品ではＶDDの２倍の値に（非
理想的な部品ではそれよりも少ない値に）近づくことが
できる。このゲートとドレインの間の電圧差によって、
オフチップ・ドライバが長く機能できる。
圧より高いレベルに高める電圧昇圧部があってもよい。
このレベルは、理想的な部品ではＶDDの２倍の値に（非
理想的な部品ではそれよりも少ない値に）近づくことが
できる。このゲートとドレインの間の電圧差によって、
オフチップ・ドライバが長く機能できる。
【０００６】
【実施例】本発明は、本開示の「従来の技術」の部分に
記載された従来技術の装置に特有の動作中に高いゲート
−ドレイン間の電圧差が生じないＮＭＯＳプルアップ・
トランジスタＱＮ１を使用した、新しい出力ドライバ
（ＯＤ）２０（図１に示した）を教示する。ＰＭＯＳプ
ルアップ・トランジスタＱＰ１のソースは、オンチップ
電源ＶDDに常時接続されている。ＮＭＯＳプルアップ・
トランジスタＱＮ１のゲートは、出力ノードをＶDDにプ
ルアップしているとき以外はＶDDにさらされる。この場
合、ゲート電位は通常ＶDD以上に上がる（ＶDDよりも高
い出力電圧の電圧生成器に接続してもよい）。以下に、
これがどのように達成されるかを説明する。
記載された従来技術の装置に特有の動作中に高いゲート
−ドレイン間の電圧差が生じないＮＭＯＳプルアップ・
トランジスタＱＮ１を使用した、新しい出力ドライバ
（ＯＤ）２０（図１に示した）を教示する。ＰＭＯＳプ
ルアップ・トランジスタＱＰ１のソースは、オンチップ
電源ＶDDに常時接続されている。ＮＭＯＳプルアップ・
トランジスタＱＮ１のゲートは、出力ノードをＶDDにプ
ルアップしているとき以外はＶDDにさらされる。この場
合、ゲート電位は通常ＶDD以上に上がる（ＶDDよりも高
い出力電圧の電圧生成器に接続してもよい）。以下に、
これがどのように達成されるかを説明する。
【０００７】「出力ドライバ」という用語は、ドライバ
が独立したチップ上に配置された場合に適用されること
を指摘しておく、この条件の下では出力ドライバをオフ
チップ・ドライバと呼ぶ方がずっと適切である。本発明
は、出力ドライバが物理的にチップ外にあっても、同一
チップの別の部分にあっても、出力ドライバに適用でき
るはずである。
が独立したチップ上に配置された場合に適用されること
を指摘しておく、この条件の下では出力ドライバをオフ
チップ・ドライバと呼ぶ方がずっと適切である。本発明
は、出力ドライバが物理的にチップ外にあっても、同一
チップの別の部分にあっても、出力ドライバに適用でき
るはずである。
【０００８】本発明のオフチップ・ドライバ２０の３つ
の実施例を図１ないし図３に示す。第１と第２の実施例
の主な違いは、プルアップＮＭＯＳトランジスタＱＮ１
のゲートの電圧を高める方法にある。最後の実施例は、
プルアップ・トランジスタＱＮ１のゲートに常に一定電
圧ＶDDが印加されている（すなわち、電圧をＶDDより高
く高める昇圧電圧がない）点以外は、第１および第２の
実施例と同じである。ＮＭＯＳトランジスタＱＮ１とＰ
ＭＯＳトランジスタＱＰ１を組み合わせて、プルアップ
部２２を構成する。図１ないし図３において、高インピ
ーダンス状態を提供する１つの可能な構成は、ＱＰ１と
ＱＮ３が共に非活動化されるときである。出力ドライバ
のすべての実施例には、ＮＡＮＤ素子ＮＮ１の入力およ
びインバータＩＮＶ１の入力と電気的に連絡している出
力イネーブル・ノードＯＥ（図面中、記号ＤＥで表示さ
れたノードに対応。以下、同様。）が含まれる。データ
入力ノードＤＡＴＡは、ＮＡＮＤ素子ＮＮ１とＮＯＲ装
置ＮＲ１の両方に接続される。
の実施例を図１ないし図３に示す。第１と第２の実施例
の主な違いは、プルアップＮＭＯＳトランジスタＱＮ１
のゲートの電圧を高める方法にある。最後の実施例は、
プルアップ・トランジスタＱＮ１のゲートに常に一定電
圧ＶDDが印加されている（すなわち、電圧をＶDDより高
く高める昇圧電圧がない）点以外は、第１および第２の
実施例と同じである。ＮＭＯＳトランジスタＱＮ１とＰ
ＭＯＳトランジスタＱＰ１を組み合わせて、プルアップ
部２２を構成する。図１ないし図３において、高インピ
ーダンス状態を提供する１つの可能な構成は、ＱＰ１と
ＱＮ３が共に非活動化されるときである。出力ドライバ
のすべての実施例には、ＮＡＮＤ素子ＮＮ１の入力およ
びインバータＩＮＶ１の入力と電気的に連絡している出
力イネーブル・ノードＯＥ（図面中、記号ＤＥで表示さ
れたノードに対応。以下、同様。）が含まれる。データ
入力ノードＤＡＴＡは、ＮＡＮＤ素子ＮＮ１とＮＯＲ装
置ＮＲ１の両方に接続される。
【０００９】ＮＡＮＤ素子ＮＮ１の出力は、ノード２４
に接続される。ノード２４は、ＰＭＯＳプルアップ・ト
ランジスタＱＰ１のゲートに接続される。ＰＭＯＳトラ
ンジスタＱＰ１のソースは、ＶDDに接続される。オフチ
ップ・ドライバ２０が高インピーダンス状態にあると
き、またはノードＤＱが比較的低い電位にプルダウンさ
れているときの２つの期間は、ＰＭＯＳトランジスタＱ
Ｐ１は機能的に「オフ」である。ノードＤＱが比較的高
い電位にプルアップされているとき、およびオフチップ
・ドライバ２０が高インピーダンス状態にないときは、
ＰＭＯＳトランジスタは機能的に「オン」である。ＰＭ
ＯＳトランジスタＱＰ１のドレインは、プルアップＮＭ
ＯＳトランジスタＱＮ１のドレインに接続されている。
プルアップＮＭＯＳトランジスタＱＮ１のゲートを制御
する素子は図１と図２の実施例で異なるが、本開示にお
いて後で説明する。プルアップＮＭＯＳトランジスタＱ
Ｎ１のソースは、出力ノードＤＱとＮＭＯＳトランジス
タＱＮ２のドレインとに接続される。ＮＭＯＳのトラン
ジスタＱＮ２のゲートは、ＶDDにクランプされる。ＮＭ
ＯＳトランジスタＱＮ２のソースは、ＮＭＯＳトランジ
スタＱＮ３のドレインに接続される。ＮＭＯＳトランジ
スタＱＮ３のゲートは、ＮＯＲ素子ＮＲ１の出力によっ
て駆動される。ＮＭＯＳトランジスタＱＮ３のソースは
接地される。
に接続される。ノード２４は、ＰＭＯＳプルアップ・ト
ランジスタＱＰ１のゲートに接続される。ＰＭＯＳトラ
ンジスタＱＰ１のソースは、ＶDDに接続される。オフチ
ップ・ドライバ２０が高インピーダンス状態にあると
き、またはノードＤＱが比較的低い電位にプルダウンさ
れているときの２つの期間は、ＰＭＯＳトランジスタＱ
Ｐ１は機能的に「オフ」である。ノードＤＱが比較的高
い電位にプルアップされているとき、およびオフチップ
・ドライバ２０が高インピーダンス状態にないときは、
ＰＭＯＳトランジスタは機能的に「オン」である。ＰＭ
ＯＳトランジスタＱＰ１のドレインは、プルアップＮＭ
ＯＳトランジスタＱＮ１のドレインに接続されている。
プルアップＮＭＯＳトランジスタＱＮ１のゲートを制御
する素子は図１と図２の実施例で異なるが、本開示にお
いて後で説明する。プルアップＮＭＯＳトランジスタＱ
Ｎ１のソースは、出力ノードＤＱとＮＭＯＳトランジス
タＱＮ２のドレインとに接続される。ＮＭＯＳのトラン
ジスタＱＮ２のゲートは、ＶDDにクランプされる。ＮＭ
ＯＳトランジスタＱＮ２のソースは、ＮＭＯＳトランジ
スタＱＮ３のドレインに接続される。ＮＭＯＳトランジ
スタＱＮ３のゲートは、ＮＯＲ素子ＮＲ１の出力によっ
て駆動される。ＮＭＯＳトランジスタＱＮ３のソースは
接地される。
【００１０】図１および図２に、ＮＭＯＳトランジスタ
ＱＮ１のゲートに印加される電圧を高める電圧昇圧部２
３の２つの実施例が示されている。電圧昇圧部２３は、
ノード２４とＮＭＯＳトランジスタＱＮ１のゲートとの
間に接続される。電圧昇圧部２３は、インバータＩＮＶ
２と、ＮＭＯＳトランジスタＱＮ４として構成できる電
圧昇圧キャパシタとを含む。ＮＭＯＳトランジスタＱＮ
４は、ソースとドレインを１つのノード３０に接続し、
ゲートをもう１つのノード３２に接続することによって
キャパシタとして構成される。図１および図２では、キ
ャパシタとして働くＮＭＯＳトランジスタＱＮ４を使用
することを示しているが、この実施例では、電圧昇圧キ
ャパシタとしてどのような適切なキャパシタも利用する
ことができる。ノード２４はインバータＩＮＶ２の入力
に接続される。インバータＩＮＶ２の出力は、ノード３
０に電気的に接続され、ノード３０はＮＭＯＳトランジ
スタＱＮ４のドレインとソースの両方に接続される。Ｎ
ＭＯＳトランジスタＱＮ４のゲートとプルアップＮＭＯ
ＳトランジスタＱＮ１のゲートは共にノード３２に接続
される。電気部品は、図に示すように接続される。
ＱＮ１のゲートに印加される電圧を高める電圧昇圧部２
３の２つの実施例が示されている。電圧昇圧部２３は、
ノード２４とＮＭＯＳトランジスタＱＮ１のゲートとの
間に接続される。電圧昇圧部２３は、インバータＩＮＶ
２と、ＮＭＯＳトランジスタＱＮ４として構成できる電
圧昇圧キャパシタとを含む。ＮＭＯＳトランジスタＱＮ
４は、ソースとドレインを１つのノード３０に接続し、
ゲートをもう１つのノード３２に接続することによって
キャパシタとして構成される。図１および図２では、キ
ャパシタとして働くＮＭＯＳトランジスタＱＮ４を使用
することを示しているが、この実施例では、電圧昇圧キ
ャパシタとしてどのような適切なキャパシタも利用する
ことができる。ノード２４はインバータＩＮＶ２の入力
に接続される。インバータＩＮＶ２の出力は、ノード３
０に電気的に接続され、ノード３０はＮＭＯＳトランジ
スタＱＮ４のドレインとソースの両方に接続される。Ｎ
ＭＯＳトランジスタＱＮ４のゲートとプルアップＮＭＯ
ＳトランジスタＱＮ１のゲートは共にノード３２に接続
される。電気部品は、図に示すように接続される。
【００１１】電圧昇圧部２３は、理想的なキャパシタの
両端間に交流電圧が印加されるとき、電圧差がキャパシ
タの両端間で瞬間的には変化しないという、ＱＮ４の容
量特性を利用することによって機能する。電圧昇圧プロ
セスの前に、ノード３２にＶDDを印加するためにＱＰ２
が付勢される。電圧昇圧プロセスが始まるとすぐにＱＰ
２は消勢され、電圧昇圧部がノード３２の電圧を制御す
る。昇圧プロセスは、（ゲートＮＮ１の動作のために）
ノード２４における電圧が低い状態から始まり、ノード
３０の電圧が高に反転される。ノード３０の電圧が高に
反転されるとすぐに（この応用例では、ノード３０にお
ける接地からＶDDへの遷移を必要とする）、ＱＮ４の容
量的動作のために、ノード３２の電圧が理想的にはノー
ド３０と同じ量だけ高められる。ノード３２が最初にＶ
DDに充電される間にトランジスタＱＰ２がオフになるた
め、ノード３２の電圧はＶDDからＶDDの２倍に高められ
る。
両端間に交流電圧が印加されるとき、電圧差がキャパシ
タの両端間で瞬間的には変化しないという、ＱＮ４の容
量特性を利用することによって機能する。電圧昇圧プロ
セスの前に、ノード３２にＶDDを印加するためにＱＰ２
が付勢される。電圧昇圧プロセスが始まるとすぐにＱＰ
２は消勢され、電圧昇圧部がノード３２の電圧を制御す
る。昇圧プロセスは、（ゲートＮＮ１の動作のために）
ノード２４における電圧が低い状態から始まり、ノード
３０の電圧が高に反転される。ノード３０の電圧が高に
反転されるとすぐに（この応用例では、ノード３０にお
ける接地からＶDDへの遷移を必要とする）、ＱＮ４の容
量的動作のために、ノード３２の電圧が理想的にはノー
ド３０と同じ量だけ高められる。ノード３２が最初にＶ
DDに充電される間にトランジスタＱＰ２がオフになるた
め、ノード３２の電圧はＶDDからＶDDの２倍に高められ
る。
【００１２】前節で概要を述べた理想的な部品の代わり
に現実の部品を使用すると、昇圧部２３はノード３２の
電圧をＶDDの二倍に高めることはできない。そのとき、
ノード３２で得られる最大電圧上昇は次のように表され
る。
に現実の部品を使用すると、昇圧部２３はノード３２の
電圧をＶDDの二倍に高めることはできない。そのとき、
ノード３２で得られる最大電圧上昇は次のように表され
る。
【数１】［ＱＮ４の容量／（ＱＮ１のゲート容量＋ＱＮ
４の容量）］×ＶDD
４の容量）］×ＶDD
【００１３】本発明の設計上の主な考慮事項の１つは、
ＮＭＯＳトランジスタＱＮ１のゲート電位とソース電位
の間の電圧差を制限することである。これは、外部回路
によって、ＶDDよりも大きい電圧がＤＱに印加される場
合に生じる。
ＮＭＯＳトランジスタＱＮ１のゲート電位とソース電位
の間の電圧差を制限することである。これは、外部回路
によって、ＶDDよりも大きい電圧がＤＱに印加される場
合に生じる。
【００１４】ＱＮ１のゲートとドレインの間の電位の制
限は、本発明においては、上記のようにノード３２に印
加される電圧を（ＤＱに印加されたのと同じ極性の）ゼ
ロではないある値に高めることによって達成される。こ
のようにして、上記のＮＭＯＳトランジスタＱＮ１のゲ
ートとソースの間の電圧差が制限され、オフチップ・ド
ライバの寿命と信頼性が高められる。
限は、本発明においては、上記のようにノード３２に印
加される電圧を（ＤＱに印加されたのと同じ極性の）ゼ
ロではないある値に高めることによって達成される。こ
のようにして、上記のＮＭＯＳトランジスタＱＮ１のゲ
ートとソースの間の電圧差が制限され、オフチップ・ド
ライバの寿命と信頼性が高められる。
【００１５】このプルアップ装置２２のＮＭＯＳトラン
ジスタＱＮ１の電圧差を制限する実施例はいくつかあ
る。それらの実施例を図１ないし図３に示す。さらに、
図１および図２には、ノード３２の電圧レベルをＤＱに
印加されるのと同じ極性でさらに高め（それによって、
ＮＭＯＳトランジスタＱＮ１のソースとゲートの間の電
圧差を減少させ）る上記の電圧昇圧部２３が含まれてい
る。図１および図２の実施例の結果として生じる最大通
常動作電圧差は次のようになる。
ジスタＱＮ１の電圧差を制限する実施例はいくつかあ
る。それらの実施例を図１ないし図３に示す。さらに、
図１および図２には、ノード３２の電圧レベルをＤＱに
印加されるのと同じ極性でさらに高め（それによって、
ＮＭＯＳトランジスタＱＮ１のソースとゲートの間の電
圧差を減少させ）る上記の電圧昇圧部２３が含まれてい
る。図１および図２の実施例の結果として生じる最大通
常動作電圧差は次のようになる。
【数２】電圧差＝電圧ＤＱ−ドライバ電圧−昇圧電圧
【００１６】ドライバ電圧は、図１および図２におい
て、昇圧開始前にノード３２に印加される最初の電位で
ある（図１と図２ではＶDD）。図３の実施例は、図３の
実施例において（関連回路に加えて）電圧昇圧部２３が
除かれている点外は図１および図２の実施例と同じであ
る。したがって、図３の実施例に関して、結果として生
じる最大通常動作電圧差は、次のようになる。
て、昇圧開始前にノード３２に印加される最初の電位で
ある（図１と図２ではＶDD）。図３の実施例は、図３の
実施例において（関連回路に加えて）電圧昇圧部２３が
除かれている点外は図１および図２の実施例と同じであ
る。したがって、図３の実施例に関して、結果として生
じる最大通常動作電圧差は、次のようになる。
【数３】電圧差＝電圧ＤＱ−ドライバ電圧
【００１７】図１、図２または図３の実施例のどれを使
用するかの選択は、ＮＭＯＳトランジスタＱＮ１がソー
スとゲートの間のより大きな電圧差に耐えられるかどう
か、あるいは図１および図２の実施例の場合のように電
圧差を制限するために昇圧電圧が必要かどうかによって
決まる。
用するかの選択は、ＮＭＯＳトランジスタＱＮ１がソー
スとゲートの間のより大きな電圧差に耐えられるかどう
か、あるいは図１および図２の実施例の場合のように電
圧差を制限するために昇圧電圧が必要かどうかによって
決まる。
【００１８】図１において、プルアップＮＭＯＳトラン
ジスタＱＮ１の電圧ドライバを構成する他の素子には、
インバータＩＮＶ１、ＰＭＯＳトランジスタＱＰ２、Ｑ
Ｐ３、ＱＰ４、およびＮＭＯＳトランジスタＱＮ５、Ｑ
Ｎ６が含まれる。ノード２４は、図示したようにインバ
ータＩＮＶ３の入力と電気的に接続されている。
ジスタＱＮ１の電圧ドライバを構成する他の素子には、
インバータＩＮＶ１、ＰＭＯＳトランジスタＱＰ２、Ｑ
Ｐ３、ＱＰ４、およびＮＭＯＳトランジスタＱＮ５、Ｑ
Ｎ６が含まれる。ノード２４は、図示したようにインバ
ータＩＮＶ３の入力と電気的に接続されている。
【００１９】ＰＭＯＳトランジスタＱＰ２とＱＰ３は相
互作用して機能的にダイオード３５を形成する。このダ
イオードは、ＱＰ２がオンのとき、得られるノード３２
の最小電圧がＶDDとなることを保証する。さらに、この
ダイオード構成（ＱＰ３がオフになる）により、電圧昇
圧部２３の動作のため、ノード３２がＶDDよりも高い電
圧に達することができるようになる。電圧昇圧部のこの
昇圧動作は、理想的なキャパシタは、キャパシタの一端
の電圧が高められた場合に特定の電圧レベルを維持する
という既知の特性に基づいている。
互作用して機能的にダイオード３５を形成する。このダ
イオードは、ＱＰ２がオンのとき、得られるノード３２
の最小電圧がＶDDとなることを保証する。さらに、この
ダイオード構成（ＱＰ３がオフになる）により、電圧昇
圧部２３の動作のため、ノード３２がＶDDよりも高い電
圧に達することができるようになる。電圧昇圧部のこの
昇圧動作は、理想的なキャパシタは、キャパシタの一端
の電圧が高められた場合に特定の電圧レベルを維持する
という既知の特性に基づいている。
【００２０】図２において、プルアップＮＭＯＳトラン
ジスタＱＮ１のゲートの電気的レベルに寄与する他の素
子には、図示したように接続されたＮＭＯＳトランジス
タＱＮ１０が含まれる。ＮＭＯＳトランジスタの動作に
より、ノード３２に少なくともＶDDが常時印加されるこ
とが保証され、同時に電圧昇圧部２３がノード３２の電
圧をＶDD以上に高めることが可能である。（ＮＭＯＳト
ランジスタＱＮ１０の動作のため）ノード３２で許容さ
れる最大電圧は、次式のようになる。
ジスタＱＮ１のゲートの電気的レベルに寄与する他の素
子には、図示したように接続されたＮＭＯＳトランジス
タＱＮ１０が含まれる。ＮＭＯＳトランジスタの動作に
より、ノード３２に少なくともＶDDが常時印加されるこ
とが保証され、同時に電圧昇圧部２３がノード３２の電
圧をＶDD以上に高めることが可能である。（ＮＭＯＳト
ランジスタＱＮ１０の動作のため）ノード３２で許容さ
れる最大電圧は、次式のようになる。
【数４】（ＶDDの２倍）−（ＱＮ１０のしきい値電圧）
【００２１】図２には、一緒に機能して、ノード３２に
印加される最大電圧を制限するトランジスタＱＮ１１と
ＱＮ１２も示されている。この構成については、ノード
３２に印加される最大電圧を所望のレベルに制限するし
きい値回路としてどんな構成も使用できるという点以外
は詳しく説明しないことにする。
印加される最大電圧を制限するトランジスタＱＮ１１と
ＱＮ１２も示されている。この構成については、ノード
３２に印加される最大電圧を所望のレベルに制限するし
きい値回路としてどんな構成も使用できるという点以外
は詳しく説明しないことにする。
【００２２】図１および図２に示した電気回路では、電
圧昇圧部２３の動作前にノード３２の電圧レベルをＶDD
に維持し、電圧昇圧部の印加後にその電圧をより高いレ
ベルにすることができるが、その代わりに、図３の実施
例では、ノード３２に一定電圧ＶDDを印加する。図１、
図２または図３の実施例のどの回路を使用するかは、Ｑ
Ｎ１にどの程度の保護を与えることが望ましいかによっ
て決まり、それは主として他の回路上の考慮事項によっ
て決まる。
圧昇圧部２３の動作前にノード３２の電圧レベルをＶDD
に維持し、電圧昇圧部の印加後にその電圧をより高いレ
ベルにすることができるが、その代わりに、図３の実施
例では、ノード３２に一定電圧ＶDDを印加する。図１、
図２または図３の実施例のどの回路を使用するかは、Ｑ
Ｎ１にどの程度の保護を与えることが望ましいかによっ
て決まり、それは主として他の回路上の考慮事項によっ
て決まる。
【００２３】図１の実施例では、ＮＡＮＤ素子ＮＮ１の
動作により、出力イネーブルＯＥ入力信号が低のとき、
ノード２４は高になる。その結果、ＰＭＯＳトランジス
タＱＰ１がオフになる。これにより、ノード４５は接地
電位とＶDDの間で浮動するようになる。さらに、ノード
２４が高のとき、ノード３６は低になり、ＰＭＯＳトラ
ンジスタＱＰ２がオンになってノード３２をＶDDに充電
し、ＰＭＯＳトランジスタＱＰ３がオフになる。
動作により、出力イネーブルＯＥ入力信号が低のとき、
ノード２４は高になる。その結果、ＰＭＯＳトランジス
タＱＰ１がオフになる。これにより、ノード４５は接地
電位とＶDDの間で浮動するようになる。さらに、ノード
２４が高のとき、ノード３６は低になり、ＰＭＯＳトラ
ンジスタＱＰ２がオンになってノード３２をＶDDに充電
し、ＰＭＯＳトランジスタＱＰ３がオフになる。
【００２４】高インピーダンス状態の間、前節で述べた
ように出力イネーブルＯＥ入力信号が低のとき、ＮＭＯ
ＳトランジスタＱＮ１のゲートはＶDD（たとえば３ボル
ト）であり、一方、ノード４５はＶDDと接地電位の間で
浮動する。出力ノードＤＱが５ボルトである場合でも、
ＱＮ１のゲート・ドレイン間電圧は２ボルトに制限され
る。これは、素子の許容限界の範囲内であり、従来技術
の５ボルトの電圧差よりもかなり優れている。この電圧
差の制限により、ＮＭＯＳトランジスタＱＮ１の、した
がって一般にオフチップ・ドライバ２０の信頼性と耐久
性が向上する。
ように出力イネーブルＯＥ入力信号が低のとき、ＮＭＯ
ＳトランジスタＱＮ１のゲートはＶDD（たとえば３ボル
ト）であり、一方、ノード４５はＶDDと接地電位の間で
浮動する。出力ノードＤＱが５ボルトである場合でも、
ＱＮ１のゲート・ドレイン間電圧は２ボルトに制限され
る。これは、素子の許容限界の範囲内であり、従来技術
の５ボルトの電圧差よりもかなり優れている。この電圧
差の制限により、ＮＭＯＳトランジスタＱＮ１の、した
がって一般にオフチップ・ドライバ２０の信頼性と耐久
性が向上する。
【００２５】出力イネーブルＯＥ入力信号が高になると
きは、データ入力ノードの電位が低い場合にだけＱＮ３
は活動状態になる。データ入力ノードが高電位である場
合、ノード２４は低になり、ノード３０は高になって、
電圧昇圧キャパシタＱＮ４を充電させる。この結果、Ｎ
ＭＯＳトランジスタＱＮ１のゲートに電気的に接続され
たノード３２が、その現レベル（通常はトランジスタＱ
Ｐ２が活動状態のときＶDD）以上に、理想的にはＶDDの
２倍であるが、より実際的にはＱＮ４とＱＮ１の特性に
応じて上記のようにそれよりいくらか小さい値にまで昇
圧する。このため、ＮＭＯＳトランジスタＱＮ１のゲー
トとソースの間の電圧差がさらに低い値にまで減少す
る。
きは、データ入力ノードの電位が低い場合にだけＱＮ３
は活動状態になる。データ入力ノードが高電位である場
合、ノード２４は低になり、ノード３０は高になって、
電圧昇圧キャパシタＱＮ４を充電させる。この結果、Ｎ
ＭＯＳトランジスタＱＮ１のゲートに電気的に接続され
たノード３２が、その現レベル（通常はトランジスタＱ
Ｐ２が活動状態のときＶDD）以上に、理想的にはＶDDの
２倍であるが、より実際的にはＱＮ４とＱＮ１の特性に
応じて上記のようにそれよりいくらか小さい値にまで昇
圧する。このため、ＮＭＯＳトランジスタＱＮ１のゲー
トとソースの間の電圧差がさらに低い値にまで減少す
る。
【００２６】図２の構成において、ＮＭＯＳトランジス
タＱＮ１のゲートはＶDD−ＶTMに接続されている。ここ
でＶTMは、図１の場合におけるＶDDの代わりに、ＱM10
のしきい値電圧である。ＮＭＯＳトランジスタＱＮ１１
とＱＮ１２は、高インピーダンス状態にあるとき、ノー
ド３２の電位をＶDD＋２ＶTMの最大値に維持する。別法
として、単一のダイオードを使ってノード３２をＶDD＋
ＶTMにクランプすることもできる。
タＱＮ１のゲートはＶDD−ＶTMに接続されている。ここ
でＶTMは、図１の場合におけるＶDDの代わりに、ＱM10
のしきい値電圧である。ＮＭＯＳトランジスタＱＮ１１
とＱＮ１２は、高インピーダンス状態にあるとき、ノー
ド３２の電位をＶDD＋２ＶTMの最大値に維持する。別法
として、単一のダイオードを使ってノード３２をＶDD＋
ＶTMにクランプすることもできる。
【００２７】以上説明したように、ＰＭＯＳおよびＮＭ
ＯＳトランジスタ装置を使うことによって、ＯＤ２０
は、従来技術の装置の特徴である、過度のゲート・ドレ
イン電圧がＮＭＯＳのＱＮ１に印加されることがなくな
る。この結果、ＯＤの信頼性が改善される。
ＯＳトランジスタ装置を使うことによって、ＯＤ２０
は、従来技術の装置の特徴である、過度のゲート・ドレ
イン電圧がＮＭＯＳのＱＮ１に印加されることがなくな
る。この結果、ＯＤの信頼性が改善される。
【００２８】図３では、電圧ＶDDが常にＱＮ１のゲート
に印加される。これも本発明の範囲内に含まれる。図１
および図２に示した実施例と図３に示した実施例の違い
は、（図１および図２では）プルアップの間にノードＤ
Ｑが上昇できる最大電圧がＶDDであり、図３ではＶDD−
ＶTM（ＶTMはＱＮ１から得られる）であることである。
また、図１、図２または図３のどの実施例を使用すべき
かは、主として、トランジスタＱＮ１のソースとゲート
の間で許容される電圧差に基づいて決める。
に印加される。これも本発明の範囲内に含まれる。図１
および図２に示した実施例と図３に示した実施例の違い
は、（図１および図２では）プルアップの間にノードＤ
Ｑが上昇できる最大電圧がＶDDであり、図３ではＶDD−
ＶTM（ＶTMはＱＮ１から得られる）であることである。
また、図１、図２または図３のどの実施例を使用すべき
かは、主として、トランジスタＱＮ１のソースとゲート
の間で許容される電圧差に基づいて決める。
【００２９】以上記載し図示した実施例は、例示的なも
のであり、範囲を限定するものではない。本開示を検討
する際、当業者の知識の範囲内である上記実施例に対す
る修正は、本発明の範囲内に含まれるものとする。
のであり、範囲を限定するものではない。本開示を検討
する際、当業者の知識の範囲内である上記実施例に対す
る修正は、本発明の範囲内に含まれるものとする。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）ＮＭＯＳプルアップ・トランジスタ
の両端間の電圧を制御する装置であって、電圧が印加さ
れるソース・ノードと、電圧が印加されるゲート・ノー
ドと、前記ゲート・ノードに印加される電圧を調整する
制御手段とを含み、前記ソース・ノードと前記ゲート・
ノードとの電圧の差が所望のレベルに制限されることを
特徴とする装置。 （２）前記制御手段が、前記ゲート・ノードに印加され
る電圧と同じ極性の、接地電圧よりも高い電圧を継続的
に印加することを特徴とする、上記（１）に記載の装
置。 （３）前記より高い電圧が、オンチップ電源電圧ＶDDと
等しいかまたはそれよりも高いことを特徴とする上記
（１）または（２）に記載の装置。 （４）前記より高い電圧が、前記ＶDDに昇圧キャパシタ
電圧を加えた値に等しいことを特徴とする、上記（３）
に記載の装置。 （５）前記制御手段によって使用されるオンチップ電源
電圧ＶDDをさらに含むことを特徴とする、上記（１）に
記載の装置。 （６）前記制御手段がさらに、オンチップ電源電圧より
も高い電圧をゲート位置に印加する昇圧手段を含むこと
を特徴とする、上記（５）に記載の装置。 （７）前記ゲート・ノードに印加される最低電圧の値を
オンチップ電源電圧に制限するダイオード手段をさらに
含むことを特徴とする、上記（５）に記載の装置。 （８）前記ＮＭＯＳプルアップ・トランジスタが高イン
ピーダンス状態になることができ、同時に前記ソース・
ノードと前記ゲート・ノードの間の電圧差が制限される
ことを特徴とする、上記（１）に記載の装置。 （９）ソース、ゲートおよびドレインを有するＮＭＯＳ
プルアップ・トランジスタに印加される電圧を制御する
方法であって、第１の電圧をゲートに印加する段階と、
第２の電圧をソースに印加する段階と、第１の電圧と第
２の電圧の間の電圧差を所望レベルよりも低く制限する
段階とを含む方法。 （１０）前記電圧差が、第２の電圧とオンチップ電源電
圧ＶDDとの差に等しいことを特徴とする、上記（９）に
記載の方法。 （１１）前記電圧差が、第２の電圧と、オンチップ電源
電圧ＶDDと昇圧キャパシタ電圧の和との差に等しいこと
を特徴とする、上記（９）に記載の方法。 （１２）前記第１の電圧が、オンチップ電源電圧に制限
されることを特徴とする、上記（９）に記載の方法。 （１３）前記ＮＭＯＳプルアップ・トランジスタが、高
インピーダンス状態で操作されるオフチップ・ドライバ
に接続されていることを特徴とする、上記（９）に記載
の方法。 （１４）ＮＭＯＳプルアップ・トランジスタの両端間の
電圧を制御する装置であって、電圧が印加されるソース
・ノードと、電圧が印加されるゲート・ノードと、オフ
チップ電源電圧（ＶDD）の最大値を前記ゲート・ノード
に印加する電圧制御手段とを含む装置。 （１５）前記電圧制御手段がさらに、前記ＶDDよりも高
い電圧を印加する電圧昇圧部を含むことを特徴とする、
上記（１５）に記載の装置。 （１６）前記電圧制御手段がさらに、電圧昇圧キャパシ
タを含むことを特徴とする、上記（１５）に記載の装
置。 （１７）前記電圧昇圧部がさらにインバータを含むこと
を特徴とする、上記（１５）に記載の装置。 （１８）前記ＶDDに加えて前記電圧昇圧部によって達成
される最大電圧が、［ＱＮ４の容量／（ＱＮ１のゲート
容量＋ＱＮ４の容量）］×ＶDDで表されることを特徴と
する上記（１５）に記載の装置。 （１９）前記ＶDDに加えて、前記電圧昇圧部によって達
成される最大電圧上昇が、［ＱＮ４の容量／（ＱＮ１の
ゲート容量＋ＱＮ４の容量）］×ＶDD−ＶTMで表される
ことを特徴とする上記（１５）に記載の装置。
の両端間の電圧を制御する装置であって、電圧が印加さ
れるソース・ノードと、電圧が印加されるゲート・ノー
ドと、前記ゲート・ノードに印加される電圧を調整する
制御手段とを含み、前記ソース・ノードと前記ゲート・
ノードとの電圧の差が所望のレベルに制限されることを
特徴とする装置。 （２）前記制御手段が、前記ゲート・ノードに印加され
る電圧と同じ極性の、接地電圧よりも高い電圧を継続的
に印加することを特徴とする、上記（１）に記載の装
置。 （３）前記より高い電圧が、オンチップ電源電圧ＶDDと
等しいかまたはそれよりも高いことを特徴とする上記
（１）または（２）に記載の装置。 （４）前記より高い電圧が、前記ＶDDに昇圧キャパシタ
電圧を加えた値に等しいことを特徴とする、上記（３）
に記載の装置。 （５）前記制御手段によって使用されるオンチップ電源
電圧ＶDDをさらに含むことを特徴とする、上記（１）に
記載の装置。 （６）前記制御手段がさらに、オンチップ電源電圧より
も高い電圧をゲート位置に印加する昇圧手段を含むこと
を特徴とする、上記（５）に記載の装置。 （７）前記ゲート・ノードに印加される最低電圧の値を
オンチップ電源電圧に制限するダイオード手段をさらに
含むことを特徴とする、上記（５）に記載の装置。 （８）前記ＮＭＯＳプルアップ・トランジスタが高イン
ピーダンス状態になることができ、同時に前記ソース・
ノードと前記ゲート・ノードの間の電圧差が制限される
ことを特徴とする、上記（１）に記載の装置。 （９）ソース、ゲートおよびドレインを有するＮＭＯＳ
プルアップ・トランジスタに印加される電圧を制御する
方法であって、第１の電圧をゲートに印加する段階と、
第２の電圧をソースに印加する段階と、第１の電圧と第
２の電圧の間の電圧差を所望レベルよりも低く制限する
段階とを含む方法。 （１０）前記電圧差が、第２の電圧とオンチップ電源電
圧ＶDDとの差に等しいことを特徴とする、上記（９）に
記載の方法。 （１１）前記電圧差が、第２の電圧と、オンチップ電源
電圧ＶDDと昇圧キャパシタ電圧の和との差に等しいこと
を特徴とする、上記（９）に記載の方法。 （１２）前記第１の電圧が、オンチップ電源電圧に制限
されることを特徴とする、上記（９）に記載の方法。 （１３）前記ＮＭＯＳプルアップ・トランジスタが、高
インピーダンス状態で操作されるオフチップ・ドライバ
に接続されていることを特徴とする、上記（９）に記載
の方法。 （１４）ＮＭＯＳプルアップ・トランジスタの両端間の
電圧を制御する装置であって、電圧が印加されるソース
・ノードと、電圧が印加されるゲート・ノードと、オフ
チップ電源電圧（ＶDD）の最大値を前記ゲート・ノード
に印加する電圧制御手段とを含む装置。 （１５）前記電圧制御手段がさらに、前記ＶDDよりも高
い電圧を印加する電圧昇圧部を含むことを特徴とする、
上記（１５）に記載の装置。 （１６）前記電圧制御手段がさらに、電圧昇圧キャパシ
タを含むことを特徴とする、上記（１５）に記載の装
置。 （１７）前記電圧昇圧部がさらにインバータを含むこと
を特徴とする、上記（１５）に記載の装置。 （１８）前記ＶDDに加えて前記電圧昇圧部によって達成
される最大電圧が、［ＱＮ４の容量／（ＱＮ１のゲート
容量＋ＱＮ４の容量）］×ＶDDで表されることを特徴と
する上記（１５）に記載の装置。 （１９）前記ＶDDに加えて、前記電圧昇圧部によって達
成される最大電圧上昇が、［ＱＮ４の容量／（ＱＮ１の
ゲート容量＋ＱＮ４の容量）］×ＶDD−ＶTMで表される
ことを特徴とする上記（１５）に記載の装置。
【図１】ＮＭＯＳプルアップ・トランジスタを組み込ん
だ、本発明のオフチップ・ドライバの第１の実施例の概
略図である。
だ、本発明のオフチップ・ドライバの第１の実施例の概
略図である。
【図２】本発明のオフチップ・ドライバの代替実施例の
図１と類似の図である。
図１と類似の図である。
【図３】電圧昇圧部をなくした、本発明のオフチップ・
ドライバのもう１つの代替実施例の図１と類似の図であ
る。
ドライバのもう１つの代替実施例の図１と類似の図であ
る。
【符号の説明】 ２０ オフチップ・ドライバ ２２ プルアップ部 ２３ 電圧昇圧部 ２４ ノード ３０ ノード ３２ ノード ３５ ダイオード ３６ ノード ４５ ノード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キリハタ・トシアキ アメリカ合衆国12590 ニューヨーク州 ワッピンガーズ・フォールズ タウン・ ビュー・ドライブ 38 (72)発明者 マシュー・ロバート・ワードマン アメリカ合衆国10541 ニューヨーク州 マホパック シカモア・ロード 32 (56)参考文献 米国特許5128563（ＵＳ，Ａ) 米国特許5270588（ＵＳ，Ａ) 米国特許5065049（ＵＳ，Ａ) 米国特許4914323（ＵＳ，Ａ) 米国特許4772812（ＵＳ，Ａ) 米国特許5300832（ＵＳ，Ａ) 欧州特許出願公開130273（ＥＰ，Ａ ２) 欧州特許出願公開154370（ＥＰ，Ａ １)
Claims (5)
- 【請求項１】ＰＭＯＳプルアップ・トランジスタ，ＮＭ
ＯＳプルアップ・トランジスタ、およびＮＭＯＳプルダ
ウン・トランジスタのプッシュプル出力段を含み、前記
ＮＭＯＳプルアップ・トランジスタのソース・ノードが
供給電圧Ｖｄｄよりも高い供給電圧にさらされる可能性
のある回路装置において、 前記高い供給電圧にさらされた場合に前記ＮＭＯＳプル
アップ・トランジスタのソース・ノードおよびゲート・
ノード間の電圧差を所定の電圧に制限して保護するため
の制御回路であって、 前記ゲート・ノードに印加される電圧と同じ極性で接地
電位よりも実質的に前記Ｖｄｄ電圧だけ高い電圧および
前記Ｖｄｄ電圧とキャパシタ電圧との和だけ高い電圧を
選択的に前記ゲート・ノードへ継続的に供給するゲート
電圧制御手段を有することを特徴とする制御回路。 - 【請求項２】前記ゲート・ノードへ印加される最小電圧
をオンチップ電源電圧に制限するためのダイオード手段
を前記制御回路に設けたことを特徴とする請求項１に記
載の回路装置。 - 【請求項３】前記制御回路は、前記ゲート・ノードに接
続され前記Ｖｄｄ電圧とキャパシタ電圧との和に相当す
る高い電圧を印加するための電圧昇圧手段を含むことを
特徴とする請求項１または２に記載の回路装置。 - 【請求項４】前記ＮＭＯＳプルアップ・トランジスタの
ソース・ノードおよびゲート・ノード間の電圧差が所定
の電圧に制限されている間に、前記ＮＭＯＳプルアップ
・トランジスタが高インピーダンス状態に入り得ること
を特徴とする請求庫１に記載の回路装置。 - 【請求項５】ＮＭＯＳプルアップ・トランジスタＱＮ１
の両端間の電圧を制限するための制御回路であって、 前記ＮＭＯＳプルアップ・トランジスタのソースに接続
され、オンチップ電源電圧Ｖｄｄよりも高い供給電圧に
さらされる可能性のあるソース・ノードと、 前記ＮＭＯＳプルアップ・トランジスタのゲートに接続
され、可変電圧にさらされる可能性のあるゲート・ノー
ドと、 前記ゲート・ノードへ前記電源電圧Ｖｄｄを印加するた
めの手段、ならびに前記電源電圧Ｖｄｄとその昇圧キャ
パシタ電圧との和の高い電圧を発生するための昇圧キャ
パシタおよびインバータを含む電圧昇圧手段から成るゲ
ート電圧制御手段と、 前記ＮＭＯＳプルアップ・トランジスタのゲートに接続
され閾値電圧Ｖｔを有する他のＮＭＯＳトランジスタＱ
Ｎ４と、 を備え、 前記Ｖｄｄ電圧に加えて、前記電圧昇圧手段によって達
成される最大電圧上昇が、 ［ＱＮ４の容量／（ＱＮ１のゲート容量＋ＱＮ４の容
量）］×（Ｖｄｄ−Ｖｔ）で表されることを特徴とする
制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/230,265 US5483179A (en) | 1994-04-20 | 1994-04-20 | Data output drivers with pull-up devices |
| US230265 | 1994-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297706A JPH07297706A (ja) | 1995-11-10 |
| JP3026738B2 true JP3026738B2 (ja) | 2000-03-27 |
Family
ID=22864551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07070240A Expired - Lifetime JP3026738B2 (ja) | 1994-04-20 | 1995-03-28 | プルアップ装置付きデータ出力ドライバ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5483179A (ja) |
| EP (1) | EP0678800A3 (ja) |
| JP (1) | JP3026738B2 (ja) |
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| US6150843A (en) * | 1998-01-29 | 2000-11-21 | Vlsi Technology, Inc. | Five volt tolerant I/O buffer |
| US6141263A (en) * | 1999-03-01 | 2000-10-31 | Micron Technology, Inc. | Circuit and method for a high data transfer rate output driver |
| EP1440512A1 (en) * | 2001-10-29 | 2004-07-28 | Leopard Logic, Inc. | Programmable interface for field programmable gate array cores |
| US6731134B1 (en) | 2003-03-31 | 2004-05-04 | International Business Machines Corporation | Tri-state delay boost |
| KR101675562B1 (ko) * | 2010-05-04 | 2016-11-11 | 삼성전자주식회사 | 전원 장치 |
| KR101675561B1 (ko) * | 2010-05-04 | 2016-11-15 | 삼성전자주식회사 | 전원 장치 |
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|---|---|---|---|---|
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| KR910005609B1 (ko) * | 1988-07-19 | 1991-07-31 | 삼성전자 주식회사 | 복수전압 ic용 입력신호 로직 판별회로 |
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1994
- 1994-04-20 US US08/230,265 patent/US5483179A/en not_active Expired - Fee Related
-
1995
- 1995-03-24 EP EP95104379A patent/EP0678800A3/en not_active Withdrawn
- 1995-03-28 JP JP07070240A patent/JP3026738B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5483179A (en) | 1996-01-09 |
| JPH07297706A (ja) | 1995-11-10 |
| EP0678800A2 (en) | 1995-10-25 |
| EP0678800A3 (en) | 1997-06-11 |
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