JP4392912B2 - 昇圧回路装置及びそれを用いる半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路装置に係り、特に、広い動作電圧範囲が必要とされるマイクロプロセッサなどの半導体集積回路に実装されて半導体集積回路の電源を昇圧するに好適な昇圧回路装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサとして、携帯機器などに組み込むために、低電圧動作が可能でかつ消費電力の少ないものの需要が高まっている。すなわち、通常、ＣＭＯＳ論理回路で構成されたマイクロプロセッサの場合、ＭＯＳトランジスタのしきい値電圧Ｖｔｈを上回る電源電圧があれば動作速度が低下するものの論理回路を構成する各ＣＭＯＳゲートの論理的な動作は可能である。しかし、電源電圧が、例えば５ボルトから２ボルト以下の低電圧になると、ＭＯＳトランジスタのゲート・ソース間電圧がＭＯＳトランジスタのしきい値電圧Ｖｔｈに近づく結果、ＭＯＳトランジスタのオン抵抗が増大する。特に、トランスファゲートを用いた回路などにおいては、トランスファゲートが伝達する端子電圧によってはそのトランスファゲートを構成するＭＯＳトランジスタのゲート・ソース間電圧がＶｔｈを下回ることがある。このような場合には、トランスファゲートのオン抵抗は極めて大きなものとなり、正規の電圧レベルの伝達を阻害することになる。またマスクＲＯＭなどのメモリモジュールにおいては、電源電圧の低下はメモリマットのワード線駆動電圧などの低下を意味する。すなわち、メモリマットを構成するメモリＭＯＳのうちゲートがワード線に接続されたメモリＭＯＳのゲート・ソース間電圧が低下することとなり、メモリＭＯＳのドレイン電流が減衰してデータ読み出し時間の増大を招くことになる。
【０００３】
そこで、電源電圧の仕様が低いもの、例えば、２Ｖ以下のものに対処するために、例えば、特開平8−149801 号公報に記載されているように、低電圧による電源電圧を昇圧し、昇圧された電圧によってトランスファゲート(ＭＯＳ側ゲート)やメモリモジュールのワード線を駆動して低電源電圧下においても、所望の動作を確保するようにした方式が採用されている。
【０００４】
【発明が解決しようとする課題】
従来技術においては、充電期間と電荷転送期間を含む昇圧サイクルのうち充電期間に、電源電圧ＶＣＣのレベルに充電された昇圧用容量の一方の端子にスイッチング回路を介して電源電圧を印加して昇圧用容量をさらに充電し、充電期間後の電荷転送期間においては、充電された昇圧用容量の電荷を出力端子を介して負荷に転送し、原理的には、常に、電源端子に印加される電源電圧ＶＣＣの２倍に相当する昇圧電圧を発生するようになっている。このため、従来の昇圧回路を内蔵した半導体集積回路装置を、電源電圧ＶＣＣとして比較的高電圧域にあるもの、例えば、電源電圧ＶＣＣが４Ｖを超えるものに用いると、発生した昇圧電圧が素子(ＭＯＳトランジスタ)耐圧を上回って、信頼性の低下もしくは素子破壊を招く恐れがある。ただし、昇圧用容量の一方の端子と電源端子と並列に、すなわちスイッチング回路と並列に電圧クランプ回路（３個のＰＭＯＳトランジスタを直列接続した回路であって、各ＰＭＯＳトランジスタのしきい値がＶｔｈｐに設定されている回路）を接続すれば、昇圧回路を電源電圧ＶＣＣ＋３×｜Ｖｔｈｐ｜にクランプすることができる。
【０００５】
しかし、近年、半導体素子の微細化に伴い素子耐圧は低下傾向にあり、使用電源電圧ＶＣＣの範囲の上限と許容印加電圧（あるいは素子耐圧）とが近接してきており、上述したような電圧クランプ方式では電源電圧ＶＣＣ範囲の上限側でクランプ電圧が許容印加電圧を超える恐れがある。
【０００６】
一方、クランプ電圧を低減するには、電圧クランプ回路を構成しているPMOSトランジスタの直列接続段数を削減するなどして電圧クランプ回路の電圧降下を小さくすればよいが、この方式では、逆に電源電圧ＶＣＣが低電圧域の仕様のものに適用した場合には昇圧効率が低下し、クランプ電圧を単に低減することはできない。またクランプ電圧を、電圧クランプ回路を構成する各ＰＭＯＳトランジスタの素子パラメータ、すなわちＶｔｈｐのばらつきに対して、その接続段数倍、例えば３個直列接続のときには３倍の変動を来すことになり、低電圧域での昇圧効率の確保と高電圧域での昇圧電圧の制限との両立が困難である。さらに、電圧クランプ回路が動作して電圧クランプが働くまでには、ある時間遅れが存在するため、その遅れ時間によりクランプ電圧を超えたピーク電圧が発生する恐れもある。
【０００７】
また、過電圧の発生を防止する他の方策として、前述の公報に記載されているように、電源と電源端子との間にディプリーション型ＮＭＯＳトランジスタ（以下、Ｄ−ＭＯＳと称する。）を接続し、電源端子への印加電圧そのものをクランプする方式を採用することもできる。この方式を採用すれば、電源電圧ＶＣＣがＤ−ＭＯＳのしきい値電圧｜ＶｔｈＤ｜以上の範囲において、電源端子の電圧を｜ＶｔｈＤ｜程度にクランプすることができるので、昇圧電圧を｜ＶｔｈＤ｜の２倍程度に抑制することができる。
【０００８】
しかし、逆に、電源電圧ＶＣＣが｜ＶｔｈＤ｜を下回った場合には電源電圧ＶＣＣの倍の電圧が昇圧電圧として生成されることになる。このため、Ｄ−MOSを用いた場合には、２×｜ＶｔｈＤ｜なる昇圧電圧が、この昇圧電圧を利用する回路が必要とする電圧を下限とし、また許容印加電圧を上限とする電圧範囲内になければならない。しかも、素子パラメータのばらつきを考慮すると、上記昇圧電圧を所定の電圧範囲内に収めることは、許容印加電圧の上限が低下するにしたがって困難となる。また、Ｄ−ＭＯＳを用いることは、半導体チップ製造上、その分のマスク枚数の増大および工数増大を招き、製造コストの点で不利となる。
例えば、同一チップ上の回路要素のうち昇圧回路以外の他の回路要素にＤ−ＭＯＳを使用したとしても、各Ｄ−ＭＯＳを昇圧回路素子と同一のしきい値電圧で利用可能でない限り、余分なマスクが必要になったり、工数が増加したりすることになる。
【０００９】
本発明の目的は、電源電圧の大きさによって昇圧レベルを規制することができる昇圧回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明は、電源端子と出力端子との間に挿入された昇圧用容量の一方の端子に充電期間と電荷転送期間を含む昇圧サイクルのうち前記充電期間に電源電圧を印加し他方の端子には基準電位の電圧を印加し、その後の電荷転送期間では前記昇圧用容量の他方の端子に前記電源電圧を印加し一方の端子から前記昇圧用容量に蓄積された電荷を前記出力端子に転送し、前記充電期間を前記電源電圧の大きさにより調整してなる昇圧回路装置を構成したものである。
【００１１】
前記昇圧回路装置を構成するに際しては、電源電圧が設定電圧以下のときには前記電源電圧の低下に応じて前記充電期間を長く調整し、前記電源電圧が前記設定電圧を超えたときには前記充電期間を零にまたは電源電圧の大きさに応じて短く調整したりすることもでき、また、充電期間を電源電圧の大きさにより調整する代わりに、充電期間において昇圧用容量に蓄積される電荷量を電源電圧の大きさにより調整したり、充電期間において昇圧用容量に供給される電流の大きさを電源電圧の大きさにより調節したりすることもできる。さらに、昇圧サイクルに充電期間に先立つ放電期間を設け、この放電期間に昇圧用容量の両方の端子に同一電位の電圧を印加して昇圧用容量の電荷を放電してなる機能を付加することもできる。
【００１２】
また、本発明は、電源端子と出力端子との間に挿入された昇圧用容量の一方の端子に充電期間と電荷転送期間を含む昇圧サイクルのうち前記充電期間に電源電圧を印加し他方の端子には基準電位の電圧を印加し、前記充電期間内において電源電圧の大きさによって決定される期間だけ前記昇圧用容量の一方の端子に対する電源電圧の印加を停止するとともに前記昇圧用容量の一方の端子に基準電位の電圧を印加して前記昇圧用容量の電荷を放電し、その後の電荷転送期間では前記昇圧用容量の他方の端子に前記電源電圧を印加し一方の端子から前記昇圧用容量に蓄積された電荷を前記出力端子に転送してなる昇圧回路装置を構成したものでである。この昇圧回路装置を構成するに際しては、前記電源電圧が設定電圧以上のときには前記電源電圧の上昇に応じて前記充電期間における放電時間を長く調整し、前記電源電圧が前記設定電圧を下回ったときには前記充電期間における放電時間を零に調整してなる要素を付加することができる。
【００１３】
また、本発明は、電源端子と出力端子との間に挿入された昇圧用容量と、放電期間と充電期間および電荷転送期間を含む昇圧サイクルのうち前記放電期間を規定する放電指令信号を出力する放電指令信号出力手段と、前記充電期間を規定する充電指令信号を出力する充電指令信号出力手段と、前記充電期間の始期に対応して制御信号を出力しその後電源電圧の大きさにより決定された期間が経過したときに前記制御信号の出力を停止する制御信号出力手段と、前記放電期間の始期に対応した放電指令信号に応答して前記昇圧用容量の一方の端子に電源電圧を印加する第１のスイッチング手段と、前記充電指令信号が入力されるまでは前記昇圧用容量の他方の端子に電源電圧を印加し前記充電期間の始期に対応した充電指令信号の入力により前記昇圧用容量の他方の端子に基準電位の電圧を印加するバイアス切り替え手段と、前記充電期間の始期に対応した充電指令信号に応答して前記昇圧用容量の一方の端子に電源電圧を印加する第２のスイッチング手段と、前記制御信号出力手段から制御信号が出力されている間は前記昇圧用容量の一方の端子と前記出力端子とを結ぶ転送路を遮断し前記制御信号出力手段から制御信号の出力が停止されている間は前記転送路を形成する電荷転送手段とを備え、前記充電指令信号出力手段は、前記電源電圧の大きさにより前記充電指令信号の発生期間を調整してなる昇圧回路装置を構成したものである。この昇圧回路装置を構成するに際しては、以下の要素を付加することができる。
【００１４】
（１）第２のスイッチング手段の代わりに、昇圧用容量の一方の端子に電源電圧にしたがったバイアス電圧を印加するバイアス手段を設ける。
【００１５】
（２）放電指令信号出力手段を削除するとともに、第１のスイッチング手段と第２のスイッチング手段の代わりに、制御信号に応答して昇圧用容量の一方の端子に電源電圧を印加するスイッチング手段を設ける。
【００１６】
（３）第２のスイッチング手段の代わりに、制御信号に応答して昇圧用容量の一方の端子に電源電圧に応じたバイアス電流を供給するバイアス用手段を設ける。
【００１７】
（４）前記充電指令信号出力手段は、電源電圧が設定電圧以下のときには前記電源電圧の低下に応じて前記充電指令信号の発生期間を長く調整し、前記電源電圧が前記設定電圧を超えたときには前記充電指令信号の発生期間を零に調整してなる。
【００１８】
また、本発明は、電源端子と出力端子との間に挿入された昇圧用容量と、充電期間と電荷転送期間を含む昇圧サイクルのうち前記充電期間を規定する充電指令信号を出力する充電指令信号出力手段と、前記充電期間の始期に対応して制御信号を出力しその後電源電圧の大きさにより決定された期間が経過したときに前記制御信号の出力を停止する制御信号出力手段と、前記制御信号の出力が停止されたときに前記充電期間内において電源電圧の大きさにより決定された期間だけ放電指令信号を出力する放電指令信号出力手段と、前記放電指令信号に応答して前記昇圧用容量の一方の端子に基準電位の電圧を印加する第１のスイッチング手段と、前記制御信号に応答して前記昇圧用容量の一方の端子に電源電圧を印加する第２のスイッチング手段と、前記充電指令信号が入力されるまでは前記昇圧用容量の他方の端子に電源電圧を印加し前記充電期間の始期に対応した充電指令信号の入力により前記昇圧用容量の他方の端子に基準電位の電圧を印加するバイアス切り替え手段と、前記充電指令信号出力手段から充電指令信号が出力されている間は前記昇圧用容量の一方の端子と前記出力端子とを結ぶ転送路を遮断し前記充電指令信号出力手段から充電指令信号の出力が停止されている間は前記転送路を形成する電荷転送手段とを備えてなる昇圧回路装置を構成したものである。この昇圧回路装置を構成するに際しては、以下の要素を付加することができる。
【００１９】
前記放電指令信号出力手段は、電源電圧が設定電圧以上のときには前記電源電圧の上昇に応じて前記放電指令信号の発生期間を長く調整し、前記電源電圧が前記設定電圧を下回ったときには前記放電指令信号の発生期間を零に調整してなる。
【００２０】
前記した手段によれば、昇圧用容量の一方の端子に電源電圧を印加し他方の端子には基準電位の電圧を印加し、充電期間を電源電圧の大きさにより調整しているため、電源電圧の大きさによって昇圧レベルを規制することができる。特に、電源電圧が設定電圧以下のときには電源電圧の低下に応じて充電期間を長く調整し、電源電圧が設定電圧を超えたときには充電期間を０または電源電圧の大きさに応じて短く調整することで、電源電圧が設定電圧以下のときには電源電圧に応じたレベルの昇圧電圧を発生することができ、電源電圧が設定電圧を超えたときには昇圧レベルを０にしたり、昇圧レベルの電源電圧に応じて抑制したりすることができる。このため、昇圧レベルが許容電圧を超えることなく昇圧効率を確保することができる。
【００２１】
具体的には、充電期間を電源電圧の大きさにより調整した場合、昇圧用容量の一方の端子に表れる昇圧電圧ＨＶｓは、無負荷あるいは昇圧電圧が昇圧回数無限大で飽和した状態を仮定すれば、次の（１）式で示すように、
ＨＶｓ＝ＶＣＣ＋ＶＣ１ …（１）
となる。ここで、ＶＣＣは電源電圧、ＶＣ１は昇圧動作直前における昇圧用容量Ｃ１の両端電位差であり、昇圧用容量Ｃ１の充電電荷をＱ１、容量係数をＣ１とすると、両端電位差ＶＣ１は、次の（２）式で示されるように、
ＶＣ１＝Ｑ１／Ｃ１ …（２）
となる。
【００２２】
上記（２）式において、Ｑ１を電源電圧ＶＣＣの大きさに応じて加減することにより、昇圧電圧ＨＶｓのレベルを制御することができる。すなわち、電源電圧ＶＣＣが、例えば設定電圧を超えた高電圧域においてＱ１を少なくしてＶＣ１を低減すると、昇圧電圧ＨＶｓのレベルを抑制することができる。また電源電圧ＶＣＣが設定電圧以下の低電圧域では、逆にＱ１を多くしてＶＣ１を増大させると、昇圧電圧ＨＶｓのレベルを確保することができる。さらに、昇圧用容量Ｃ１の充電電荷Ｑ１は、充電電流ＩＣとその通流期間すなわち充電期間ｔｗとによって規定することができ、次の（３）式で示されるように、
Ｑ１＝ＩＣ×ｔｗ …（３）
となる。
【００２３】
上記（３）式において、昇圧サイクルに属する充電期間ｔｗを規定することにより、電源電圧ＶＣＣが設定電圧よりも高電圧域ではｔｗを小さくし、電源電圧ＶＣＣが設定電圧以下の低電圧域においてはｔｗを大きくすることで、充電電荷Ｑ１を加減することができ、これにより昇圧電圧ＨＶｓのレベルを充電期間によって調整することが可能になる。
【００２４】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の第１実施形態を示す全体構成図である。図１において、昇圧回路装置は、電源端子１と出力端子２との間に挿入された昇圧用容量Ｃ１，昇圧クロック信号入力端子３に接続された制御回路１４，昇圧用容量Ｃ１と出力端子２との間に挿入された電荷転送回路６，電源端子１と出力端子２との間に挿入されたバイアス回路１１，電源端子１とノード９との間に挿入されたスイッチング回路１２，１３，電源端子１と基準電位（接地電位）との間に挿入されたＰＭＯＳトランジスタＰ２１，ＮＭＯＳトランジスタＮ７を備えて構成されており、昇圧用容量Ｃ１の一方の端子がノード９に接続され、他方の端子がノード８を介してトランジスタＰ２１，Ｎ７のドレインにそれぞれ接続され、出力端子２に負荷容量ＣＬが接続されている。以下、各回路の具体的内容について説明する。
【００２５】
制御回路１４は、入力端子３に、放電期間と充電期間および電荷転送期間を含む昇圧サイクルごとに入力される昇圧クロック信号に応答して、出力端子であるノードＴ１，Ｔ２，Ｔ３からそれぞれパルス信号を出力するようになっている。例えば、図２に示すように、昇圧クロック信号に応答して、放電期間を規定する放電指令信号としてＨｉｇｈレベルの信号をノードＴ１に出力し、充電期間を規定する充電指令信号としてＨｉｇｈレベルの信号をノードＴ２に出力し、充電期間の始期に対応してノードＴ３からＨｉｇｈレベルの制御信号を出力し、その後電源電圧ＶＣＣの大きさによって決定された期間が経過したときに制御信号の出力を停止するようになっている。
【００２６】
具体的には、制御回路１４は、入力側が入力端子３に接続された第１の遅延回路ＤＬＹ１と、入力側が入力端子３に接続された第２の遅延回路ＤＬＹ２と、一方の入力側が第１の遅延回路ＤＬＹ１の出力側に、他方の入力側が入力端子３にそれぞれ接続されたＮＡＮＤゲートＧ７と、入力側がＮＡＮＤゲートＧ７の出力側に、出力側がノードＴ１にそれぞれ接続されたインバータＧ８と、第１の遅延回路ＤＬＹ１の出力側に入力側が接続されたインバータＧ６と、第２の遅延回路ＤＬＹ２の出力側に第１の入力側が、インバータＧ６の出力側に第２の入力側が、入力端子３に第３の入力側がそれぞれ接続された３入力ＮＡＮＤゲートＧ６と、３入力ＮＡＮＤゲートＧ９の出力側に入力側が、ノードＴ２に出力側がそれぞれ接続されたインバータＧ１０と、一方の入力側が第２の遅延回路ＤＬＹ２の出力側に、他方の入力側が入力端子３にそれぞれ接続されたＮＡＮＤゲートＧ１１と、ＮＡＮＤゲートＧ１１の出力側に入力側が、ノードＴ３に出力側がそれぞれ接続されたインバータＧ１２によって構成されている。なお、ここで、第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２は、それらの入力、すなわち入力端子３の入力信号に対して反転出力となる論理極性を有するように構成されている。
そして第２の遅延回路ＤＬＹ２は、第１の遅延回路ＤＬＹ１に比べて、電源電圧ＶＣＣの仕様が設定電圧以下にある低電圧域においては遅延量が大きく、またその遅延量の電源電圧ＶＣＣに対する依存性も大きく設定されている。すなわち電源電圧ＶＣＣが設定電圧を超えた高電圧域では第１の遅延回路ＤＬＹ１の遅延量よりも小さくなるようにその遅延量が設定されており、これらの具体的な回路構成については後述する。
【００２７】
電荷転送回路６は、制御回路１４からＨｉｇｈレベルの制御信号がノードＴ３から出力されている間はノード９と出力端子２とを結ぶ転送路を遮断し、制御回路１４のノードＴ３からＨｉｇｈレベルの制御信号の出力が停止されている間はノード９と出力端子２とを結ぶ転送路を形成する電荷転送手段として構成されている。
【００２８】
具体的には、電荷転送回路６は、ノードＴ３に入力を接続したインバータＧ５と、出力端子２にドレインおよび基板を、ノード９にソースを接続したＰＭＯＳトランジスタＰ１８と、出力端子２にソースおよび基板を、ＰＭＯＳトランジスタＰ１８のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ１９と、インバータＧ５の出力にゲートを、ＰＭＯＳトランジスタＰ１８のゲートにドレインを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ５と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ１９のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２０と、ＰＭＯＳトランジスタＰ１９のゲートにドレインを、ＧＮＤにソースおよび基板をそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ２０のゲートおよびインバータＧ５の入力と共通接続したＮＭＯＳトランジスタＮ６とから構成されている。
【００２９】
バイアス回路１１は、出力端子２に電源電圧ＶＣＣの大きさに応じたバイアス電圧を印加するバイアス手段として構成されており、具体的には、ソースが電源端子１に、ドレイン，ゲート，基板がそれぞれ出力端子２に接続されたＰＭＯＳトランジスタＰ１１を備えて構成されている。このバイアス回路１１は出力端子２に接続された負荷容量ＣＬにバイアス電圧として初期充電を行うことができ、この初期充電により昇圧クロック信号入力後に昇圧電圧の立上りを早めることができる。
【００３０】
スイッチング回路１３は、放電期間の始期に対応した放電指令信号（ノードＴ１から出力されるＨｉｇｈレベルの信号）に応答して昇圧用容量Ｃ１の一方の端子に電源電圧を印加する第１のスイッチング手段として構成されている。
【００３１】
具体的には、スイッチング回路１３は、ノードＴ１に入力を接続したインバータＧ１４と、インバータＧ１４の出力にゲートを、電源端子１にソース，基板をそれぞれ接続したＰＭＯＳトランジスタＰ１５と、ＰＭＯＳトランジスタＰ１５のドレインにソースを、ノード９にドレインおよび基板をそれぞれ接続したPMOSトランジスタＰ１６と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ１６のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ１７と、ＧＮＤにソースおよび基板を、ＰＭＯＳトランジスタＰ１６のゲートにドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ１７のゲートおよびインバータＧ１４の入力と共通接続したＮＭＯＳトランジスタＮ４とから構成されている。
【００３２】
スイッチング回路１２は、充電期間の始期に対応した充電指令信号（ノードＴ２から出力されるＨｉｇｈレベルの信号）に応答して昇圧用容量Ｃ１の一方の端子に電源電圧を印加する第２のスイッチング手段として構成されている。
【００３３】
具体的には、スイッチング回路１２は、ノードＴ２に入力を接続したインバータＧ１３と、インバータＧ１３の出力にゲートを、電源端子１にソース，基板をそれぞれ接続したＰＭＯＳトランジスタＰ１２と、ＰＭＯＳトランジスタＰ１２のドレインにソースを、ノード９にドレインおよび基板をそれぞれ接続したPMOSトランジスタＰ１３と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ１３のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタ１４と、ＧＮＤにソースおよび基板を、ＰＭＯＳトランジスタＰ１３のゲートにドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ１４のゲートおよびインバータＧ１３の入力と共通接続したＮＭＯＳトランジスタＮ３とから構成されている。
【００３４】
ＰＭＯＳトランジスタＰ２１，ＮＭＯＳトランジスタＮ７は、ノードＴ２から充電指令信号が入力されるまでは昇圧用容量Ｃ１の他方の端子（ノード８）に電源電圧を印加し、充電期間の始期に対応した充電指令信号がノードＴ２から入力されたことにより昇圧用容量Ｃ１の他方の端子に基準電位の電圧を印加するバイアス切り替え手段として構成されている。
【００３５】
具体的には、トランジスタＰ２１はソースが電源端子１に、ドレインがノード８に、ゲートがノードＴ２に接続されており、トランジスタＮ７はドレインがノード８に、ソースと基板がＧＮＤに接続され、ゲートがノードＴ２に接続されている。
【００３６】
次に、図２にしたがって図１に示す昇圧回路装置の動作を説明する。
【００３７】
まず、入力端子３のレベルがＬｏｗレベルにある場合、制御回路１４内のNANDゲートＧ７，Ｇ１１および３入力ＮＡＮＤゲートＧ９の出力はいずれもＨｉｇｈレベルとなり、ノードＴ１，Ｔ２，Ｔ３はいずれもＬｏｗレベルにある。このためノードＴ２にゲートが接続されたＰＭＯＳトランジスタＰ２１がオンとなり、ノード８を電源端子１の電位、すなわち電源電圧ＶＣＣにバイアスする。
【００３８】
このとき、スイッチング回路１２においては、ノードＴ２のレベルがＬｏｗレベルにあることを受けて、インバータＧ１３の出力がＨｉｇｈレベルとなる。このときＰＭＯＳトランジスタＰ１２はオフ状態にあるから、電源端子１からノード９に向かう電流は遮断される。またノードＴ２にゲートが接続されたＰＭＯＳトランジスタＰ１４がオンとなり、ＰＭＯＳトランジスタＰ１３のゲートをノード９の電位にバイアスする。これによりノード９から電源端子１へ向かう電流も遮断されることになる。よってスイッチング回路１２は電源端子１とノード９との間のいずれの方向の電流も遮断し、オフ状態にある。さらに、スイッチング回路１３においても、スイッチング回路１２と同様の回路構成を採用しているため、ノードＴ１のレベルがＬｏｗにあるのを受けて、ＰＭＯＳトランジスタＰ１５，Ｐ１６がともにオフとなって、電源端子１とノード９との間のいずれの方向の電流も遮断し、スイッチング回路１２と同様にオフ状態にある。
【００３９】
一方、電荷転送回路６においては、ノードＴ３のレベルがＬｏｗにあるのを受けて、インバータＧ５の出力がＨｉｇｈレベルとなり、ＮＭＯＳトランジスタＮ５がオンとなる。ＮＭＯＳトランジスタＮ５がオンになることにより、PMOSトランジスタＰ１８のゲートがＬｏｗレベル、すなわち、ＧＮＤ電位（基準電位）となって、ＰＭＯＳトランジスタＰ１８がオン状態となり、ノード９の電位を出力端子２側へ伝達する。またノードＴ３にゲートを接続するＰＭＯＳトランジスタＰ２０がオンとなり、ＰＭＯＳトランジスタＰ１９のゲートをノード９の電位にバイアスする。ノード９の電位はＰＭＯＳトランジスタ１８のオンによって出力端子２の電位と同電位にあるから、ＰＭＯＳトランジスタＰ１９のゲート，ソースが同電位となって、ＰＭＯＳトランジスタＰ１９はオフ状態となり、出力端子２からＮＭＯＳトランジスタＮ５側へ向かう電流を遮断する。
【００４０】
入力端子３のレベルがＬｏｗにある状態は、昇圧用容量Ｃ１のノード８側の端子を電源電圧ＶＣＣに上昇させてノード９側に昇圧圧力を得る昇圧モード（電荷転送期間）にあり、スイッチング回路１２，１３をともにオフ状態として、ノード９から電源端子１側へ電荷が漏れるのを防止しているとともに、電荷転送回路６をオン状態として、ノード９の昇圧電位を出力端子２側へ伝達している。このとき出力端子２に接続されているバイアス回路１１においては、ＰＭＯＳトランジスタＰ１１が出力端子２から電源端子１に向かう電流を遮断するから、出力端子２の昇圧電位は維持される。
【００４１】
なお、入力端子３に昇圧クロック信号が入力されていない初期状態においては、バイアス回路１１内のＰＭＯＳトランジスタＰ１１によって出力端子２およびノード９が充電されることになる。この充電電圧は、電源電圧ＶＣＣからPMOSトランジスタＰ１１のしきい値電圧｜Ｖｔｈｐ｜分、もしくはＰＭＯＳトランジスタＰ１１のドレイン，基板間の寄生ダイオードの順方向降下ＦＶＤ分だけ低い電圧となる。またこの初期の充電電圧を電源電圧ＶＣＣと同電位とする必要があるときには、バイアス回路１１の構成を、例えば、スイッチング回路１２と同一の構成として、昇圧クロック信号入力前に、その制御入力をＨｉｇｈレベルとして、スイッチング回路１２内のＰＭＯＳトランジスタＰ１２，Ｐ１３相当のトランジスタをオン状態とすることによって実現できる。そして昇圧クロック信号入力後は、その制御入力をＬｏｗレベルとして、上記トランジスタをオフ状態としておけばよいことになる。
【００４２】
次に、入力端子３に入力された昇圧クロック信号のレベルがＨｉｇｈレベルに遷移すると、制御回路１４内の第１の遅延回路ＤＬＹ１，第２の遅延回路DLY2の各出力は、図２に示されるように、それぞれｔｄ１およびｔｄ２の遅れをもってＬｏｗレベルに遷移する。ここで、遅延時間ｔｄ１，ｔｄ２は、図２に示されるように、ｔｄ１＜ｔｄ２の関係にあるものとする。これにより、ＮＡＮＤゲートＧ７は、昇圧クロック信号と第１の遅延回路ＤＬＹ１の出力がともにＨｉｇｈレベルとなり、このＨｉｇｈレベルの重なり期間に、遅延時間ｔｄ１に相当する幅のＬｏｗレベルのワンショットパルスを出力する。これによりノードＴ１には、ＬｏｗレベルのワンショットパルスをインバータＧ８によって反転したパルス、すなわち遅延時間ｔｄ１に相当する期間にＨｉｇｈレベルのワンショットパルスが放電指令信号として出力される。このとき３入力ＮＡＮＤゲートＧ９については、その一入力に第１の遅延回路ＤＬＹ１の出力をインバータＧ６で反転した信号が入力されているため、遅延時間ｔｄ１の経過後にアクティブ状態、すなわち全入力がＨｉｇｈレベルとなって出力がＬｏｗレベルに遷移する。そして第２の遅延回路ＤＬＹ２の出力がＬｏｗレベルに遷移した時点でＨｉｇｈレベルに復帰する。よって、３入力ＮＡＮＤゲートＧ９は、第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２との遅延時間の差、すなわちｔｄ２−ｔｄ１に相当する期間にＬｏｗレベルのワンショットパルスを出力し、ノードＴ２には、ＬｏｗレベルのワンショットパルスをインバータＧ１０によって反転したパルス、すなわち遅延時間ｔｄ２−ｔｄ１に相当する期間に、Ｈｉｇｈレベルのワンショットパルスが充電指令信号として出力される。またＮＡＮＤゲートＧ１１は、昇圧クロック信号と第２の遅延回路ＤＬＹ２の出力とのＨｉｇｈレベルの重なり期間、すなわち遅延時間ｔｄ２に相当する幅のＬｏｗレベルのワンショットパルスを出力し、よって、ノードＴ３には、ＬｏｗレベルのワンショットパルスをインバータＧ１２によって反転したパルス、すなわち遅延時間ｔｄ２に相当する期間に、Ｈｉｇｈレベルのワンショットパルスが制御信号として出力される。
【００４３】
ノードＴ１，Ｔ２，Ｔ３から出力されるワンショットパルスによって各回路要素は次のように制御される。
【００４４】
まず、ノードＴ１のレベルがＬｏｗレベルからＨｉｇｈレベルに遷移することにより、放電期間が開始され、ノードＴ１のパルスを制御入力とするスイッチング回路１３においては、ノードＴ１に入力を接続するインバータＧ１４の出力がＬｏｗレベルとなって、ＰＭＯＳトランジスタＰ１５がオンになる。またノードＴ１にゲートを接続するＮＭＯＳトランジスタＮ４がオンとなってＰＭＯＳトランジスタＰ１６のゲートがＬｏｗレベルとなり、ＰＭＯＳトランジスタＰ１６もオンになる。このスイッチング回路１３内のＰＭＯＳトランジスタＰ１５，Ｐ16のオンによって、ノード９と電源端子１との間が短絡され、ノード９は電源電圧ＶＣＣの電位にバイアスされることになる。
【００４５】
このとき、ノードＴ２の信号はまたＬｏｗレベルにあるから、ＰＭＯＳトランジスタＰ２１がオン状態にあり、ノード８側の電位を電源電圧ＶＣＣにバイアスしている。よって、昇圧用容量Ｃ１の両端電位差は０Ｖとなって、昇圧用容量Ｃ１は放電状態となる。ノードＴ１のＨｉｇｈ遷移直前のノード９の電位が電源電圧ＶＣＣ以上の昇圧電位であれば、ノード９側から電源端子１側に向かって昇圧用容量Ｃ１の放電電流が流れることになる。
【００４６】
また、ノードＴ１のＨｉｇｈ遷移と同時にＨｉｇｈとなったノードＴ３の信号を受けて電荷転送回路６においては、ノードＴ３に入力を接続するインバータＧ５の出力がＬｏｗレベルとなる。このとき、インバータＧ５の出力にゲート接続するＮＭＯＳトランジスタＮ５がオフになるとともに、ノードＴ３にゲートを接続するＮＭＯＳトランジスタＮ６がオンとなってＰＭＯＳトランジスタＰ１９のゲートがＬｏｗレベルとなり、ＰＭＯＳトランジスタＰ１９がオン状態になる。
【００４７】
これにより、ＰＭＯＳトランジスタＰ１８のゲートは出力端子２の電位にバイアスされるから、ＰＭＯＳトランジスタＰ１８は出力端子２からノード９側へ向かう電流パスを遮断する。よって、スイッチング回路１３によるノード９の電源電圧ＶＣＣ電位への電位低下が起こっても、出力端子２からノード９側への電荷の移動（転送）は発生せず、出力端子２の昇圧直前における昇圧電位は維持される。
【００４８】
またノードＴ１のレベルがＨｉｇｈの期間中、ノードＴ２はＬｏｗレベルを維持するから、スイッチング回路１２は、昇圧クロック信号のレベルがＬｏｗ入力状態の場合と同様にオフ状態にある。
【００４９】
次に、遅延時間ｔｄ１経過後、ノードＴ１のレベルがＬｏｗへ復帰すると同時にノードＴ２のレベルがＨｉｇｈに遷移した時点をみると、このとき、ノードＴ３については、ノードＴ２のＬｏｗレベルへの復帰まで変化はないから、電荷転送回路６は上記の状態を維持する。またスイッチング回路１３は、ノードＴ１のレベルがＬｏｗに復帰したのを受けて、昇圧クロック信号のレベルがＬｏｗ入力状態の場合と同様オフ状態に戻る。
【００５０】
一方、ノードＴ２のレベルがＨｉｇｈレベルに遷移すると、充電期間が開始され、ノードＴ２からのパルスを制御入力とするスイッチング回路１２においては、ノードＴ２に入力を接続するインバータＧ１３の出力がＬｏｗレベルとなる。このとき、インバータＧ１３の出力にゲートを接続するＰＭＯＳトランジスタＰ１２がオンになる。またノードＴ２にゲートを接続するＮＭＯＳトランジスタＮ３がオンとなって、ＰＭＯＳトランジスタＰ１３のゲートがＬｏｗレベルとなり、ＰＭＯＳトランジスタＰ１３もオンになる。このスイッチング回路１２内のＰＭＯＳトランジスタＰ１２，Ｐ１３のオンによって、ノード９と電源端子１との間が導通状態になる。
【００５１】
また、このとき、同時に、ノードＴ２にゲートを接続するＮＭＯＳトランジスタＮ７がオン，ＰＭＯＳトランジスタＰ２１がオフとなって、ノード８を電源電圧ＶＣＣの電位からＧＮＤ電位に引き下げる。
【００５２】
ノードＴ２がＨｉｇｈレベルに遷移する直前には、昇圧用容量Ｃ１はその両端電位差が０Ｖとなって放電状態にあるから、ノード８のＧＮＤ電位への遷移に伴ってノード９側もＧＮＤ電位に向かって低下することになる。ただし、このときスイッチング回路１２が上述したように、同時にオン状態になるから、電源端子１側からノード９に向かって昇圧用容量Ｃ１に充電電流が供給される。これに伴って、ノード９の電位はＧＮＤ電位から徐々に上昇するが、このノード９の上昇電圧、すなわち昇圧用容量Ｃ１の両端電位差ΔＶは、次の（４）式で示されるように、
ΔＶ＝ＩＣ×ｔｗ／Ｃ１ …（４）
となる。
【００５３】
ここで、ＩＣはスイッチング回路１２を介して電源端子１からノード９に向かって流れる充電電流、ｔｗはスイッチング回路１２のオン期間（充電期間）、すなわちノードＴ２のＨｉｇｈレベル期間であって、図２に示されるように、遅延時間ｔｄ２−ｔｄ１に相当する。またＣ１は昇圧用容量Ｃ１の容量係数である。続いて、ノードＴ２，Ｔ３のレベルがＬｏｗに復帰すると、スイッチング回路１２は、昇圧クロック信号のレベルがＬｏｗとなる入力状態の場合と同様にオフ状態に戻り、電源端子１とノード９との間のいずれの方向の電流も遮断する。スイッチング回路１３についても、ノードＴ１のＬｏｗレベルに変化はないから、やはり同様にオフ状態にある。よってノード９は電源端子１から切り離された状態になる。
【００５４】
またノードＴ２のＬｏｗレベルへの遷移によってゲートをノードＴ２に接続するＰＭＯＳトランジスタＰ２１がオンに、ＮＭＯＳトランジスタＮ７がオフとなって、ノード８をＧＮＤ電位から電源電圧ＶＣＣの電位に引き上げる。この直前の上記充電動作による昇圧用容量Ｃ１の両端電位差をΔＶとし、また充電電荷が保存されるとすれば、このノード８側の電源電圧電位への上昇を伴って、ノード９側の電位はＶＣＣ＋ΔＶまで上昇することになる。
【００５５】
また、このとき、ノードＴ３のＬｏｗレベルへの復帰によって、電荷転送回路６においては、昇圧クロック信号のレベルがＬｏｗとなる入力状態の場合と同様の状態に戻って、ＰＭＯＳトランジスタＰ１８がオン状態となり、ノード９の昇圧電位を出力端子２側へ伝達する。このとき、負荷容量ＣＬの端子電圧、すなわち出力端子２の電圧が電源電圧ＶＣＣ＋ΔＶよりも低い状態にあれば、昇圧用容量Ｃ１の充電電荷が負荷容量ＣＬ側に分配され、ノード９と出力端子２の電圧は、電源電圧ＶＣＣ＋ΔＶよりも低下する。ただし負荷容量ＣＬは、電荷分配により充電電荷が増加しているから、この電荷分配が行われる以前よりもその端子電圧、すなわち出力端子２の電圧は上昇したことになる。よって、電荷分配が繰り返されることによって、出力端子２の電圧は徐々に上昇し、最終的には電源電圧ＶＣＣ＋ΔＶに到達して飽和状態、すなわちそれ以上は上昇しない状態となる。すなわち、図２において、ノードＴ２，Ｔ３のレベルがＨｉｇｈからＬｏｗに遷移したときのノード９の昇圧電位ＨＶは、電源電圧ＶＣＣ＋ΔＶと表記されているが、これは上記飽和状態における値を示している。
【００５６】
以上、ノードＴ１，Ｔ２，Ｔ３から発生するワンショットパルスのレベルが全てＬｏｗへ復帰した時点で１サイクルの昇圧動作が完了し、この時点において、スイッチング回路１２，１３，ＰＭＯＳトランジスタＰ２１，ＮＭＯＳトランジスタＮ７，電荷転送回路６などの各回路要素は、昇圧クロック信号のレベルがＬｏｗになる初期の動作状態に復帰する。
【００５７】
続いて、昇圧クロック信号のレベルがＬｏｗに遷移しても、ノードＴ１，Ｔ２，Ｔ３の信号状態に変化はないから、次の昇圧クロック信号のレベルがＨｉｇｈに遷移するまで上記の状態が維持される。
【００５８】
続いて、昇圧クロック信号のレベルが再びＨｉｇｈに遷移すると、ノードＴ１，Ｔ２，Ｔ３に再びワンショットパルスが創出され、昇圧容量Ｃ１の放電，充電、そして負荷容量ＣＬの充電電荷分配の一連の動作が繰り返され、負荷容量ＣＬの端子電圧、すなわち出力端子２の電位を昇圧していく。
【００５９】
以上のような動作において、出力端子２に最終的に得られる昇圧出力電圧は、上述したように、ノードＴ２のワンショットパルスのＨｉｇｈ期間中に充電された昇圧用容量Ｃ１の充電電圧、すなわち両端電位差ΔＶによって決まる。そしてΔＶは、前記(４)式に示されるように、ノードＴ２から発生するワンショットパルスのＨｉｇｈレベル期間ｔｗに比例する。またｔｗは制御回路１４内の第１の遅延回路ＤＬＹ１の遅延時間ｔｄ１と第２の遅延回路ＤＬＹ２の遅延時間ｔｄ２との差分、すなわちｔｄ２−ｔｄ１に相当する時間幅を有している。そして、第２の遅延回路ＤＬＹ２の電源電圧ＶＣＣに対する依存性を大きく設定し、電源電圧ＶＣＣの上昇に伴って、ｔｄ２がｔｄ１よりも急速に減少するように設定すると、電源電圧ＶＣＣが高電圧になるにしたがって、図２に示すように、ｔｄ１に対するｔｄ２の相対的な遅れ、すなわちｔｗが減少していくこくになる。このｔｗの減少に伴って、ΔＶの大きさも減少するから、電源電圧ＶＣＣが高電圧になるにしたがって昇圧出力電圧が抑制されることになる。
【００６０】
さらに、電源電圧ＶＣＣが上昇して（電源電圧の仕様が高くなって）、ｔｄ２≦ｔｄ１の状態になると、ｔｗは０となって、もはやノードＴ２にワンショットパルスは出現しない。この状態では、ＮＭＯＳトランジスタＮ７がオンしてノード８をＧＮＤ電位にバイアスすることもなく、またスイッチング回路１２がオンして昇圧用容量Ｃ１を充電することもないから、昇圧動作は行われない。この場合、ノードＴ１のワンショットパルスで動作するスイッチング回路１３によって、ノード９に電源電圧ＶＣＣが印加されるので、出力端子２も電源電圧ＶＣＣの電位を出力することになる。
【００６１】
つまり、本実施形態によれば、電源電圧ＶＣＣの仕様が高電圧域に設定されているときには、昇圧出力電圧が自動的に抑制されるか、もしくは昇圧動作が停止して電源電圧ＶＣＣを出力することになる。一方、電源電圧ＶＣＣの仕様が設定電圧以下の低電圧域に設定されているときには、ｔｄ２＞ｔｄ１の関係にあって、電源電圧ＶＣＣの低下に伴ってｔｄ２とｔｄ１との差、すなわちｔｗが増大して昇圧用容量Ｃ１の充電期間が長くなる。その結果、ΔＶが大きくなり、電源電圧ＶＣＣの低電圧域における昇圧出力電圧を確保することができる。
【００６２】
次に、本実施形態における電源電圧ＶＣＣと昇圧出力電圧ＨＶとの相関特性の概念図を、従来例によるものと比較して図３に示す。
【００６３】
図３において、横軸は電源電圧ＶＣＣを、縦軸は昇圧出力電圧ＨＶをそれぞれ表わす。また図中のＨＶｍａｘは、素子耐圧などから規定される許容最大印加電圧であり、昇圧出力電圧の上限値である。またＨＶｍｉｎは昇圧出力電圧を使用する負荷回路が必要とする最小電圧であって、昇圧出力電圧の下限値である。よって、昇圧出力電圧は、使用する電源電圧ＶＣＣの全範囲において、ＨＶｍａｘとＨＶｍｉｎとの範囲内にある必要がある。ここで、図３において、特性Ａが従来例を表わし、特性Ｂが図１に示す装置の特性を表わすものとする。
【００６４】
図３に示されるように、使用電源電圧ＶＣＣ範囲の上限とＨＶｍａｘとが近接した要求仕様においては、特性Ａにみられるように、基本的には電源電圧ＶＣＣの２倍の昇圧電圧が発生する従来例では、比較的低い電源電圧ＶＣＣにおいてＨＶｍａｘを上回る昇圧電圧が発生する。これに対して、本実施形態のものは、特性Ｂで示すように、昇圧出力電圧はＶＣＣ＋ΔＶに抑制される。また電源電圧ＶＣＣが設定電圧を超えたときには、昇圧用容量Ｃ１の充電が行われなくなる結果、ほぼ電源電圧ＶＣＣの出力となって、使用電源電圧ＶＣＣ範囲の上限側でもＨＶｍａｘを満足する昇圧出力が得られる。
【００６５】
なお、前記実施形態において、図１に示したスイッチング回路１２，１３の構成はこれに限定されるものではなく、上述の機能動作を実現するものであれば他の構成を採用することもできる。
【００６６】
また制御回路１４についても同様に、前記実施形態においては、二つの遅延回路ＤＬＹ１とＤＬＹ２を設け、それらの遅延時間ｔｄ１，ｔｄ２の差を利用して昇圧用容量Ｃ１の充電期間を規定しているが、昇圧用容量Ｃ１の放電期間（遅延時間ｔｄ１に相当する期間）の確保と、電源電圧ＶＣＣの値に応じてその充電期間を加減しうる充電指令信号（図２におけるｔｗに相当する信号）が得られれば他の構成を採用することもできる。ただし、本実施形態に示す構成によれば、電源電圧ＶＣＣの高電圧域において、前述のごとく、ｔｄ２≦ｔｄ１の関係に置くことで、容易に昇圧容量Ｃ１の充電期間を０とすることができるので、完全に昇圧動作を停止することができ、過電圧発生の防止に極めて有効である。
【００６７】
上述したように、本実施形態によれば、電源電圧ＶＣＣの値に応じて昇圧出力電圧を自動的に調整することができ、昇圧を必要とする電源電圧ＶＣＣの低電圧域では昇圧電圧を確保し、昇圧の不要な高電圧域では昇圧電圧を抑制し、所期の昇圧電位範囲を満足する昇圧回路装置を得ることができる。また、発生した昇圧電圧をクランプするのではなく、昇圧電圧そのものを調整するため、回路内部での過電圧発生を防止した昇圧回路装置を得ることができる。また電荷転送回路６における昇圧効率を向上させることもできる。また昇圧用容量Ｃ１の放電および充電をそれぞれスイッチング回路１２，１３によって独立に行っているため、例えば放電期間を短縮するなど個別に最適化を図ることができる。
【００６８】
次に、制御回路１４の具体的な構成を図４にしたがって説明する。
【００６９】
図４において、第１の遅延回路ＤＬＹ１は、電源端子１にソースおよび基板を、入力端子３にゲートを、ノード１５にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２２と、ＧＮＤにソースおよび基板を、入力端子３にゲートをそれぞれ接続し、ドレインを抵抗Ｒ１を介してノード１５に接続したＮＭＯＳトランジスタＮ８と、ノード１５とＧＮＤとの間に接続した容量Ｃ２と、電源端子１にソース及び基板を、ノード１５にゲートをそれぞれ接続したＰＭＯＳトランジスタＰ２３と、ＰＭＯＳトランジスタＰ２３のドレインにソースを、電源端子１に基板を、ノード１６にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２４と、入力端子３に入力を接続したインバータＧ１５と、ＧＮＤにソースおよび基板をノード１６にドレインを接続し、ゲートをＰＭＯＳトランジスタＰ２４のゲートとともにインバータＧ１５の出力に接続したＮＭＯＳトランジスタＮ９と、ノード１６に入力を接続したインバータＧ１６とから構成されており、インバータＧ１６の出力を第１の遅延回路ＤＬＹ１の出力としている。
【００７０】
また第２の遅延回路ＤＬＹ２は、電源端子１にソースおよび基板を、入力端子３にゲートを、ノード１７にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２６と、ＧＮＤにソースおよび基板を、入力端子３にゲートをそれぞれ接続し、ドレインを抵抗Ｒ２を介してノード１７に接続したＮＭＯＳトランジスタＮ14と、ノード１７とＧＮＤとの間に接続した容量Ｃ３と、電源端子１にソースおよび基板を、ノード１７にゲートを接続したＰＭＯＳトランジスタＰ２７と、PMOSトランジスタＰ２７のドレインにソースを、電源端子１に基板を、ノード１８にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２８と、入力端子３に入力を接続したインバータＧ１７と、ＧＮＤにソースおよび基板を、ノード１８にドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ２８のゲートとともにインバータＧ１７の出力に接続したＮＭＯＳトランジスタＮ１６と、ノード１８に入力を接続したインバータＧ１８と、ノード１７とＧＮＤとの間に接続した第１の放電回路１９と、同じくノード１７とＧＮＤとの間に接続した第２の放電回路２０とによって構成されており、インバータＧ１８の出力を第２の遅延回路ＤＬＹ２の出力としている。そして、第１の放電回路１９は、ノード１７にソースおよび基板を接続し、ゲート，ドレインを短絡接続したＰＭＯＳトランジスタＰ２５と、ＧＮＤに基板を接続し、ゲート，ドレインを短絡してＰＭＯＳトランジスタＰ２５のドレインに共通接続したＮＭＯＳトランジスタＮ１０と、NMOSトランジスタＮ１０のソースにドレインを、入力端子３にゲートを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ１１と、ノード１７にドレインを、ＮＭＯＳトランジスタＮ１０のゲートにゲートを、ＧＮＤに基板をそれぞれ接続したＮＭＯＳトランジスタＮ１２と、ＮＭＯＳトランジスタＮ12のソースにドレインを、入力端子３にゲートを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ１３とから構成されている。
【００７１】
また第２の放電回路２０は、ノード１７にドレインを、入力端子３にゲートを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ１５によって構成されている。
【００７２】
図４において第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２の出力からノードＴ１，Ｔ２，Ｔ３に創出するワンショットパルスを生成するための論理構成は、図１のものと同様であり、対応するゲートには同一の符号を付してある。また第１の遅延回路ＤＬＹ１，第２の遅延回路ＤＬＹ２とその他の論理ゲートの接続関係は図１の制御回路１４と同様であり説明は省略する。
【００７３】
次に、図４に示す制御回路図４の動作を説明する。
【００７４】
まず、入力端子３に入力される昇圧クロック信号のレベルがＬｏｗレベルにあるときには、ＮＡＮＤゲートＧ７，Ｇ１１，３入力ＮＡＮＤゲートＧ９の一入力がＬｏｗレベルにあるので、ノードＴ１，Ｔ２，Ｔ３はいずれもＬｏｗレベル出力となる。
【００７５】
このとき、第１の遅延回路ＤＬＹ１においては、ゲートを入力端子３に接続したＰＭＯＳトランジスタＰ２２がオンとなり、ノード１５を電源端子１の電源電圧ＶＣＣにバイアスし、ノード１５にゲートを接続したＰＭＯＳトランジスタＰ２３をオフ状態とする。また入力端子３に接続したインバータＧ１５の出力がＨｉｇｈレベルとなって、ＰＭＯＳトランジスタＰ２４がオフ、ＮＭＯＳトランジスタＮ９がオンとなり、ノード１６をＬｏｗとして、このレベルを受けるインバータＧ１６の出力、すなわち第１の遅延回路ＤＬＹ１の出力をＨｉｇｈレベル状態に置く。
【００７６】
また、第２の遅延回路ＤＬＹ２においては、第１の放電回路１９内のＮＭＯＳトランジスタＮ１１，Ｎ１３、第２の放電回路２０内のＮＭＯＳトランジスタＮ１５がいずれもオフ状態にあるから、それらの放電回路１９，２０を介してノード１７からＧＮＤ側に電流は流れず、それらの放電回路はいわばオフ状態にある。これらの放電回路を除けば、第１の遅延回路ＤＬＹ１と構成は同じであるから、ノード１７がＰＭＯＳトランジスタＰ２６によって電源電圧ＶＣＣにバイアスされる。ノード１８がＮＭＯＳトランジスタＮ１６によってＬｏｗレベルにバイアスされて、このバイアスレベルを受けるインバータＧ１８の出力、すなわち第２の遅延回路ＤＬＹ２の出力もやはりＨｉｇｈレベル状態に置かれる。
【００７７】
次いで、昇圧クロック信号のレベルがＨｉｇｈレベルに遷移すると、まず、第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２の各出力がともにＨｉｇｈレベル状態にあるので、このレベルを受けるＮＡＮＤゲートＧ７，Ｇ１１の出力はＬｏｗレベルに、よってその反転出力となるノードＴ１，Ｔ３はＨｉｇｈレベルへ遷移する。そして第１の遅延回路ＤＬＹ１出力のインバータＧ６による反転出力を１入力としている３入力ＮＡＮＤゲートＧ９については、Ｈｉｇｈレベル出力を維持しており、よってノードＴ２についてはＬｏｗレベルにある。
【００７８】
このとき、第１の遅延回路ＤＬＹ１についてはゲートを入力端子３に接続したＮＭＯＳトランジスタＮ８がオンとなり、抵抗Ｒ１を介してノード１５に接続した容量Ｃ２の放電を開始する。そして、ノード１５の電位がＰＭＯＳトランジスタＰ２３のしきい値電圧｜Ｖｔｈｐ｜分低下したした時点で、ＰＭＯＳトランジスタＰ２３がオンすることになる。そして昇圧クロック信号のレベルがＨｉｇｈレベルに遷移した時点では、インバータＧ１５の出力がＬｏｗレベルとなり、ＮＭＯＳトランジスタＮ９がオフ，ＰＭＯＳトランジスタＰ２４がオン状態になる。ただし、このとき、ＰＭＯＳトランジスタＰ２３はまだオフ状態にあり、ノード１６はＬｏｗレベルにある。そして、上述の如く、ノード１５の電位が低下し、ＰＭＯＳトランジスタＰ２３がオンした時点で、ノード１６は速やかにHighレベルへ遷移し、よって第１の遅延回路ＤＬＹ１の出力がＬｏｗレベルに遷移する。これを受けてＮＡＮＤゲートＧ７の出力がＨｉｇｈレベルとなり、よってノードＴ１はＬｏｗレベルへ復帰する。またこのとき、インバータＧ６の出力がＨｉｇｈレベルとなって、３入力ＮＡＮＤゲートＧ９の出力がＬｏｗレベルとなり、ノードＴ２がＨｉｇｈレベルへ遷移する。
【００７９】
上述したように、ノードＴ１のワンショットパルス幅、すなわちノードＴ１のＨｉｇｈレベル期間は、ＰＭＯＳトランジスタＰ２３がオンするまでの遅延時間によって決定される。そしてこの遅延時間は、抵抗Ｒ１と容量Ｃ２による放電時定数と、ＰＭＯＳトランジスタＰ２３のしきい値電圧｜Ｖｔｈｐ｜とによって決まり、比較的電源電圧ＶＣＣに対する依存性を少なくすることができる。
【００８０】
一方、第２の遅延回路ＤＬＹ２においても、基本的には、第１の遅延回路DLY1と同様に、ノード１７に接続した容量Ｃ３の放電を抵抗Ｒ２を介して行って、ノード１７の電位がＰＭＯＳトランジスタＰ２７のしきい値電圧｜Ｖｔｈｐ｜分低下した時点で、ＰＭＯＳトランジスタＰ２７がオンしてノード１８をＨｉｇｈレベルに遷移し、よって第２の遅延回路ＤＬＹ２の出力がＬｏｗレベルへ遷移する。このレベルを受けてノードＴ２，Ｔ３がＬｏｗレベルへ復帰することになる。第２の遅延回路ＤＬＹ２においては、さらに第１の放電回路１９内のＮＭＯＳトランジスタＮ１１，Ｎ１３，第２の放電回路２０内のＮＭＯＳトランジスタＮ１５がオンとなって、ノード１７からＧＮＤへ向かって放電電流を流し得る状態となる。
【００８１】
このとき、第１の放電回路１９についてみると、ＮＭＯＳトランジスタＮ１１，Ｎ１３がオン状態になると、ＮＭＯＳトランジスタＮ１０，Ｎ１２の各ソース電位はいずれもＧＮＤ電位側にバイアスされ、ＮＭＯＳトランジスタＮ１０，Ｎ１２の各ゲート・ソース間電圧はほぼ等しくなってカレントミラーを形成する。
【００８２】
このときそのリファレンス側となるＮＭＯＳトランジスタＮ１０側に放電電流が流れるためには、ＰＭＯＳトランジスタＰ２５，ＮＭＯＳトランジスタＮ１０がともにオン状態になる必要があるから、少なくともノード１７の電位がそれらのしきい値電圧の和以上となる必要がある。言い替えれば、ノード１７の電位は、ＰＭＯＳトランジスタＰ２５のしきい値電圧｜Ｖｔｈｐ｜とＮＭＯＳトランジスタＮ１０のしきい値電圧Ｖｔｈｎとの和｜Ｖｔｈｐ｜＋Ｖｔｈｎ以上の場合に、ＰＭＯＳトランジスタＰ２５およびＮＭＯＳトランジスタＮ１０側に放電電流が流れ、そのミラー比倍に相当する放電電流がＮＭＯＳトランジスタＮ１２側に流れて、容量Ｃ３を急速に充電することになる。この放電電流はノード１７の電位、すなわち電源電圧ＶＣＣが高電圧になるにしたがって二次関数的に増大するから、電源電圧ＶＣＣの高電圧域において、第２の遅延回路ＤＬＹ２の遅延時間を大幅に縮小することができる。一方、低電圧域ではＰＭＯＳトランジスタＰ25，ＮＭＯＳトランジスタＮ１０がともにオフ状態にあって、ＮＭＯＳトランジスタＮ１２側に放電電流は流れないから、ノード１７の放電時定数は抵抗Ｒ２と容量Ｃ３によって決まることになる。
【００８３】
第２の放電回路２０については、ＮＭＯＳトランジスタＮ１５のオン抵抗を適当に設定することで、第１の放電回路１９が動作するまでの電圧範囲において遅延時間の電源電圧ＶＣＣに対する依存性を調整することができる。例えば、使用電源電圧ＶＣＣの下限値側ではＮＭＯＳトランジスタＮ１５のオン抵抗を抵抗Ｒ２よりも十分大とし、電源電圧ＶＣＣの増大に応じて徐々にそのオン抵抗が低下して第１の放電回路１９が動作する前に、抵抗Ｒ２前後またはそれ以下のオン抵抗に低下するものとすれば、低電圧域では遅延時間を確保しつつ、遅延時間の電源電圧ＶＣＣに対する依存性をより大きくした第２の遅延回路ＤＬＹ２が得られる。なお、第２の放電回路２０については必ずしも必要なものではなく、昇圧出力電圧の電源電圧ＶＣＣに対する依存性などを考慮して適宜設ければよいことになる。
【００８４】
よって、第２の遅延回路ＤＬＹ２の抵抗Ｒ２と容量Ｃ３による放電時定数を、第１の遅延回路ＤＬＹ１における抵抗Ｒ１と容量Ｃ２による放電時定数よりも大きくなるように各定数を設定することにより、図１の実施形態によって仮定した各遅延回路の特性を実現することができる。
【００８５】
なお、昇圧クロック信号のレベルがＨｉｇｈからＬｏｗへ遷移したときは、第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２におけるインバータＧ１５，Ｇ１７の出力がＨｉｇｈレベルとなって、ＮＭＯＳトランジスタＮ９およびＮ１６がオン，ＰＭＯＳトランジスタＰ２４，Ｐ２８がオフとなる。これによって、第１の遅延回路ＤＬＹ１のノード１６，第２の遅延回路ＤＬＹ２のノード１８がともにＬｏｗレベルとなり、よって第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２の出力は、昇圧クロック信号のレベルがＬｏｗへ遷移したあと、ただちにＨｉｇｈレベルへ復帰する。また第１の遅延回路ＤＬＹ１内の容量Ｃ２はＰＭＯＳトランジスタＰ２２のオンにより、再び電源電圧ＶＣＣに充電されて初期の状態に戻る。第２の遅延回路ＤＬＹ２においても、第１の放電回路１９および第２の放電回路２０のいずれもオフ状態となってノード１７からGNDへ向かう電流のパスを遮断した状態にあるから、ＰＭＯＳトランジスタＰ２６のオンにより、容量Ｃ３も容量Ｃ２と同様、電源電圧ＶＣＣに充電されて初期状態に戻る。
【００８６】
またノードＴ１，Ｔ２，Ｔ３については、昇圧クロック信号のレベルがHighレベルに遷移した側では、第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２の出力がＬｏｗレベルに反転するのを受けて、すでにＬｏｗレベルに復帰しており、昇圧クロック信号のＬｏｗレベル遷移側での変化はなく、Ｌｏｗレベルを維持することになる。
【００８７】
ここで、図４に示した制御回路１４の出力特性を図５に示す。図５において、横軸は電源電圧ＶＣＣ、縦軸はノードＴ１，Ｔ２，Ｔ３に出力されるワンショットパルスのパルス幅をそれぞれ示している。
【００８８】
図５におけるＰ１は、ノードＴ１のワンショットパルス幅特性を表わすものであり、第１の遅延回路ＤＬＹ１の遅延時間に相当するものであるが、比較的フラットな電源電圧ＶＣＣに対する依存性を示している。これに対して、パルス幅Ｐ３はノードＴ３におけるワンショットパルスのパルス幅であり、第２の遅延回路ＤＬＹ２の遅延時間に相当し、電源電圧ＶＣＣに対して大きな依存性を示している。ノードＴ２には、ノードＴ３とノードＴ１に出力されるワンショットパルスの差分によって生成されるワンショットパルスのパルス幅をＰ２で示している。
【００８９】
このパルス幅Ｐ２は、電源電圧ＶＣＣの増加とともに、パルス幅Ｐ３とほぼ相似形で急峻に減衰し、例えば約３.５Ｖ 程度で消滅、すなわち、０となっている。
【００９０】
図５に示す特性から、図４に示す制御回路１４を図１に示す装置に適用することにより、電源電圧ＶＣＣが２Ｖ前後の昇圧が必要な低電圧域では電源電圧の大きさにより十分な昇圧を行い、例えば３Ｖを越える高電圧域においては自動的に昇圧電圧を抑制したり、昇圧を停止したりする昇圧回路装置を実現することができる。
【００９１】
次に、本発明の第２実施形態を図６にしたがって説明する。
【００９２】
本実施形態は、図１に示す第１実施形態におけるスイッチング回路１２をバイアス回路２１に置き換えたものであり、他の構成は図１と同様である。バイアス回路２１は、昇圧用容量Ｃ１の一方の端子(ノード９)に電源電圧ＶＣＣにしたがってバイアス電圧を印加するバイアス手段として構成されている。具体的には、バイアス回路２１は、電源端子１にゲートおよびドレインを、ノード９にソースを、ＧＮＤに基板をそれぞれ接続したＮＭＯＳトランジスタＮ１７を備えて構成されている。この場合、ＮＭＯＳトランジスタＮ１７の代わりに、電源端子１側にソースを、ノード９側にゲート，ドレイン，基板をそれぞれ接続するＰＭＯＳトランジスタＰ３０または電源端子１側にアノードを、ノード９側にカソードをそれぞれ接続するダイオードＤ１を用いることもできる。これらの素子はいずれもノード９から電源端子１に向かう電流のパスを遮断し、逆に電源端子１からノード９に向かっては、各素子がオンするに十分な電位差が与えられれば、電流を通流する性質を有している。このため、同様な性質を有していれば、図６に示した素子の他、例えばＮＰＮトランジスタやＰＮＰトランジスタなどを用いることも可能である。
【００９３】
本実施形態における動作についても、バイアス回路２１以外の回路要素については、図１の実施形態と同様であるので、各部の詳細な説明は省略する。
【００９４】
まず、昇圧クロック信号のレベルがＬｏｗレベルにあるときには、ノード８は電源端子ＶＣＣにバイアスされて、ノード９側は電源電圧ＶＣＣ以上の昇圧電位にある。このとき、ノード９が電源電圧ＶＣＣ以上にあるので、バイアス回路２１，スイッチング回路１３は遮断状態にあって、ノード９から電源端子１側への電流は遮断されている。また電荷転送回路６はオン状態で、ノード９の昇圧電位が出力端子２側へ伝達されている。なお、まだ昇圧クロック信号が一度も入力されていない初期状態においては、ノード９および出力端子２は、バイアス回路２１およびバイアス回路１１によって電源端子１側から充電されることになる。次いで、昇圧クロック信号のレベルがＨｉｇｈへ遷移すると、まずノードＴ１のワンショットパルスによってスイッチング回路１３がオンになり、ノード９を電源電圧ＶＣＣにバイアスして昇圧用容量Ｃ１を放電する。また、このとき同時に生成されるノードＴ３のワンショットパルスによって電荷転送回路６がオフ状態となり、出力端子２側からノード９側への昇圧電荷の逆流を防止する。
【００９５】
ノードＴ１のワンショットパルスが終了すると、続いてノードＴ２にワンショットパルスが印加され、これに伴ってＮＭＯＳトランジスタＮ７によりノード８が電源電圧ＶＣＣからＧＮＤ電位に引き下げられる。このとき、昇圧用容量Ｃ１が先に放電されているから、ノード９側の電位もＧＮＤ電位に低下しようとする。これによって電源端子１とノード９間に電位差が生じ、バイアス回路２１内のＮＭＯＳトランジスタＮ１７がオンし、電源端子１側からノード９側に向かって昇圧用容量Ｃ１への充電電流が流れる。この充電電流はノード８側の電位がGND電位にある期間、すなわちノードＴ２のワンショットパルス幅の期間（Ｈｉｇｈレベル期間）のみ流れることになるから、前記実施形態と同様、ノードＴ２のワンショットパルス幅によって昇圧用容量Ｃ１の充電電圧ΔＶを規定することができる。ただし、バイアス回路２１においては、ＮＭＯＳトランジスタＮ１７のしきい値電圧に関わる電圧降下が存在するため、充電効率は低下し、電源電圧VCCの低電圧域における昇圧効率は前記実施形態よりも若干低下する。一方、高電圧域では、その充電効率の低下が昇圧電圧の抑制につながることになる。
【００９６】
次に、ノードＴ２，Ｔ３のワンショットパルスが終了した時点では、ＰＭＯＳトランジスタＰ２１側がオンとなってノード８を再度電源電圧ＶＣＣにバイアスし、ノード９側に昇圧電圧ＶＣＣ＋ΔＶを発生させ、同時に、電荷転送回路６がオンになって、ノード９側に発生した電圧を出力端子２側へ伝達して昇圧動作を行うことになる。
【００９７】
本実施形態によれば、スイッチング回路１２の代わりにバイアス回路２１を用いたため、前記実施形態に比べてより簡略化した回路構成で、前記実施形態と同様な効果を得ることができる。
【００９８】
次に、本発明の第３実施形態を図７にしたがって説明する。
【００９９】
本実施形態は、図１に示すスイッチング回路１２を廃止し、またスイッチング回路１３の代わりにスイッチング回路２２を設け、このスイッチング回路２２の制御をノードＴ３に発生するワンショットパルスによって行うようにしたものである。このような構成に伴って、ノードＴ１による制御が不要となり、制御回路１４内のゲートとして、ＮＡＮＤゲートＧ７，インバータＧ８を削除することができる。
【０１００】
スイッチング回路２２はノードＴ３に発生するワンショットパルス(制御信号)に応答して昇圧用容量Ｃ１の一方の端子（ノード９）に電源電圧を印加するスイッチング手段として構成されている。
【０１０１】
具体的には、スイッチング回路２２は、電源端子１にソースを、ノード９にドレイン，基板をそれぞれ接続したＰＭＯＳトランジスタＰ３１と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ３１のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ３２と、ＰＭＯＳトランジスタＰ３１のゲートにドレインを、ＧＮＤにソースおよび基板をそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ３２のゲートとともにノードＴ３に接続したＮＭＯＳトランジスタＮ１７によって構成されている。
【０１０２】
本実施形態においても、ノードＴ２，Ｔ３に発生するワンショットパルスは、前記各実施形態と同様に生成され、昇圧クロック信号のレベルがＨｉｇｈへ遷移した時点で、ノードＴ３にＨｉｇｈレベルのワンショットパルスが出現し、そのＨｉｇｈレベル期間中、電荷転送回路６はオフ状態となって、出力端子２からノード９へ向かう電流パスを遮断する。このときスイッチング回路２２においては、ノードＴ３のＨｉｇｈレベルを受けてＮＭＯＳトランジスタＮ１７がオンとなり、ＰＭＯＳトランジスタＰ３１のゲートをＧＮＤにバイアスする。これによりＰＭＯＳトランジスタＰ３１がオンとなってノード９を電源端子１の電源電圧ＶＣＣにバイアスする。このとき制御回路１４内の第１の遅延回路ＤＬＹ１の遅延時間に相当する期間、ノードＴ２はＬｏｗレベルを維持し、よってその期間ノード８は電源電圧ＶＣＣにバイアスされているから、ＰＭＯＳトランジスタＰ31のオンにより、昇圧用容量Ｃ１の両端がともに電源電圧ＶＣＣとなって昇圧用容量Ｃ１の放電が行われる。
【０１０３】
続いて、第１の遅延回路ＤＬＹ１の遅延時間ｔｄ１に相当する期間が経過すると、ノードＴ２のレベルがＨｉｇｈへ遷移してノード８がＧＮＤ電位にバイアスされる。これに伴って、ノード９側の電位もＧＮＤ電位に向かって低下しようとするが、このとき、図２に示されるように、依然としてノードＴ３はＨｉｇｈレベルにあるから、スイッチング回路２２内のＰＭＯＳトランジスタＰ３１もオン状態にあり、ノード９側の電位の低下を受けて、電源端子１側から昇圧用容量Ｃ１へ充電電流の供給を開始する。この充電電流は、ノード８側がＧＮＤ電位にバイアスされている期間中、ノードＴ２のワンショットパルスのＨｉｇｈレベル期間中供給されることになる。このため前記各実施形態と同様、ノードＴ２のワンショットパルス幅によって昇圧用容量Ｃ１の充電電圧ΔＶを規定することができる。
【０１０４】
次に、ノードＴ２，ノードＴ３に発生するワンショットパルスのレベルがＬowへ復帰すると、ノード８側が電源電圧ＶＣＣにバイアスされてノード９側に昇圧電圧が表れる。同時にスイッチング回路２２においては、ＮＭＯＳトランジスタＮ１７がオフになり、ＰＭＯＳトランジスタＰ３２がオンとなって、ＰＭＯＳトランジスタＰ３１のゲートをノード９側の電位にバイアスする。これによってＰＭＯＳトランジスタＰ３１がオフ状態となり、ノード９側から電源端子１側へ向かう電流のパスを遮断する。またこのとき同時に、電荷転送回路６がオンとなってノード９の昇圧電位を出力端子２側へ伝達する。
【０１０５】
本実施形態においては、スイッチング回路２２の構成を、図１に示すスイッチング回路１２，１３と同様の構成としても、同様の動作を行うことができる。すなわち、図１に示す実施形態においては、昇圧用容量Ｃ１の充電をスイッチング回路１２で制御する構成を採用しているため、スイッチング回路１３側で電源端子１からノード９へ向かう電流を遮断する必要があり、ＰＭＯＳトランジスタＰ１５，インバータＧ１４などが設けられている。
【０１０６】
また本実施形態においては、スイッチング回路２２が図１におけるスイッチング回路１２，１３の機能を兼ねており、ノード８側を電源電圧ＶＣＣにバイアスして昇圧動作を行うとき以外は、ＰＭＯＳトランジスタＰ３１をオン状態で使用するため、電源端子１からノード９へ向かう方向を順方向とする寄生ダイオードが存在しても問題はない。このため、スイッチング回路１３におけるＰＭＯＳトランジスタＰ１５，インバータＧ１４に相当する素子が不要となる。
【０１０７】
ただし、本実施形態においては、ＰＭＯＳトランジスタＰ３１で昇圧用容量Ｃ１の放電と充電との両方の動作を兼ねるため、その電流駆動能力とノードＴ２，Ｔ３などに出力されるワンショットパルスのパルス幅の最適設計を行う必要がある。例えば、昇圧用容量Ｃ１の放電動作時においては、ＰＭＯＳトランジスタＰ３１は理想スイッチ、すなわちオン抵抗が限りなく０に近い状態として動作することが望ましい。しかし、充電時において理想スイッチとして働いてしまうと、昇圧用容量Ｃ１の充電電圧ΔＶは常に電源電圧ＶＣＣとなってしまい、ノードＴ２のワンショットパルス幅による充電電圧の制御が不能となる。そこで、PMOSトランジスタＰ３１の電流駆動能力あるいはオン抵抗の値を適当に設定することと、これに見合った昇圧用容量Ｃ１の放電および充電期間のタイミング設計が必要である。
【０１０８】
本実施形態によれば、第１実施形態と同様な効果を得ることができるとともに、第１実施形態よりもさらに回路構成を簡略化することができる。
【０１０９】
次に、本発明の第４実施形態を図８にしたがって説明する。
【０１１０】
本実施形態は、充電期間において昇圧用容量Ｃ１の一方の端子に電源電圧を印加し、他方の端子には基準電位の電圧を印加し、さらに充電期間内において電源電圧の大きさによって決定される期間だけ昇圧用容量Ｃ１の一方の端子に対する電源電圧の印加を停止するとともに、昇圧用容量Ｃ１の一方の端子に基準電位の電圧を印加して昇圧用容量Ｃ１の電荷を放電し、その後の電荷転送期間では昇圧用容量Ｃ１の他方の端子に電源電圧を印加し、一方の端子から昇圧用容量Ｃ１に蓄積された電荷を出力端子２に転送するようにしたものである。
【０１１１】
すなわち、本実施形態においては、図１に示す制御回路１４の代わりに制御回路２５を設けるとともに、スイッチング回路１２，１３の代わりにスイッチング回路２３，２４が設けられており、制御回路２５のノードＴ４にスイッチング回路２４が接続され、ノードＴ５にスイッチング回路２３が接続され、ノードＴ６に電荷転送回路６、トランジスタＰ２１とトランジスタＮ７のゲートがそれぞれ接続されている。
【０１１２】
制御回路２５は、充電期間と電荷転送期間を含む昇圧サイクルのうち充電期間を規定する充電指令信号をワンショットパルスとしてノードＴ６に出力する充電指令信号出力手段と、充電期間の始期に対応して制御信号としてのワンショットパルスをノードＴ５に出力し、その後、電源電圧ＶＣＣの大きさにより決定された期間が経過したときに制御信号（ワンショットパルス）の出力を停止する制御信号出力手段と、制御信号の出力が停止されたときに、充電期間内において電源電圧ＶＣＣの大きさにより決定された期間だけ放電指令信号としてのワンショットパルスをノードＴ４に出力する放電指令信号出力手段としての機能を備えて構成されている。
【０１１３】
具体的には、制御回路２５は、各入力を入力端子３に共通接続した第３の遅延回路ＤＬＹ３と、第４の遅延回路ＤＬＹ４と、一方の入力を第３の遅延回路DLY3の出力に、他方の入力を入力端子３にそれぞれ接続したＮＡＮＤゲートＧ２０と、ＮＡＮＤゲートＧ２０の出力に入力を、ノードＴ６に出力をそれぞれ接続したインバータＧ２１と、第３の遅延回路ＤＬＹ３の出力に入力を接続したインバータＧ２２と、一方の入力をインバータＧ２２の出力に、他方の入力を第４の遅延回路ＤＬＹ４の出力にそれぞれ接続し、ノードＴ４に出力を接続したＮＯＲゲートＧ２３と、第４の遅延回路ＤＬＹ４の出力に第１の入力を、第３の遅延回路ＤＬＹ３の出力に第２の入力を、入力端子３に第３の入力をそれぞれ接続した３入力ＮＡＮＤゲートＧ２４と、３入力ＮＡＮＤゲートＧ２４の出力に入力を、ノードＴ５に出力をそれぞれ接続したインバータＧ２５とから構成されている。
【０１１４】
なお、第３の遅延回路ＤＬＹ３および第４の遅延回路ＤＬＹ４は、それらの入力すなわち入力端子３に入力される昇圧クロック信号に対して反転出力となる論理極性を有するものとして構成されており、図９に示すように、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４は電源電圧が低いときには第３の遅延回路ＤＬＹ３の遅延時間ｔｄ３に比べて大きく、電源電圧が大きくなるにしたがって小さくなるような電源電圧ＶＣＣに対する依存性を有している。また第３の遅延回路DLY3および第４の遅延回路ＤＬＹ４は図４に示した第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２と同様の回路構成で実現することができる。
【０１１５】
スイッチング回路２４は、ノードＴ４に生じるワンショットパルス（放電指令信号）に応答して昇圧用容量Ｃ１の一方の端子に基準電位の電圧を印加する第１のスイッチング手段として構成されている。すなわち、スイッチング回路２４はＮＭＯＳトランジスタＮ１９を備えており、ドレインがノード９に、ソースと基板がＧＮＤに、ゲートがノードＴ４にそれぞれ接続されている。
【０１１６】
スイッチング回路２３は、ノードＴ５に生じるワンショットパルス(制御信号)に応答して昇圧用容量Ｃ１の一方の端子（ノード９）に電源電圧を印加する第２のスイッチング手段として構成されている。
【０１１７】
具体的には、スイッチング回路２３は、ノードＴ５に入力を接続したインバータＧ１９と、インバータＧ１９の出力にゲートを、電源端子１にソースおよび基板をそれぞれ接続したＰＭＯＳトランジスタＰ３３と、ＰＭＯＳトランジスタＰ３３のドレインにソースを、ノード９にドレインおよび基板をそれぞれ接続したＰＭＯＳトランジスタＰ３４と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ３４のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ３５と、ＧＮＤにソースおよび基板を、ＰＭＯＳトランジスタＰ３４のゲートにドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ３５のゲートとともにノードＴ５に接続したＮＭＯＳトランジスタＮ１８とから構成されている。
【０１１８】
電荷転送回路６は、ノードＴ６に発生するワンショットパルス(充電指令信号)がＨｉｇｈレベルにある間は、昇圧用容量Ｃ１の一方の端子と出力端子２とを結ぶ転送路を遮断し、それ以外のときには転送路を形成するようになっており、具体的な回路構成は前記各実施形態と同様である。
【０１１９】
本実施形態の動作を図９にしたがって説明する。まず、昇圧クロック信号のレベルがＬｏｗレベルにあるときには、ＮＡＮＤゲートＧ２０および３入力NANDゲートＧ２４の出力はいずれもＨｉｇｈレベルとなり、その反転信号が出力されるノードＴ６，Ｔ５のレベルはＬｏｗレベルにある。またこのとき第４の遅延回路ＤＬＹ４の出力がＨｉｇｈレベルにあるのを受けて、ＮＯＲゲートＧ２３の出力、すなわちノードＴ４もＬｏｗレベルにある。
【０１２０】
上記ノードＴ４，Ｔ５，Ｔ６のレベルがＬｏｗにあるのを受けて、スイッチング回路２３，２４はオフ状態となり、ノード９と電源端子１およびＧＮＤとの間の電流パスを遮断する。また電荷転送回路６はＰＭＯＳトランジスタＰ１８がオン状態となって、ノード９と出力端子２との間を短絡状態とする。さらにPMOSトランジスタＰ２１がオンとなってノード８を電源電圧ＶＣＣにバイアスし、ノード９側に昇圧電圧を発生させる状態にある。なお、ここで、スイッチング回路２３の詳細な内部動作については、スイッチング回路２３の構成が図１に示すスイッチング回路１３と同様であるため、スイッチング回路１３におけるワンショットパルス信号のＨｉｇｈ／Ｌｏｗに対する動きと同様であるため、その説明を省略する。また電荷転送回路６についても図１と同一回路構成であるため、詳細な動作については省略する。
【０１２１】
一方、スイッチング回路２４については、ＮＭＯＳトランジスタＮ１９で構成され、ノードＴ４からゲート信号が入力されているので、ノードＴ４のレベルがＨｉｇｈとなれば、ＮＭＯＳトランジスタＮ１９がオン状態となり、ノードＴ４のレベルがＬｏｗであればオフ状態となる。
【０１２２】
次に、昇圧クロック信号のレベルがＨｉｇｈに遷移すると、第３の遅延回路ＤＬＹ３および第４の遅延回路ＤＬＹ４の各出力は、図９に示すように、遅延時間ｔｄ３，ｔｄ４の遅れをもってＬｏｗレベルに遷移する。
【０１２３】
ここで、電源電圧ＶＣＣの仕様が設定電圧よりも低い低電圧域に設定されているときには、図９に示すように、ｔｄ３≦ｔｄ４の関係に設定され、電源電圧ＶＣＣの低電圧域においては、第４の遅延回路ＤＬＹ４の出力レベルがＬｏｗとなる期間と第３の遅延回路ＤＬＹ３の出力レベルがＨｉｇｈとなる期間との間に重なりが存在せず、ＮＯＲゲートＧ２３の出力、すなわちノードＴ４のレベルはＬｏｗに固定される。すなわち、ノードＴ４のレベルは常にＬｏｗレベルに固定される。
【０１２４】
一方、ノードＴ５，Ｔ６からは、図９に示すように、第３の遅延回路ＤＬＹ３の出力である遅延時間ｔｄ３に相当する幅のＨｉｇ期間を有するワンショットパルスが発生する。各ワンショットパルスのＨｉｇｈ期間において、電荷転送回路６ではＰＭＯＳトランジスタＰ１８のゲートが出力端子２側の電位にバイアスされて、出力端子２側からノード９側への電流パスを遮断する。またＮＭＯＳトランジスタＮ７がオンとなってノード８をＧＮＤ電位にバイアスすると同時に、スイッチング回路２３がオン状態となって、ノード９を電源電圧ＶＣＣにバイアスする。これによって、昇圧用容量Ｃ１は、その両端電位差が電源電圧ＶＣＣにまで充電される。なお、ノード８が電源電圧ＶＣＣにある状態ではノード９を電源電圧ＶＣＣにバイアスして昇圧用容量Ｃ１の放電を行うタイミングが存在しないため、上記充電動作が繰り返されると、昇圧用容量Ｃ１は常に電源電圧ＶＣＣに充電された状態になる。
【０１２５】
次に、ノードＴ５，Ｔ６のワンショットパルスが終了してノードＴ５，Ｔ６のレベルがＬｏｗレベルへ復帰すると、スイッチング回路２３はオフ状態となって、ノード９と電源端子１との間の電流パスが遮断される。このとき同時に、PMOSトランジスタＰ２１がオンとなってノード８を電源電圧ＶＣＣにバイアスして、ノード９側に昇圧電圧を発生させるとともに、電荷転送回路６内のＰＭＯＳトランジスタＰ１８がオン状態となってノード９の昇圧電圧を出力端子２側に伝達する。このように、昇圧用容量Ｃ１が電源電圧ＶＣＣに充電されていた場合、飽和状態において出力端子２は、電源電圧ＶＣＣの２倍の昇圧電圧に到達することになる。すなわち、第３の遅延回路ＤＬＹ３の遅延時間ｔｄ３と第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４とが、ｔｄ３≦ｔｄ４の関係となるような電源電圧ＶＣＣの低電圧域では、電源電圧ＶＣＣの２倍の昇圧電圧を確保できることになる。
【０１２６】
次に、電源電圧ＶＣＣの仕様が設定電圧を越えた高電圧域に設定されていて、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４が縮減し、遅延時間ｔｄ３，ｔｄ４の関係がｔｄ３＞ｔｄ４となった場合を考える。すなわち電源電圧が設定電圧以上のときには電源電圧の上昇に応じて放電指令信号の発生期間を長く調整し、電源電圧が設定電圧を下回ったときには放電指令信号の発生期間を０または電源電圧の低下に応じて放電指令信号の発生期間を短く調整する場合に相当する。
【０１２７】
この場合、第４の遅延回路ＤＬＹ４の出力レベルがＬｏｗとなるＬｏｗ期間と第３の遅延回路ＤＬＹ３の出力レベルがＨｉｇｈとなるＨｉｇｈ期間との重なりが発生し、ＮＯＲゲートＧ２３の出力、すなわちノードＴ４に、図９に示すように、重なり期間ｔｄ３−ｔｄ４に相当するＨｉｇｈ期間を有するワンショットパルスが発生する。すなわち、充電期間内において電源電圧ＶＣＣの大きさにより決定された期間だけ放電指令信号としてのワンショットパルスが発生する。また、ノードＴ５に発生するパルスのＨｉｇｈ期間は、第３の遅延回路ＤＬＹ３または第４の遅延回路ＤＬＹ４の遅延時間のいずれか短い方で規定されるから、今度は、遅延時間ｔｄ４に相当する期間となってノードＴ４のＨｉｇｈ遷移と同時にＬｏｗへ復帰する。
【０１２８】
ここで、昇圧クロック信号のレベルがＨｉｇｈへ遷移したときを考えると、まずノードＴ５，Ｔ６のレベルがＨｉｇｈに遷移したことを受けて、電荷転送回路６内のＰＭＯＳトランジスタＰ１８がオフに、ＮＭＯＳトランジスタＮ７がオンとなって、ノード８をＧＮＤ電位にバイアスすると同時に、スイッチング回路２３がオン状態となって、ノード９を電源電圧ＶＣＣにバイアスして昇圧用容量Ｃ１を充電する。そして、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４経過後、ノードＴ４のレベルがＨｉｇｈへ遷移するとともに、ノードＴ５のレベルはＬｏｗへ復帰する。これによりスイッチング回路２３はオフに、スイッチング回路２４内のＮＭＯＳトランジスタＮ１９がオンとなって、昇圧用容量Ｃ１の充電電荷をノード９からＧＮＤに向かって放電することになる。このスイッチング回路２４による昇圧用容量Ｃ１の放電動作は、ノードＴ４のＨｉｇｈ期間中、すなわち遅延時間ｔｄ３−ｔｄ４に相当する期間続けられる。
【０１２９】
これによって、例えば、図９に示すように、ａ点のタイミングでノードＴ４のレベルがＨｉｇｈとなって放電を開始し、ノード９がΔＶ電位にまで放電されたとすると、ノードＴ４，Ｔ５，Ｔ６のレベルがそれぞれＬｏｗへ復帰し、ノード８側を電源電圧ＶＣＣにバイアスしたときのノード９側に表れる昇圧電圧は電源電圧ＶＣＣ＋ΔＶとなって、電源電圧ＶＣＣの２倍よりは低い電圧に抑制される。すなわち、電源電圧ＶＣＣが高電圧となって、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４が縮減されるほど昇圧用容量Ｃ１の放電期間が増大してΔＶが低下するから、電源電圧ＶＣＣが高電圧になるにしたがって昇圧電圧が抑制されることになる。特に、電源電圧が設定電圧を下回ったときにはノードＴ４に出力される放電指令信号としてのワンショットパルスのパルス幅は０となるため、昇圧電圧は電源電圧ＶＣＣの２倍となる。
【０１３０】
また電源電圧が設定電圧以上のときには電源電圧の上昇に応じて充電期間における放電時間を長く調整することで、電源電圧の大きさに応じた昇圧電圧（昇圧レベル）を確保することができる。なお、電源電圧の仕様が設定電圧を下回った値に設定されているときには電源電圧の大きさに応じて充電期間における放電時間を短く調整することで、電源電圧の大きさに応じた昇圧電圧（昇圧レベル）を確保することもできる。
【０１３１】
本実施形態によれば、前記第１実施形態と同様の効果を得ることができる。
【０１３２】
次に、本発明の第５実施形態を図１０にしたがって説明する。
【０１３３】
本実施形態は、前記（４）式において充電電流ＩＣおよび充電期間ｔｗの両方を電源電圧ＶＣＣの大きさに応じて変化させて、昇圧用容量Ｃ１の充電電圧ΔＶを調整するようにしたものであり、第１実施形態におけるスイッチング回路１２の代わりに、制御回路１４のノードＴ３に発生するワンショットパルスを制御入力としたバイアス回路２６を設けたものであり、他の構成は図１に示す第１実施形態と同様である。なお、バイアス回路１１，電荷転送回路６，出力端子２，負荷容量ＣＬの記載は省略してある。
【０１３４】
バイアス回路２６は、制御回路１４のノードＴ３から発生するＨｉｇｈレベルのワンショットパルス（制御信号）に応答して昇圧用容量Ｃ１の一方の端子（ノード９）に電源電圧に応じたバイアス電流を供給するバイアス手段として構成されている。
【０１３５】
具体的には、バイアス回路２６は、電源端子１にドレインを、ノード９にソースを、ＧＮＤに基板をそれぞれ接続したＮＭＯＳトランジスタＮ２０と、電源端子１とＮＭＯＳトランジスタＮ２０のゲートとの間に接続した抵抗Ｒ３と、NMOSトランジスタＮ２０のゲートにドレインを、ＧＮＤにソースおよび基板を接続したＮＭＯＳトランジスタＮ２３と、電源端子１にソースおよび基板を接続し、ゲートをノードＴ３に入力を接続したインバータＧ２６の出力に接続したＰＭＯＳトランジスタＰ３６と、ＰＭＯＳトランジスタＰ３６のドレインにソースを、電源端子１に基板をそれぞれ接続し、ゲートとドレインを短絡したＰＭＯＳトランジスタＰ３７と、ＧＮＤに基板を、ＰＭＯＳトランジスタＰ３７のドレインにゲートおよびドレインをそれぞれ接続したＮＭＯＳトランジスタＮ２１と、ゲートとドレインを短絡してＮＭＯＳトランジスタＮ２１のソースとＮＭＯＳトランジスタＮ２３のゲートに共通接続し、ソースおよび基板をＧＮＤに接続したNMOSトランジスタＮ２２とから構成されている。そしてＮＭＯＳトランジスタＮ２２とＮＭＯＳトランジスタＮ２３とは、常にそれらのゲート，ソース間電圧が等しく、カレントミラーを形成している。
【０１３６】
上記構成によるバイアス回路２６は、ノードＴ３のレベルがＬｏｗレベルのときにはインバータＧ２６の出力レベルがＨｉｇｈとなって、ＰＭＯＳトランジスタＰ３６がオフ状態にあり、ＮＭＯＳトランジスタＮ２２側には電流は流れない。このため、ＮＭＯＳトランジスタＮ２２とカレントミラーを形成するＮＭＯＳトランジスタＮ２３側のドレイン電流は流れず、ＮＭＯＳトランジスタＮ２０のゲートは抵抗Ｒ３によって電源電圧ＶＣＣにバイアスされている。
【０１３７】
一方、ノードＴ３のレベルがＨｉｇｈに遷移すると、ＰＭＯＳトランジスタＰ３６がオン状態となって、ＮＭＯＳトランジスタＮ２２側に電流を流しうる状態となる。このときＮＭＯＳトランジスタＮ２２側に電流が流れるか否かは電源端子１の電圧に依存する。すなわち、ＮＭＯＳトランジスタＮ２２がオンとなってドレイン電流が流れるには、ＰＭＯＳトランジスタＰ３７およびＮＭＯＳトランジスタＮ２１がともにオンしなければならないから、電源端子１すなわち電源電圧ＶＣＣは、少なくともそれらのしきい値電圧の和以上であることが必要とされる。いずれのしきい値電圧の大きさも、一律にＶｔｈとおけば、ＶＣＣ≧３×ＶｔｈがＮＭＯＳトランジスタＮ２２側に電流が流れる条件である。
【０１３８】
電源電圧が上記条件を満たし、ＮＭＯＳトランジスタＮ２２側に電流が流れると、ＮＭＯＳトランジスタＮ２２とカレントミラーを形成するＮＭＯＳトランジスタＮ２３側にはそのミラー比倍のドレイン電流が流れる。これによって抵抗Ｒ３において電圧降下が発生し、ＮＭＯＳトランジスタＮ２０のゲート電圧が低下してＮＭＯＳトランジスタＮ２０の出力電流が絞られる。
【０１３９】
図１０に示す本実施形態の動作については、図１の第１実施形態と同様に、昇圧クロック信号のレベルがＨｉｇｈへ遷移した時点でまずノードＴ１に発生するワンショットパルスによって、スイッチング回路１３による昇圧用容量Ｃ１に対する放電が行われる。次いで、ノードＴ２に発生するワンショットパルスが立ち上がった時点でＮＭＯＳトランジスタＮ７によってノード８側の電位がＧＮＤ電位に引き下げられ、バイアス回路２６内のＮＭＯＳトランジスタＮ２０による昇圧用容量Ｃ１の充電が開始される。このときＮＭＯＳトランジスタＮ２０から昇圧用容量Ｃ１に供給される充電電流は、電源電圧ＶＣＣの大きさに応じて調整されることになる。すなわち、電源電圧が高電圧域になるほど充電電流が減少して昇圧用容量Ｃ１の充電電圧ΔＶを抑制することができる。さらに電源電圧が設定電圧以下のときには充電電流を電源電圧の低下に応じて大きくし、電源電圧が設定電圧を超えたときには充電電流を０にすることもできる。このため本実施形態によれば、第１実施形態に比べて、高電圧域においてさらに効率よく昇圧電圧を抑制することができる。
【０１４０】
また本実施形態においては、要求される仕様または条件などによっては充電期間ｔｗ側を固定し、バイアス回路２５のような電圧に応じて充電電流を加減しうる回路手段によって昇圧用容量Ｃ１の充電電圧ΔＶを調整し、昇圧電圧の抑制を図ることも可能である。
【０１４１】
なお、本実施形態において、ノードＴ３に発生するワンショッパルスによりバイアス回路２６内に流れる電流のオン／オフ制御を行うようにしているが、この制御方式に限定されるものではなく、消費電流上の問題がなければ、例えば、ＰＭＯＳトランジスタＰ３６を削除し、ＰＭＯＳトランジスタＰ３７のソースを電源端子１に直結した構成として、常時電源端子１の電圧を監視してＮＭＯＳトランジスタＮ２０のゲートバイアスを決めるようにすることもできる。またバイアス回路２６の構成についても、図１０に示すものに限定されるものではなく、バイアス回路２６の機能を有していれば他の構成を採用することもできる。
【０１４２】
本実施形態によれば、前記第１実施形態と同様の効果を得ることができるとともに、高電圧域での昇圧電圧の抑制効果を前記第１実施形態よりもさらに高めることができる。
【０１４３】
図１１は図７に示す実施例において、スイッチング回路２２や電荷転送回路６の制御を制御回路１４ではなく制御端子Ｔ２，Ｔ３への制御入力信号によって行おうとするものである。使用電圧（電源端子１への印加電圧）の大きさに応じて入力制御幅を調整することにより、所望の昇圧電圧を得ることができる。他の実施例同様の効果に加え昇圧電圧の制御が容易であるという効果がある。なお、図７以外の実施例についても同様の構成が可能である。
【０１４４】
図１２は図７に示す実施例において、出力端子２部に昇圧電圧検出回路２７を設けたものである。図１２における昇圧電圧検出回路２７は、一方の入力を昇圧出力端子２に他方を入力端子２９に接続するコンパレータ２８で構成され、昇圧出力電圧と入力端子２９の電圧との比較を行う。
【０１４５】
コンパレータ２８の出力端子３０により、所望の昇圧電圧が得られているか否かの判定を論理信号レベルで取り出すことができるので当該昇圧回路を集積化した際の工程管理を容易化できる。特に上記入力端子２９を電源端子１に接続すれば、昇圧電圧が電源端子１の電圧よりも低下する電源電圧、すなわち昇圧動作を停止する電源電圧を知ることができる。
【０１４６】
なお、図７以外の実施例についても同様の構成が可能である。
【０１４７】
図１３は図７に示す実施例において、昇圧出力端子２に加え昇圧出力端子２ａを設けた構成である。図１３において、昇圧出力端子２ａはダイオードＤ２またはＰＭＯＳトランジスタＰ３８またはＮＭＯＳトランジスタＮ２等から成る電圧降下手段３１を介して昇圧出力端子２へ接続されているが、この限りではなく目的に応じてスイッチング素子などを介しても構わない。また昇圧出力端子も図中の２ａのみならず増設しても構わない。
【０１４８】
本実施例によれば、複数の異なった昇圧出力を有する昇圧回路を得ることができる。
【０１４９】
図１４は、電源電圧ＶＤＤを降圧して低消費電流化を図ったマイクロプロセッサの構成例を示す。降圧回路３６により電源電圧ＶＤＤを所定の電圧にクランプし、そのクランプ電圧を電源電圧として各種モジュール３２，３３などが設けられる。しかし、特にアナログ系のモジュールにおいては上記クランプ電圧下では十分な特性を発揮できないモジュールも存在し、これを内蔵する場合昇圧が必要になる。図１４内のモジュール３５はその一例を示すもので、ＡＤ変換器におけるリファレンス電圧読み出し部を示したものである。すなわち分圧抵抗ｒ(１)〜ｒ(ｎ)のある接点電位をＮＭＯＳトランジスタＮ２５によって読み出し、リファレンス電圧ＶＲＥＦを得るとき、ＮＭＯＳトランジスタＮ２５のゲート電圧が低すぎるとＮＭＯＳトランジスタＮ２５のオン抵抗が上昇し読み出し時間が増大したり、あるいはリファレンス電圧ＶＲＥＦが低下するなどの問題が生じる。そこで上記クランプ電圧を当該発明に係る昇圧回路３４にて昇圧し、これをＮＭＯＳトランジスタＮ２５のゲートに印加することにより上記問題を対策することができる。
【０１５０】
本実施例によれば、降圧回路３６と昇圧回路３４を組み合わせて用いることにより、高速性を維持しつつ低消費電流化を図った半導体集積回路装置を得ることができる。
【０１５１】
【発明の効果】
以上説明したように、本発明によれば、昇圧用容量に対する充電期間，充電電荷量，充電電流を電源電圧の大きさによって調整するようにしたため、昇圧レベル（昇圧電圧）を電源電圧の大きさによって規制することができる。
【０１５２】
また、本発明によれば、昇圧用容量に対する充電期間を電源電圧が設定電圧以下のときには電源電圧の低下に応じて長く調整し、電源電圧が設定電圧を超えたときには電源電圧の大きさに応じて短くするかまたは０に調整するようにしたため、昇圧が必要な低電圧域で昇圧電圧を確保し、一方昇圧をあまり必要としない高電圧域では昇圧電圧を抑制したりあるいは昇圧機能を停止したりし、常に許容印加電圧範囲を満足することができる。
【０１５３】
さらに、本発明によれば、昇圧用容量の充電電荷を出力端子に接続される負荷容量に分配して昇圧する際や、再度昇圧用容量の充放電動作に移行する際の負荷容量の充電電荷の損失を低減できるので、昇圧効率を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】図１に示す回路の動作を示す電圧波形図である。
【図３】従来例の構成による出力特性と本発明による出力特性を示す特性図である。
【図４】制御回路の構成を示す回路図である。
【図５】制御回路の出力特性を示す特性図である。
【図６】本発明の第２実施形態の構成を示す回路図である。
【図７】本発明の第３実施形態の構成を示す回路図である。
【図８】本発明の第４実施形態の構成を示す回路図である。
【図９】図８に示す回路の動作を示す電圧波形図である。
【図１０】本発明の第５実施形態の構成を示す回路図である。
【図１１】図７の実施例において、制御回路の代わりに制御入力信号によって制御される変形例である。
【図１２】図７の実施例において昇圧電圧検出回路を設けた変形例である。
【図１３】図７の実施例において他の昇圧出力端子を設けた変形例である。
【図１４】本発明による昇圧回路を備える半導体集積回路装置である。
【符号の説明】
１…電源端子、２…出力端子、３…入力端子、５，１２，１３，２２，２３，２４…スイッチング回路、６…電荷伝送回路、１１，２１，２６…バイアス回路、１４，２５…制御回路、１９，２０…放電回路、Ｃ１…昇圧用容量、Ｃ２，Ｃ３…容量、ＣＬ…負荷容量、ＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ４…遅延回路、Ｒ１，Ｒ２，Ｒ３…抵抗、Ｐ１〜Ｐ３１…ＰＭＯＳトランジスタ、Ｎ１〜Ｎ２３…ＮＭＯＳトランジスタ、Ｄ１…ダイオード、Ｇ７，Ｇ１１，Ｇ２０…ＮＡＮＤゲート、Ｇ５，Ｇ６，Ｇ８，Ｇ１０，Ｇ１２〜Ｇ１９，Ｇ２１，Ｇ２２，Ｇ２５，Ｇ２６…インバータ、Ｇ９，Ｇ２４…３入力ＮＡＮＤゲート、Ｇ２３…ＮＯＲゲート。
【発明の属する技術分野】
本発明は、昇圧回路装置に係り、特に、広い動作電圧範囲が必要とされるマイクロプロセッサなどの半導体集積回路に実装されて半導体集積回路の電源を昇圧するに好適な昇圧回路装置に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサとして、携帯機器などに組み込むために、低電圧動作が可能でかつ消費電力の少ないものの需要が高まっている。すなわち、通常、ＣＭＯＳ論理回路で構成されたマイクロプロセッサの場合、ＭＯＳトランジスタのしきい値電圧Ｖｔｈを上回る電源電圧があれば動作速度が低下するものの論理回路を構成する各ＣＭＯＳゲートの論理的な動作は可能である。しかし、電源電圧が、例えば５ボルトから２ボルト以下の低電圧になると、ＭＯＳトランジスタのゲート・ソース間電圧がＭＯＳトランジスタのしきい値電圧Ｖｔｈに近づく結果、ＭＯＳトランジスタのオン抵抗が増大する。特に、トランスファゲートを用いた回路などにおいては、トランスファゲートが伝達する端子電圧によってはそのトランスファゲートを構成するＭＯＳトランジスタのゲート・ソース間電圧がＶｔｈを下回ることがある。このような場合には、トランスファゲートのオン抵抗は極めて大きなものとなり、正規の電圧レベルの伝達を阻害することになる。またマスクＲＯＭなどのメモリモジュールにおいては、電源電圧の低下はメモリマットのワード線駆動電圧などの低下を意味する。すなわち、メモリマットを構成するメモリＭＯＳのうちゲートがワード線に接続されたメモリＭＯＳのゲート・ソース間電圧が低下することとなり、メモリＭＯＳのドレイン電流が減衰してデータ読み出し時間の増大を招くことになる。
【０００３】
そこで、電源電圧の仕様が低いもの、例えば、２Ｖ以下のものに対処するために、例えば、特開平8−149801 号公報に記載されているように、低電圧による電源電圧を昇圧し、昇圧された電圧によってトランスファゲート(ＭＯＳ側ゲート)やメモリモジュールのワード線を駆動して低電源電圧下においても、所望の動作を確保するようにした方式が採用されている。
【０００４】
【発明が解決しようとする課題】
従来技術においては、充電期間と電荷転送期間を含む昇圧サイクルのうち充電期間に、電源電圧ＶＣＣのレベルに充電された昇圧用容量の一方の端子にスイッチング回路を介して電源電圧を印加して昇圧用容量をさらに充電し、充電期間後の電荷転送期間においては、充電された昇圧用容量の電荷を出力端子を介して負荷に転送し、原理的には、常に、電源端子に印加される電源電圧ＶＣＣの２倍に相当する昇圧電圧を発生するようになっている。このため、従来の昇圧回路を内蔵した半導体集積回路装置を、電源電圧ＶＣＣとして比較的高電圧域にあるもの、例えば、電源電圧ＶＣＣが４Ｖを超えるものに用いると、発生した昇圧電圧が素子(ＭＯＳトランジスタ)耐圧を上回って、信頼性の低下もしくは素子破壊を招く恐れがある。ただし、昇圧用容量の一方の端子と電源端子と並列に、すなわちスイッチング回路と並列に電圧クランプ回路（３個のＰＭＯＳトランジスタを直列接続した回路であって、各ＰＭＯＳトランジスタのしきい値がＶｔｈｐに設定されている回路）を接続すれば、昇圧回路を電源電圧ＶＣＣ＋３×｜Ｖｔｈｐ｜にクランプすることができる。
【０００５】
しかし、近年、半導体素子の微細化に伴い素子耐圧は低下傾向にあり、使用電源電圧ＶＣＣの範囲の上限と許容印加電圧（あるいは素子耐圧）とが近接してきており、上述したような電圧クランプ方式では電源電圧ＶＣＣ範囲の上限側でクランプ電圧が許容印加電圧を超える恐れがある。
【０００６】
一方、クランプ電圧を低減するには、電圧クランプ回路を構成しているPMOSトランジスタの直列接続段数を削減するなどして電圧クランプ回路の電圧降下を小さくすればよいが、この方式では、逆に電源電圧ＶＣＣが低電圧域の仕様のものに適用した場合には昇圧効率が低下し、クランプ電圧を単に低減することはできない。またクランプ電圧を、電圧クランプ回路を構成する各ＰＭＯＳトランジスタの素子パラメータ、すなわちＶｔｈｐのばらつきに対して、その接続段数倍、例えば３個直列接続のときには３倍の変動を来すことになり、低電圧域での昇圧効率の確保と高電圧域での昇圧電圧の制限との両立が困難である。さらに、電圧クランプ回路が動作して電圧クランプが働くまでには、ある時間遅れが存在するため、その遅れ時間によりクランプ電圧を超えたピーク電圧が発生する恐れもある。
【０００７】
また、過電圧の発生を防止する他の方策として、前述の公報に記載されているように、電源と電源端子との間にディプリーション型ＮＭＯＳトランジスタ（以下、Ｄ−ＭＯＳと称する。）を接続し、電源端子への印加電圧そのものをクランプする方式を採用することもできる。この方式を採用すれば、電源電圧ＶＣＣがＤ−ＭＯＳのしきい値電圧｜ＶｔｈＤ｜以上の範囲において、電源端子の電圧を｜ＶｔｈＤ｜程度にクランプすることができるので、昇圧電圧を｜ＶｔｈＤ｜の２倍程度に抑制することができる。
【０００８】
しかし、逆に、電源電圧ＶＣＣが｜ＶｔｈＤ｜を下回った場合には電源電圧ＶＣＣの倍の電圧が昇圧電圧として生成されることになる。このため、Ｄ−MOSを用いた場合には、２×｜ＶｔｈＤ｜なる昇圧電圧が、この昇圧電圧を利用する回路が必要とする電圧を下限とし、また許容印加電圧を上限とする電圧範囲内になければならない。しかも、素子パラメータのばらつきを考慮すると、上記昇圧電圧を所定の電圧範囲内に収めることは、許容印加電圧の上限が低下するにしたがって困難となる。また、Ｄ−ＭＯＳを用いることは、半導体チップ製造上、その分のマスク枚数の増大および工数増大を招き、製造コストの点で不利となる。
例えば、同一チップ上の回路要素のうち昇圧回路以外の他の回路要素にＤ−ＭＯＳを使用したとしても、各Ｄ−ＭＯＳを昇圧回路素子と同一のしきい値電圧で利用可能でない限り、余分なマスクが必要になったり、工数が増加したりすることになる。
【０００９】
本発明の目的は、電源電圧の大きさによって昇圧レベルを規制することができる昇圧回路装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明は、電源端子と出力端子との間に挿入された昇圧用容量の一方の端子に充電期間と電荷転送期間を含む昇圧サイクルのうち前記充電期間に電源電圧を印加し他方の端子には基準電位の電圧を印加し、その後の電荷転送期間では前記昇圧用容量の他方の端子に前記電源電圧を印加し一方の端子から前記昇圧用容量に蓄積された電荷を前記出力端子に転送し、前記充電期間を前記電源電圧の大きさにより調整してなる昇圧回路装置を構成したものである。
【００１１】
前記昇圧回路装置を構成するに際しては、電源電圧が設定電圧以下のときには前記電源電圧の低下に応じて前記充電期間を長く調整し、前記電源電圧が前記設定電圧を超えたときには前記充電期間を零にまたは電源電圧の大きさに応じて短く調整したりすることもでき、また、充電期間を電源電圧の大きさにより調整する代わりに、充電期間において昇圧用容量に蓄積される電荷量を電源電圧の大きさにより調整したり、充電期間において昇圧用容量に供給される電流の大きさを電源電圧の大きさにより調節したりすることもできる。さらに、昇圧サイクルに充電期間に先立つ放電期間を設け、この放電期間に昇圧用容量の両方の端子に同一電位の電圧を印加して昇圧用容量の電荷を放電してなる機能を付加することもできる。
【００１２】
また、本発明は、電源端子と出力端子との間に挿入された昇圧用容量の一方の端子に充電期間と電荷転送期間を含む昇圧サイクルのうち前記充電期間に電源電圧を印加し他方の端子には基準電位の電圧を印加し、前記充電期間内において電源電圧の大きさによって決定される期間だけ前記昇圧用容量の一方の端子に対する電源電圧の印加を停止するとともに前記昇圧用容量の一方の端子に基準電位の電圧を印加して前記昇圧用容量の電荷を放電し、その後の電荷転送期間では前記昇圧用容量の他方の端子に前記電源電圧を印加し一方の端子から前記昇圧用容量に蓄積された電荷を前記出力端子に転送してなる昇圧回路装置を構成したものでである。この昇圧回路装置を構成するに際しては、前記電源電圧が設定電圧以上のときには前記電源電圧の上昇に応じて前記充電期間における放電時間を長く調整し、前記電源電圧が前記設定電圧を下回ったときには前記充電期間における放電時間を零に調整してなる要素を付加することができる。
【００１３】
また、本発明は、電源端子と出力端子との間に挿入された昇圧用容量と、放電期間と充電期間および電荷転送期間を含む昇圧サイクルのうち前記放電期間を規定する放電指令信号を出力する放電指令信号出力手段と、前記充電期間を規定する充電指令信号を出力する充電指令信号出力手段と、前記充電期間の始期に対応して制御信号を出力しその後電源電圧の大きさにより決定された期間が経過したときに前記制御信号の出力を停止する制御信号出力手段と、前記放電期間の始期に対応した放電指令信号に応答して前記昇圧用容量の一方の端子に電源電圧を印加する第１のスイッチング手段と、前記充電指令信号が入力されるまでは前記昇圧用容量の他方の端子に電源電圧を印加し前記充電期間の始期に対応した充電指令信号の入力により前記昇圧用容量の他方の端子に基準電位の電圧を印加するバイアス切り替え手段と、前記充電期間の始期に対応した充電指令信号に応答して前記昇圧用容量の一方の端子に電源電圧を印加する第２のスイッチング手段と、前記制御信号出力手段から制御信号が出力されている間は前記昇圧用容量の一方の端子と前記出力端子とを結ぶ転送路を遮断し前記制御信号出力手段から制御信号の出力が停止されている間は前記転送路を形成する電荷転送手段とを備え、前記充電指令信号出力手段は、前記電源電圧の大きさにより前記充電指令信号の発生期間を調整してなる昇圧回路装置を構成したものである。この昇圧回路装置を構成するに際しては、以下の要素を付加することができる。
【００１４】
（１）第２のスイッチング手段の代わりに、昇圧用容量の一方の端子に電源電圧にしたがったバイアス電圧を印加するバイアス手段を設ける。
【００１５】
（２）放電指令信号出力手段を削除するとともに、第１のスイッチング手段と第２のスイッチング手段の代わりに、制御信号に応答して昇圧用容量の一方の端子に電源電圧を印加するスイッチング手段を設ける。
【００１６】
（３）第２のスイッチング手段の代わりに、制御信号に応答して昇圧用容量の一方の端子に電源電圧に応じたバイアス電流を供給するバイアス用手段を設ける。
【００１７】
（４）前記充電指令信号出力手段は、電源電圧が設定電圧以下のときには前記電源電圧の低下に応じて前記充電指令信号の発生期間を長く調整し、前記電源電圧が前記設定電圧を超えたときには前記充電指令信号の発生期間を零に調整してなる。
【００１８】
また、本発明は、電源端子と出力端子との間に挿入された昇圧用容量と、充電期間と電荷転送期間を含む昇圧サイクルのうち前記充電期間を規定する充電指令信号を出力する充電指令信号出力手段と、前記充電期間の始期に対応して制御信号を出力しその後電源電圧の大きさにより決定された期間が経過したときに前記制御信号の出力を停止する制御信号出力手段と、前記制御信号の出力が停止されたときに前記充電期間内において電源電圧の大きさにより決定された期間だけ放電指令信号を出力する放電指令信号出力手段と、前記放電指令信号に応答して前記昇圧用容量の一方の端子に基準電位の電圧を印加する第１のスイッチング手段と、前記制御信号に応答して前記昇圧用容量の一方の端子に電源電圧を印加する第２のスイッチング手段と、前記充電指令信号が入力されるまでは前記昇圧用容量の他方の端子に電源電圧を印加し前記充電期間の始期に対応した充電指令信号の入力により前記昇圧用容量の他方の端子に基準電位の電圧を印加するバイアス切り替え手段と、前記充電指令信号出力手段から充電指令信号が出力されている間は前記昇圧用容量の一方の端子と前記出力端子とを結ぶ転送路を遮断し前記充電指令信号出力手段から充電指令信号の出力が停止されている間は前記転送路を形成する電荷転送手段とを備えてなる昇圧回路装置を構成したものである。この昇圧回路装置を構成するに際しては、以下の要素を付加することができる。
【００１９】
前記放電指令信号出力手段は、電源電圧が設定電圧以上のときには前記電源電圧の上昇に応じて前記放電指令信号の発生期間を長く調整し、前記電源電圧が前記設定電圧を下回ったときには前記放電指令信号の発生期間を零に調整してなる。
【００２０】
前記した手段によれば、昇圧用容量の一方の端子に電源電圧を印加し他方の端子には基準電位の電圧を印加し、充電期間を電源電圧の大きさにより調整しているため、電源電圧の大きさによって昇圧レベルを規制することができる。特に、電源電圧が設定電圧以下のときには電源電圧の低下に応じて充電期間を長く調整し、電源電圧が設定電圧を超えたときには充電期間を０または電源電圧の大きさに応じて短く調整することで、電源電圧が設定電圧以下のときには電源電圧に応じたレベルの昇圧電圧を発生することができ、電源電圧が設定電圧を超えたときには昇圧レベルを０にしたり、昇圧レベルの電源電圧に応じて抑制したりすることができる。このため、昇圧レベルが許容電圧を超えることなく昇圧効率を確保することができる。
【００２１】
具体的には、充電期間を電源電圧の大きさにより調整した場合、昇圧用容量の一方の端子に表れる昇圧電圧ＨＶｓは、無負荷あるいは昇圧電圧が昇圧回数無限大で飽和した状態を仮定すれば、次の（１）式で示すように、
ＨＶｓ＝ＶＣＣ＋ＶＣ１ …（１）
となる。ここで、ＶＣＣは電源電圧、ＶＣ１は昇圧動作直前における昇圧用容量Ｃ１の両端電位差であり、昇圧用容量Ｃ１の充電電荷をＱ１、容量係数をＣ１とすると、両端電位差ＶＣ１は、次の（２）式で示されるように、
ＶＣ１＝Ｑ１／Ｃ１ …（２）
となる。
【００２２】
上記（２）式において、Ｑ１を電源電圧ＶＣＣの大きさに応じて加減することにより、昇圧電圧ＨＶｓのレベルを制御することができる。すなわち、電源電圧ＶＣＣが、例えば設定電圧を超えた高電圧域においてＱ１を少なくしてＶＣ１を低減すると、昇圧電圧ＨＶｓのレベルを抑制することができる。また電源電圧ＶＣＣが設定電圧以下の低電圧域では、逆にＱ１を多くしてＶＣ１を増大させると、昇圧電圧ＨＶｓのレベルを確保することができる。さらに、昇圧用容量Ｃ１の充電電荷Ｑ１は、充電電流ＩＣとその通流期間すなわち充電期間ｔｗとによって規定することができ、次の（３）式で示されるように、
Ｑ１＝ＩＣ×ｔｗ …（３）
となる。
【００２３】
上記（３）式において、昇圧サイクルに属する充電期間ｔｗを規定することにより、電源電圧ＶＣＣが設定電圧よりも高電圧域ではｔｗを小さくし、電源電圧ＶＣＣが設定電圧以下の低電圧域においてはｔｗを大きくすることで、充電電荷Ｑ１を加減することができ、これにより昇圧電圧ＨＶｓのレベルを充電期間によって調整することが可能になる。
【００２４】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の第１実施形態を示す全体構成図である。図１において、昇圧回路装置は、電源端子１と出力端子２との間に挿入された昇圧用容量Ｃ１，昇圧クロック信号入力端子３に接続された制御回路１４，昇圧用容量Ｃ１と出力端子２との間に挿入された電荷転送回路６，電源端子１と出力端子２との間に挿入されたバイアス回路１１，電源端子１とノード９との間に挿入されたスイッチング回路１２，１３，電源端子１と基準電位（接地電位）との間に挿入されたＰＭＯＳトランジスタＰ２１，ＮＭＯＳトランジスタＮ７を備えて構成されており、昇圧用容量Ｃ１の一方の端子がノード９に接続され、他方の端子がノード８を介してトランジスタＰ２１，Ｎ７のドレインにそれぞれ接続され、出力端子２に負荷容量ＣＬが接続されている。以下、各回路の具体的内容について説明する。
【００２５】
制御回路１４は、入力端子３に、放電期間と充電期間および電荷転送期間を含む昇圧サイクルごとに入力される昇圧クロック信号に応答して、出力端子であるノードＴ１，Ｔ２，Ｔ３からそれぞれパルス信号を出力するようになっている。例えば、図２に示すように、昇圧クロック信号に応答して、放電期間を規定する放電指令信号としてＨｉｇｈレベルの信号をノードＴ１に出力し、充電期間を規定する充電指令信号としてＨｉｇｈレベルの信号をノードＴ２に出力し、充電期間の始期に対応してノードＴ３からＨｉｇｈレベルの制御信号を出力し、その後電源電圧ＶＣＣの大きさによって決定された期間が経過したときに制御信号の出力を停止するようになっている。
【００２６】
具体的には、制御回路１４は、入力側が入力端子３に接続された第１の遅延回路ＤＬＹ１と、入力側が入力端子３に接続された第２の遅延回路ＤＬＹ２と、一方の入力側が第１の遅延回路ＤＬＹ１の出力側に、他方の入力側が入力端子３にそれぞれ接続されたＮＡＮＤゲートＧ７と、入力側がＮＡＮＤゲートＧ７の出力側に、出力側がノードＴ１にそれぞれ接続されたインバータＧ８と、第１の遅延回路ＤＬＹ１の出力側に入力側が接続されたインバータＧ６と、第２の遅延回路ＤＬＹ２の出力側に第１の入力側が、インバータＧ６の出力側に第２の入力側が、入力端子３に第３の入力側がそれぞれ接続された３入力ＮＡＮＤゲートＧ６と、３入力ＮＡＮＤゲートＧ９の出力側に入力側が、ノードＴ２に出力側がそれぞれ接続されたインバータＧ１０と、一方の入力側が第２の遅延回路ＤＬＹ２の出力側に、他方の入力側が入力端子３にそれぞれ接続されたＮＡＮＤゲートＧ１１と、ＮＡＮＤゲートＧ１１の出力側に入力側が、ノードＴ３に出力側がそれぞれ接続されたインバータＧ１２によって構成されている。なお、ここで、第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２は、それらの入力、すなわち入力端子３の入力信号に対して反転出力となる論理極性を有するように構成されている。
そして第２の遅延回路ＤＬＹ２は、第１の遅延回路ＤＬＹ１に比べて、電源電圧ＶＣＣの仕様が設定電圧以下にある低電圧域においては遅延量が大きく、またその遅延量の電源電圧ＶＣＣに対する依存性も大きく設定されている。すなわち電源電圧ＶＣＣが設定電圧を超えた高電圧域では第１の遅延回路ＤＬＹ１の遅延量よりも小さくなるようにその遅延量が設定されており、これらの具体的な回路構成については後述する。
【００２７】
電荷転送回路６は、制御回路１４からＨｉｇｈレベルの制御信号がノードＴ３から出力されている間はノード９と出力端子２とを結ぶ転送路を遮断し、制御回路１４のノードＴ３からＨｉｇｈレベルの制御信号の出力が停止されている間はノード９と出力端子２とを結ぶ転送路を形成する電荷転送手段として構成されている。
【００２８】
具体的には、電荷転送回路６は、ノードＴ３に入力を接続したインバータＧ５と、出力端子２にドレインおよび基板を、ノード９にソースを接続したＰＭＯＳトランジスタＰ１８と、出力端子２にソースおよび基板を、ＰＭＯＳトランジスタＰ１８のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ１９と、インバータＧ５の出力にゲートを、ＰＭＯＳトランジスタＰ１８のゲートにドレインを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ５と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ１９のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２０と、ＰＭＯＳトランジスタＰ１９のゲートにドレインを、ＧＮＤにソースおよび基板をそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ２０のゲートおよびインバータＧ５の入力と共通接続したＮＭＯＳトランジスタＮ６とから構成されている。
【００２９】
バイアス回路１１は、出力端子２に電源電圧ＶＣＣの大きさに応じたバイアス電圧を印加するバイアス手段として構成されており、具体的には、ソースが電源端子１に、ドレイン，ゲート，基板がそれぞれ出力端子２に接続されたＰＭＯＳトランジスタＰ１１を備えて構成されている。このバイアス回路１１は出力端子２に接続された負荷容量ＣＬにバイアス電圧として初期充電を行うことができ、この初期充電により昇圧クロック信号入力後に昇圧電圧の立上りを早めることができる。
【００３０】
スイッチング回路１３は、放電期間の始期に対応した放電指令信号（ノードＴ１から出力されるＨｉｇｈレベルの信号）に応答して昇圧用容量Ｃ１の一方の端子に電源電圧を印加する第１のスイッチング手段として構成されている。
【００３１】
具体的には、スイッチング回路１３は、ノードＴ１に入力を接続したインバータＧ１４と、インバータＧ１４の出力にゲートを、電源端子１にソース，基板をそれぞれ接続したＰＭＯＳトランジスタＰ１５と、ＰＭＯＳトランジスタＰ１５のドレインにソースを、ノード９にドレインおよび基板をそれぞれ接続したPMOSトランジスタＰ１６と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ１６のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ１７と、ＧＮＤにソースおよび基板を、ＰＭＯＳトランジスタＰ１６のゲートにドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ１７のゲートおよびインバータＧ１４の入力と共通接続したＮＭＯＳトランジスタＮ４とから構成されている。
【００３２】
スイッチング回路１２は、充電期間の始期に対応した充電指令信号（ノードＴ２から出力されるＨｉｇｈレベルの信号）に応答して昇圧用容量Ｃ１の一方の端子に電源電圧を印加する第２のスイッチング手段として構成されている。
【００３３】
具体的には、スイッチング回路１２は、ノードＴ２に入力を接続したインバータＧ１３と、インバータＧ１３の出力にゲートを、電源端子１にソース，基板をそれぞれ接続したＰＭＯＳトランジスタＰ１２と、ＰＭＯＳトランジスタＰ１２のドレインにソースを、ノード９にドレインおよび基板をそれぞれ接続したPMOSトランジスタＰ１３と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ１３のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタ１４と、ＧＮＤにソースおよび基板を、ＰＭＯＳトランジスタＰ１３のゲートにドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ１４のゲートおよびインバータＧ１３の入力と共通接続したＮＭＯＳトランジスタＮ３とから構成されている。
【００３４】
ＰＭＯＳトランジスタＰ２１，ＮＭＯＳトランジスタＮ７は、ノードＴ２から充電指令信号が入力されるまでは昇圧用容量Ｃ１の他方の端子（ノード８）に電源電圧を印加し、充電期間の始期に対応した充電指令信号がノードＴ２から入力されたことにより昇圧用容量Ｃ１の他方の端子に基準電位の電圧を印加するバイアス切り替え手段として構成されている。
【００３５】
具体的には、トランジスタＰ２１はソースが電源端子１に、ドレインがノード８に、ゲートがノードＴ２に接続されており、トランジスタＮ７はドレインがノード８に、ソースと基板がＧＮＤに接続され、ゲートがノードＴ２に接続されている。
【００３６】
次に、図２にしたがって図１に示す昇圧回路装置の動作を説明する。
【００３７】
まず、入力端子３のレベルがＬｏｗレベルにある場合、制御回路１４内のNANDゲートＧ７，Ｇ１１および３入力ＮＡＮＤゲートＧ９の出力はいずれもＨｉｇｈレベルとなり、ノードＴ１，Ｔ２，Ｔ３はいずれもＬｏｗレベルにある。このためノードＴ２にゲートが接続されたＰＭＯＳトランジスタＰ２１がオンとなり、ノード８を電源端子１の電位、すなわち電源電圧ＶＣＣにバイアスする。
【００３８】
このとき、スイッチング回路１２においては、ノードＴ２のレベルがＬｏｗレベルにあることを受けて、インバータＧ１３の出力がＨｉｇｈレベルとなる。このときＰＭＯＳトランジスタＰ１２はオフ状態にあるから、電源端子１からノード９に向かう電流は遮断される。またノードＴ２にゲートが接続されたＰＭＯＳトランジスタＰ１４がオンとなり、ＰＭＯＳトランジスタＰ１３のゲートをノード９の電位にバイアスする。これによりノード９から電源端子１へ向かう電流も遮断されることになる。よってスイッチング回路１２は電源端子１とノード９との間のいずれの方向の電流も遮断し、オフ状態にある。さらに、スイッチング回路１３においても、スイッチング回路１２と同様の回路構成を採用しているため、ノードＴ１のレベルがＬｏｗにあるのを受けて、ＰＭＯＳトランジスタＰ１５，Ｐ１６がともにオフとなって、電源端子１とノード９との間のいずれの方向の電流も遮断し、スイッチング回路１２と同様にオフ状態にある。
【００３９】
一方、電荷転送回路６においては、ノードＴ３のレベルがＬｏｗにあるのを受けて、インバータＧ５の出力がＨｉｇｈレベルとなり、ＮＭＯＳトランジスタＮ５がオンとなる。ＮＭＯＳトランジスタＮ５がオンになることにより、PMOSトランジスタＰ１８のゲートがＬｏｗレベル、すなわち、ＧＮＤ電位（基準電位）となって、ＰＭＯＳトランジスタＰ１８がオン状態となり、ノード９の電位を出力端子２側へ伝達する。またノードＴ３にゲートを接続するＰＭＯＳトランジスタＰ２０がオンとなり、ＰＭＯＳトランジスタＰ１９のゲートをノード９の電位にバイアスする。ノード９の電位はＰＭＯＳトランジスタ１８のオンによって出力端子２の電位と同電位にあるから、ＰＭＯＳトランジスタＰ１９のゲート，ソースが同電位となって、ＰＭＯＳトランジスタＰ１９はオフ状態となり、出力端子２からＮＭＯＳトランジスタＮ５側へ向かう電流を遮断する。
【００４０】
入力端子３のレベルがＬｏｗにある状態は、昇圧用容量Ｃ１のノード８側の端子を電源電圧ＶＣＣに上昇させてノード９側に昇圧圧力を得る昇圧モード（電荷転送期間）にあり、スイッチング回路１２，１３をともにオフ状態として、ノード９から電源端子１側へ電荷が漏れるのを防止しているとともに、電荷転送回路６をオン状態として、ノード９の昇圧電位を出力端子２側へ伝達している。このとき出力端子２に接続されているバイアス回路１１においては、ＰＭＯＳトランジスタＰ１１が出力端子２から電源端子１に向かう電流を遮断するから、出力端子２の昇圧電位は維持される。
【００４１】
なお、入力端子３に昇圧クロック信号が入力されていない初期状態においては、バイアス回路１１内のＰＭＯＳトランジスタＰ１１によって出力端子２およびノード９が充電されることになる。この充電電圧は、電源電圧ＶＣＣからPMOSトランジスタＰ１１のしきい値電圧｜Ｖｔｈｐ｜分、もしくはＰＭＯＳトランジスタＰ１１のドレイン，基板間の寄生ダイオードの順方向降下ＦＶＤ分だけ低い電圧となる。またこの初期の充電電圧を電源電圧ＶＣＣと同電位とする必要があるときには、バイアス回路１１の構成を、例えば、スイッチング回路１２と同一の構成として、昇圧クロック信号入力前に、その制御入力をＨｉｇｈレベルとして、スイッチング回路１２内のＰＭＯＳトランジスタＰ１２，Ｐ１３相当のトランジスタをオン状態とすることによって実現できる。そして昇圧クロック信号入力後は、その制御入力をＬｏｗレベルとして、上記トランジスタをオフ状態としておけばよいことになる。
【００４２】
次に、入力端子３に入力された昇圧クロック信号のレベルがＨｉｇｈレベルに遷移すると、制御回路１４内の第１の遅延回路ＤＬＹ１，第２の遅延回路DLY2の各出力は、図２に示されるように、それぞれｔｄ１およびｔｄ２の遅れをもってＬｏｗレベルに遷移する。ここで、遅延時間ｔｄ１，ｔｄ２は、図２に示されるように、ｔｄ１＜ｔｄ２の関係にあるものとする。これにより、ＮＡＮＤゲートＧ７は、昇圧クロック信号と第１の遅延回路ＤＬＹ１の出力がともにＨｉｇｈレベルとなり、このＨｉｇｈレベルの重なり期間に、遅延時間ｔｄ１に相当する幅のＬｏｗレベルのワンショットパルスを出力する。これによりノードＴ１には、ＬｏｗレベルのワンショットパルスをインバータＧ８によって反転したパルス、すなわち遅延時間ｔｄ１に相当する期間にＨｉｇｈレベルのワンショットパルスが放電指令信号として出力される。このとき３入力ＮＡＮＤゲートＧ９については、その一入力に第１の遅延回路ＤＬＹ１の出力をインバータＧ６で反転した信号が入力されているため、遅延時間ｔｄ１の経過後にアクティブ状態、すなわち全入力がＨｉｇｈレベルとなって出力がＬｏｗレベルに遷移する。そして第２の遅延回路ＤＬＹ２の出力がＬｏｗレベルに遷移した時点でＨｉｇｈレベルに復帰する。よって、３入力ＮＡＮＤゲートＧ９は、第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２との遅延時間の差、すなわちｔｄ２−ｔｄ１に相当する期間にＬｏｗレベルのワンショットパルスを出力し、ノードＴ２には、ＬｏｗレベルのワンショットパルスをインバータＧ１０によって反転したパルス、すなわち遅延時間ｔｄ２−ｔｄ１に相当する期間に、Ｈｉｇｈレベルのワンショットパルスが充電指令信号として出力される。またＮＡＮＤゲートＧ１１は、昇圧クロック信号と第２の遅延回路ＤＬＹ２の出力とのＨｉｇｈレベルの重なり期間、すなわち遅延時間ｔｄ２に相当する幅のＬｏｗレベルのワンショットパルスを出力し、よって、ノードＴ３には、ＬｏｗレベルのワンショットパルスをインバータＧ１２によって反転したパルス、すなわち遅延時間ｔｄ２に相当する期間に、Ｈｉｇｈレベルのワンショットパルスが制御信号として出力される。
【００４３】
ノードＴ１，Ｔ２，Ｔ３から出力されるワンショットパルスによって各回路要素は次のように制御される。
【００４４】
まず、ノードＴ１のレベルがＬｏｗレベルからＨｉｇｈレベルに遷移することにより、放電期間が開始され、ノードＴ１のパルスを制御入力とするスイッチング回路１３においては、ノードＴ１に入力を接続するインバータＧ１４の出力がＬｏｗレベルとなって、ＰＭＯＳトランジスタＰ１５がオンになる。またノードＴ１にゲートを接続するＮＭＯＳトランジスタＮ４がオンとなってＰＭＯＳトランジスタＰ１６のゲートがＬｏｗレベルとなり、ＰＭＯＳトランジスタＰ１６もオンになる。このスイッチング回路１３内のＰＭＯＳトランジスタＰ１５，Ｐ16のオンによって、ノード９と電源端子１との間が短絡され、ノード９は電源電圧ＶＣＣの電位にバイアスされることになる。
【００４５】
このとき、ノードＴ２の信号はまたＬｏｗレベルにあるから、ＰＭＯＳトランジスタＰ２１がオン状態にあり、ノード８側の電位を電源電圧ＶＣＣにバイアスしている。よって、昇圧用容量Ｃ１の両端電位差は０Ｖとなって、昇圧用容量Ｃ１は放電状態となる。ノードＴ１のＨｉｇｈ遷移直前のノード９の電位が電源電圧ＶＣＣ以上の昇圧電位であれば、ノード９側から電源端子１側に向かって昇圧用容量Ｃ１の放電電流が流れることになる。
【００４６】
また、ノードＴ１のＨｉｇｈ遷移と同時にＨｉｇｈとなったノードＴ３の信号を受けて電荷転送回路６においては、ノードＴ３に入力を接続するインバータＧ５の出力がＬｏｗレベルとなる。このとき、インバータＧ５の出力にゲート接続するＮＭＯＳトランジスタＮ５がオフになるとともに、ノードＴ３にゲートを接続するＮＭＯＳトランジスタＮ６がオンとなってＰＭＯＳトランジスタＰ１９のゲートがＬｏｗレベルとなり、ＰＭＯＳトランジスタＰ１９がオン状態になる。
【００４７】
これにより、ＰＭＯＳトランジスタＰ１８のゲートは出力端子２の電位にバイアスされるから、ＰＭＯＳトランジスタＰ１８は出力端子２からノード９側へ向かう電流パスを遮断する。よって、スイッチング回路１３によるノード９の電源電圧ＶＣＣ電位への電位低下が起こっても、出力端子２からノード９側への電荷の移動（転送）は発生せず、出力端子２の昇圧直前における昇圧電位は維持される。
【００４８】
またノードＴ１のレベルがＨｉｇｈの期間中、ノードＴ２はＬｏｗレベルを維持するから、スイッチング回路１２は、昇圧クロック信号のレベルがＬｏｗ入力状態の場合と同様にオフ状態にある。
【００４９】
次に、遅延時間ｔｄ１経過後、ノードＴ１のレベルがＬｏｗへ復帰すると同時にノードＴ２のレベルがＨｉｇｈに遷移した時点をみると、このとき、ノードＴ３については、ノードＴ２のＬｏｗレベルへの復帰まで変化はないから、電荷転送回路６は上記の状態を維持する。またスイッチング回路１３は、ノードＴ１のレベルがＬｏｗに復帰したのを受けて、昇圧クロック信号のレベルがＬｏｗ入力状態の場合と同様オフ状態に戻る。
【００５０】
一方、ノードＴ２のレベルがＨｉｇｈレベルに遷移すると、充電期間が開始され、ノードＴ２からのパルスを制御入力とするスイッチング回路１２においては、ノードＴ２に入力を接続するインバータＧ１３の出力がＬｏｗレベルとなる。このとき、インバータＧ１３の出力にゲートを接続するＰＭＯＳトランジスタＰ１２がオンになる。またノードＴ２にゲートを接続するＮＭＯＳトランジスタＮ３がオンとなって、ＰＭＯＳトランジスタＰ１３のゲートがＬｏｗレベルとなり、ＰＭＯＳトランジスタＰ１３もオンになる。このスイッチング回路１２内のＰＭＯＳトランジスタＰ１２，Ｐ１３のオンによって、ノード９と電源端子１との間が導通状態になる。
【００５１】
また、このとき、同時に、ノードＴ２にゲートを接続するＮＭＯＳトランジスタＮ７がオン，ＰＭＯＳトランジスタＰ２１がオフとなって、ノード８を電源電圧ＶＣＣの電位からＧＮＤ電位に引き下げる。
【００５２】
ノードＴ２がＨｉｇｈレベルに遷移する直前には、昇圧用容量Ｃ１はその両端電位差が０Ｖとなって放電状態にあるから、ノード８のＧＮＤ電位への遷移に伴ってノード９側もＧＮＤ電位に向かって低下することになる。ただし、このときスイッチング回路１２が上述したように、同時にオン状態になるから、電源端子１側からノード９に向かって昇圧用容量Ｃ１に充電電流が供給される。これに伴って、ノード９の電位はＧＮＤ電位から徐々に上昇するが、このノード９の上昇電圧、すなわち昇圧用容量Ｃ１の両端電位差ΔＶは、次の（４）式で示されるように、
ΔＶ＝ＩＣ×ｔｗ／Ｃ１ …（４）
となる。
【００５３】
ここで、ＩＣはスイッチング回路１２を介して電源端子１からノード９に向かって流れる充電電流、ｔｗはスイッチング回路１２のオン期間（充電期間）、すなわちノードＴ２のＨｉｇｈレベル期間であって、図２に示されるように、遅延時間ｔｄ２−ｔｄ１に相当する。またＣ１は昇圧用容量Ｃ１の容量係数である。続いて、ノードＴ２，Ｔ３のレベルがＬｏｗに復帰すると、スイッチング回路１２は、昇圧クロック信号のレベルがＬｏｗとなる入力状態の場合と同様にオフ状態に戻り、電源端子１とノード９との間のいずれの方向の電流も遮断する。スイッチング回路１３についても、ノードＴ１のＬｏｗレベルに変化はないから、やはり同様にオフ状態にある。よってノード９は電源端子１から切り離された状態になる。
【００５４】
またノードＴ２のＬｏｗレベルへの遷移によってゲートをノードＴ２に接続するＰＭＯＳトランジスタＰ２１がオンに、ＮＭＯＳトランジスタＮ７がオフとなって、ノード８をＧＮＤ電位から電源電圧ＶＣＣの電位に引き上げる。この直前の上記充電動作による昇圧用容量Ｃ１の両端電位差をΔＶとし、また充電電荷が保存されるとすれば、このノード８側の電源電圧電位への上昇を伴って、ノード９側の電位はＶＣＣ＋ΔＶまで上昇することになる。
【００５５】
また、このとき、ノードＴ３のＬｏｗレベルへの復帰によって、電荷転送回路６においては、昇圧クロック信号のレベルがＬｏｗとなる入力状態の場合と同様の状態に戻って、ＰＭＯＳトランジスタＰ１８がオン状態となり、ノード９の昇圧電位を出力端子２側へ伝達する。このとき、負荷容量ＣＬの端子電圧、すなわち出力端子２の電圧が電源電圧ＶＣＣ＋ΔＶよりも低い状態にあれば、昇圧用容量Ｃ１の充電電荷が負荷容量ＣＬ側に分配され、ノード９と出力端子２の電圧は、電源電圧ＶＣＣ＋ΔＶよりも低下する。ただし負荷容量ＣＬは、電荷分配により充電電荷が増加しているから、この電荷分配が行われる以前よりもその端子電圧、すなわち出力端子２の電圧は上昇したことになる。よって、電荷分配が繰り返されることによって、出力端子２の電圧は徐々に上昇し、最終的には電源電圧ＶＣＣ＋ΔＶに到達して飽和状態、すなわちそれ以上は上昇しない状態となる。すなわち、図２において、ノードＴ２，Ｔ３のレベルがＨｉｇｈからＬｏｗに遷移したときのノード９の昇圧電位ＨＶは、電源電圧ＶＣＣ＋ΔＶと表記されているが、これは上記飽和状態における値を示している。
【００５６】
以上、ノードＴ１，Ｔ２，Ｔ３から発生するワンショットパルスのレベルが全てＬｏｗへ復帰した時点で１サイクルの昇圧動作が完了し、この時点において、スイッチング回路１２，１３，ＰＭＯＳトランジスタＰ２１，ＮＭＯＳトランジスタＮ７，電荷転送回路６などの各回路要素は、昇圧クロック信号のレベルがＬｏｗになる初期の動作状態に復帰する。
【００５７】
続いて、昇圧クロック信号のレベルがＬｏｗに遷移しても、ノードＴ１，Ｔ２，Ｔ３の信号状態に変化はないから、次の昇圧クロック信号のレベルがＨｉｇｈに遷移するまで上記の状態が維持される。
【００５８】
続いて、昇圧クロック信号のレベルが再びＨｉｇｈに遷移すると、ノードＴ１，Ｔ２，Ｔ３に再びワンショットパルスが創出され、昇圧容量Ｃ１の放電，充電、そして負荷容量ＣＬの充電電荷分配の一連の動作が繰り返され、負荷容量ＣＬの端子電圧、すなわち出力端子２の電位を昇圧していく。
【００５９】
以上のような動作において、出力端子２に最終的に得られる昇圧出力電圧は、上述したように、ノードＴ２のワンショットパルスのＨｉｇｈ期間中に充電された昇圧用容量Ｃ１の充電電圧、すなわち両端電位差ΔＶによって決まる。そしてΔＶは、前記(４)式に示されるように、ノードＴ２から発生するワンショットパルスのＨｉｇｈレベル期間ｔｗに比例する。またｔｗは制御回路１４内の第１の遅延回路ＤＬＹ１の遅延時間ｔｄ１と第２の遅延回路ＤＬＹ２の遅延時間ｔｄ２との差分、すなわちｔｄ２−ｔｄ１に相当する時間幅を有している。そして、第２の遅延回路ＤＬＹ２の電源電圧ＶＣＣに対する依存性を大きく設定し、電源電圧ＶＣＣの上昇に伴って、ｔｄ２がｔｄ１よりも急速に減少するように設定すると、電源電圧ＶＣＣが高電圧になるにしたがって、図２に示すように、ｔｄ１に対するｔｄ２の相対的な遅れ、すなわちｔｗが減少していくこくになる。このｔｗの減少に伴って、ΔＶの大きさも減少するから、電源電圧ＶＣＣが高電圧になるにしたがって昇圧出力電圧が抑制されることになる。
【００６０】
さらに、電源電圧ＶＣＣが上昇して（電源電圧の仕様が高くなって）、ｔｄ２≦ｔｄ１の状態になると、ｔｗは０となって、もはやノードＴ２にワンショットパルスは出現しない。この状態では、ＮＭＯＳトランジスタＮ７がオンしてノード８をＧＮＤ電位にバイアスすることもなく、またスイッチング回路１２がオンして昇圧用容量Ｃ１を充電することもないから、昇圧動作は行われない。この場合、ノードＴ１のワンショットパルスで動作するスイッチング回路１３によって、ノード９に電源電圧ＶＣＣが印加されるので、出力端子２も電源電圧ＶＣＣの電位を出力することになる。
【００６１】
つまり、本実施形態によれば、電源電圧ＶＣＣの仕様が高電圧域に設定されているときには、昇圧出力電圧が自動的に抑制されるか、もしくは昇圧動作が停止して電源電圧ＶＣＣを出力することになる。一方、電源電圧ＶＣＣの仕様が設定電圧以下の低電圧域に設定されているときには、ｔｄ２＞ｔｄ１の関係にあって、電源電圧ＶＣＣの低下に伴ってｔｄ２とｔｄ１との差、すなわちｔｗが増大して昇圧用容量Ｃ１の充電期間が長くなる。その結果、ΔＶが大きくなり、電源電圧ＶＣＣの低電圧域における昇圧出力電圧を確保することができる。
【００６２】
次に、本実施形態における電源電圧ＶＣＣと昇圧出力電圧ＨＶとの相関特性の概念図を、従来例によるものと比較して図３に示す。
【００６３】
図３において、横軸は電源電圧ＶＣＣを、縦軸は昇圧出力電圧ＨＶをそれぞれ表わす。また図中のＨＶｍａｘは、素子耐圧などから規定される許容最大印加電圧であり、昇圧出力電圧の上限値である。またＨＶｍｉｎは昇圧出力電圧を使用する負荷回路が必要とする最小電圧であって、昇圧出力電圧の下限値である。よって、昇圧出力電圧は、使用する電源電圧ＶＣＣの全範囲において、ＨＶｍａｘとＨＶｍｉｎとの範囲内にある必要がある。ここで、図３において、特性Ａが従来例を表わし、特性Ｂが図１に示す装置の特性を表わすものとする。
【００６４】
図３に示されるように、使用電源電圧ＶＣＣ範囲の上限とＨＶｍａｘとが近接した要求仕様においては、特性Ａにみられるように、基本的には電源電圧ＶＣＣの２倍の昇圧電圧が発生する従来例では、比較的低い電源電圧ＶＣＣにおいてＨＶｍａｘを上回る昇圧電圧が発生する。これに対して、本実施形態のものは、特性Ｂで示すように、昇圧出力電圧はＶＣＣ＋ΔＶに抑制される。また電源電圧ＶＣＣが設定電圧を超えたときには、昇圧用容量Ｃ１の充電が行われなくなる結果、ほぼ電源電圧ＶＣＣの出力となって、使用電源電圧ＶＣＣ範囲の上限側でもＨＶｍａｘを満足する昇圧出力が得られる。
【００６５】
なお、前記実施形態において、図１に示したスイッチング回路１２，１３の構成はこれに限定されるものではなく、上述の機能動作を実現するものであれば他の構成を採用することもできる。
【００６６】
また制御回路１４についても同様に、前記実施形態においては、二つの遅延回路ＤＬＹ１とＤＬＹ２を設け、それらの遅延時間ｔｄ１，ｔｄ２の差を利用して昇圧用容量Ｃ１の充電期間を規定しているが、昇圧用容量Ｃ１の放電期間（遅延時間ｔｄ１に相当する期間）の確保と、電源電圧ＶＣＣの値に応じてその充電期間を加減しうる充電指令信号（図２におけるｔｗに相当する信号）が得られれば他の構成を採用することもできる。ただし、本実施形態に示す構成によれば、電源電圧ＶＣＣの高電圧域において、前述のごとく、ｔｄ２≦ｔｄ１の関係に置くことで、容易に昇圧容量Ｃ１の充電期間を０とすることができるので、完全に昇圧動作を停止することができ、過電圧発生の防止に極めて有効である。
【００６７】
上述したように、本実施形態によれば、電源電圧ＶＣＣの値に応じて昇圧出力電圧を自動的に調整することができ、昇圧を必要とする電源電圧ＶＣＣの低電圧域では昇圧電圧を確保し、昇圧の不要な高電圧域では昇圧電圧を抑制し、所期の昇圧電位範囲を満足する昇圧回路装置を得ることができる。また、発生した昇圧電圧をクランプするのではなく、昇圧電圧そのものを調整するため、回路内部での過電圧発生を防止した昇圧回路装置を得ることができる。また電荷転送回路６における昇圧効率を向上させることもできる。また昇圧用容量Ｃ１の放電および充電をそれぞれスイッチング回路１２，１３によって独立に行っているため、例えば放電期間を短縮するなど個別に最適化を図ることができる。
【００６８】
次に、制御回路１４の具体的な構成を図４にしたがって説明する。
【００６９】
図４において、第１の遅延回路ＤＬＹ１は、電源端子１にソースおよび基板を、入力端子３にゲートを、ノード１５にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２２と、ＧＮＤにソースおよび基板を、入力端子３にゲートをそれぞれ接続し、ドレインを抵抗Ｒ１を介してノード１５に接続したＮＭＯＳトランジスタＮ８と、ノード１５とＧＮＤとの間に接続した容量Ｃ２と、電源端子１にソース及び基板を、ノード１５にゲートをそれぞれ接続したＰＭＯＳトランジスタＰ２３と、ＰＭＯＳトランジスタＰ２３のドレインにソースを、電源端子１に基板を、ノード１６にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２４と、入力端子３に入力を接続したインバータＧ１５と、ＧＮＤにソースおよび基板をノード１６にドレインを接続し、ゲートをＰＭＯＳトランジスタＰ２４のゲートとともにインバータＧ１５の出力に接続したＮＭＯＳトランジスタＮ９と、ノード１６に入力を接続したインバータＧ１６とから構成されており、インバータＧ１６の出力を第１の遅延回路ＤＬＹ１の出力としている。
【００７０】
また第２の遅延回路ＤＬＹ２は、電源端子１にソースおよび基板を、入力端子３にゲートを、ノード１７にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２６と、ＧＮＤにソースおよび基板を、入力端子３にゲートをそれぞれ接続し、ドレインを抵抗Ｒ２を介してノード１７に接続したＮＭＯＳトランジスタＮ14と、ノード１７とＧＮＤとの間に接続した容量Ｃ３と、電源端子１にソースおよび基板を、ノード１７にゲートを接続したＰＭＯＳトランジスタＰ２７と、PMOSトランジスタＰ２７のドレインにソースを、電源端子１に基板を、ノード１８にドレインをそれぞれ接続したＰＭＯＳトランジスタＰ２８と、入力端子３に入力を接続したインバータＧ１７と、ＧＮＤにソースおよび基板を、ノード１８にドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ２８のゲートとともにインバータＧ１７の出力に接続したＮＭＯＳトランジスタＮ１６と、ノード１８に入力を接続したインバータＧ１８と、ノード１７とＧＮＤとの間に接続した第１の放電回路１９と、同じくノード１７とＧＮＤとの間に接続した第２の放電回路２０とによって構成されており、インバータＧ１８の出力を第２の遅延回路ＤＬＹ２の出力としている。そして、第１の放電回路１９は、ノード１７にソースおよび基板を接続し、ゲート，ドレインを短絡接続したＰＭＯＳトランジスタＰ２５と、ＧＮＤに基板を接続し、ゲート，ドレインを短絡してＰＭＯＳトランジスタＰ２５のドレインに共通接続したＮＭＯＳトランジスタＮ１０と、NMOSトランジスタＮ１０のソースにドレインを、入力端子３にゲートを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ１１と、ノード１７にドレインを、ＮＭＯＳトランジスタＮ１０のゲートにゲートを、ＧＮＤに基板をそれぞれ接続したＮＭＯＳトランジスタＮ１２と、ＮＭＯＳトランジスタＮ12のソースにドレインを、入力端子３にゲートを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ１３とから構成されている。
【００７１】
また第２の放電回路２０は、ノード１７にドレインを、入力端子３にゲートを、ＧＮＤにソースおよび基板をそれぞれ接続したＮＭＯＳトランジスタＮ１５によって構成されている。
【００７２】
図４において第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２の出力からノードＴ１，Ｔ２，Ｔ３に創出するワンショットパルスを生成するための論理構成は、図１のものと同様であり、対応するゲートには同一の符号を付してある。また第１の遅延回路ＤＬＹ１，第２の遅延回路ＤＬＹ２とその他の論理ゲートの接続関係は図１の制御回路１４と同様であり説明は省略する。
【００７３】
次に、図４に示す制御回路図４の動作を説明する。
【００７４】
まず、入力端子３に入力される昇圧クロック信号のレベルがＬｏｗレベルにあるときには、ＮＡＮＤゲートＧ７，Ｇ１１，３入力ＮＡＮＤゲートＧ９の一入力がＬｏｗレベルにあるので、ノードＴ１，Ｔ２，Ｔ３はいずれもＬｏｗレベル出力となる。
【００７５】
このとき、第１の遅延回路ＤＬＹ１においては、ゲートを入力端子３に接続したＰＭＯＳトランジスタＰ２２がオンとなり、ノード１５を電源端子１の電源電圧ＶＣＣにバイアスし、ノード１５にゲートを接続したＰＭＯＳトランジスタＰ２３をオフ状態とする。また入力端子３に接続したインバータＧ１５の出力がＨｉｇｈレベルとなって、ＰＭＯＳトランジスタＰ２４がオフ、ＮＭＯＳトランジスタＮ９がオンとなり、ノード１６をＬｏｗとして、このレベルを受けるインバータＧ１６の出力、すなわち第１の遅延回路ＤＬＹ１の出力をＨｉｇｈレベル状態に置く。
【００７６】
また、第２の遅延回路ＤＬＹ２においては、第１の放電回路１９内のＮＭＯＳトランジスタＮ１１，Ｎ１３、第２の放電回路２０内のＮＭＯＳトランジスタＮ１５がいずれもオフ状態にあるから、それらの放電回路１９，２０を介してノード１７からＧＮＤ側に電流は流れず、それらの放電回路はいわばオフ状態にある。これらの放電回路を除けば、第１の遅延回路ＤＬＹ１と構成は同じであるから、ノード１７がＰＭＯＳトランジスタＰ２６によって電源電圧ＶＣＣにバイアスされる。ノード１８がＮＭＯＳトランジスタＮ１６によってＬｏｗレベルにバイアスされて、このバイアスレベルを受けるインバータＧ１８の出力、すなわち第２の遅延回路ＤＬＹ２の出力もやはりＨｉｇｈレベル状態に置かれる。
【００７７】
次いで、昇圧クロック信号のレベルがＨｉｇｈレベルに遷移すると、まず、第１の遅延回路ＤＬＹ１と第２の遅延回路ＤＬＹ２の各出力がともにＨｉｇｈレベル状態にあるので、このレベルを受けるＮＡＮＤゲートＧ７，Ｇ１１の出力はＬｏｗレベルに、よってその反転出力となるノードＴ１，Ｔ３はＨｉｇｈレベルへ遷移する。そして第１の遅延回路ＤＬＹ１出力のインバータＧ６による反転出力を１入力としている３入力ＮＡＮＤゲートＧ９については、Ｈｉｇｈレベル出力を維持しており、よってノードＴ２についてはＬｏｗレベルにある。
【００７８】
このとき、第１の遅延回路ＤＬＹ１についてはゲートを入力端子３に接続したＮＭＯＳトランジスタＮ８がオンとなり、抵抗Ｒ１を介してノード１５に接続した容量Ｃ２の放電を開始する。そして、ノード１５の電位がＰＭＯＳトランジスタＰ２３のしきい値電圧｜Ｖｔｈｐ｜分低下したした時点で、ＰＭＯＳトランジスタＰ２３がオンすることになる。そして昇圧クロック信号のレベルがＨｉｇｈレベルに遷移した時点では、インバータＧ１５の出力がＬｏｗレベルとなり、ＮＭＯＳトランジスタＮ９がオフ，ＰＭＯＳトランジスタＰ２４がオン状態になる。ただし、このとき、ＰＭＯＳトランジスタＰ２３はまだオフ状態にあり、ノード１６はＬｏｗレベルにある。そして、上述の如く、ノード１５の電位が低下し、ＰＭＯＳトランジスタＰ２３がオンした時点で、ノード１６は速やかにHighレベルへ遷移し、よって第１の遅延回路ＤＬＹ１の出力がＬｏｗレベルに遷移する。これを受けてＮＡＮＤゲートＧ７の出力がＨｉｇｈレベルとなり、よってノードＴ１はＬｏｗレベルへ復帰する。またこのとき、インバータＧ６の出力がＨｉｇｈレベルとなって、３入力ＮＡＮＤゲートＧ９の出力がＬｏｗレベルとなり、ノードＴ２がＨｉｇｈレベルへ遷移する。
【００７９】
上述したように、ノードＴ１のワンショットパルス幅、すなわちノードＴ１のＨｉｇｈレベル期間は、ＰＭＯＳトランジスタＰ２３がオンするまでの遅延時間によって決定される。そしてこの遅延時間は、抵抗Ｒ１と容量Ｃ２による放電時定数と、ＰＭＯＳトランジスタＰ２３のしきい値電圧｜Ｖｔｈｐ｜とによって決まり、比較的電源電圧ＶＣＣに対する依存性を少なくすることができる。
【００８０】
一方、第２の遅延回路ＤＬＹ２においても、基本的には、第１の遅延回路DLY1と同様に、ノード１７に接続した容量Ｃ３の放電を抵抗Ｒ２を介して行って、ノード１７の電位がＰＭＯＳトランジスタＰ２７のしきい値電圧｜Ｖｔｈｐ｜分低下した時点で、ＰＭＯＳトランジスタＰ２７がオンしてノード１８をＨｉｇｈレベルに遷移し、よって第２の遅延回路ＤＬＹ２の出力がＬｏｗレベルへ遷移する。このレベルを受けてノードＴ２，Ｔ３がＬｏｗレベルへ復帰することになる。第２の遅延回路ＤＬＹ２においては、さらに第１の放電回路１９内のＮＭＯＳトランジスタＮ１１，Ｎ１３，第２の放電回路２０内のＮＭＯＳトランジスタＮ１５がオンとなって、ノード１７からＧＮＤへ向かって放電電流を流し得る状態となる。
【００８１】
このとき、第１の放電回路１９についてみると、ＮＭＯＳトランジスタＮ１１，Ｎ１３がオン状態になると、ＮＭＯＳトランジスタＮ１０，Ｎ１２の各ソース電位はいずれもＧＮＤ電位側にバイアスされ、ＮＭＯＳトランジスタＮ１０，Ｎ１２の各ゲート・ソース間電圧はほぼ等しくなってカレントミラーを形成する。
【００８２】
このときそのリファレンス側となるＮＭＯＳトランジスタＮ１０側に放電電流が流れるためには、ＰＭＯＳトランジスタＰ２５，ＮＭＯＳトランジスタＮ１０がともにオン状態になる必要があるから、少なくともノード１７の電位がそれらのしきい値電圧の和以上となる必要がある。言い替えれば、ノード１７の電位は、ＰＭＯＳトランジスタＰ２５のしきい値電圧｜Ｖｔｈｐ｜とＮＭＯＳトランジスタＮ１０のしきい値電圧Ｖｔｈｎとの和｜Ｖｔｈｐ｜＋Ｖｔｈｎ以上の場合に、ＰＭＯＳトランジスタＰ２５およびＮＭＯＳトランジスタＮ１０側に放電電流が流れ、そのミラー比倍に相当する放電電流がＮＭＯＳトランジスタＮ１２側に流れて、容量Ｃ３を急速に充電することになる。この放電電流はノード１７の電位、すなわち電源電圧ＶＣＣが高電圧になるにしたがって二次関数的に増大するから、電源電圧ＶＣＣの高電圧域において、第２の遅延回路ＤＬＹ２の遅延時間を大幅に縮小することができる。一方、低電圧域ではＰＭＯＳトランジスタＰ25，ＮＭＯＳトランジスタＮ１０がともにオフ状態にあって、ＮＭＯＳトランジスタＮ１２側に放電電流は流れないから、ノード１７の放電時定数は抵抗Ｒ２と容量Ｃ３によって決まることになる。
【００８３】
第２の放電回路２０については、ＮＭＯＳトランジスタＮ１５のオン抵抗を適当に設定することで、第１の放電回路１９が動作するまでの電圧範囲において遅延時間の電源電圧ＶＣＣに対する依存性を調整することができる。例えば、使用電源電圧ＶＣＣの下限値側ではＮＭＯＳトランジスタＮ１５のオン抵抗を抵抗Ｒ２よりも十分大とし、電源電圧ＶＣＣの増大に応じて徐々にそのオン抵抗が低下して第１の放電回路１９が動作する前に、抵抗Ｒ２前後またはそれ以下のオン抵抗に低下するものとすれば、低電圧域では遅延時間を確保しつつ、遅延時間の電源電圧ＶＣＣに対する依存性をより大きくした第２の遅延回路ＤＬＹ２が得られる。なお、第２の放電回路２０については必ずしも必要なものではなく、昇圧出力電圧の電源電圧ＶＣＣに対する依存性などを考慮して適宜設ければよいことになる。
【００８４】
よって、第２の遅延回路ＤＬＹ２の抵抗Ｒ２と容量Ｃ３による放電時定数を、第１の遅延回路ＤＬＹ１における抵抗Ｒ１と容量Ｃ２による放電時定数よりも大きくなるように各定数を設定することにより、図１の実施形態によって仮定した各遅延回路の特性を実現することができる。
【００８５】
なお、昇圧クロック信号のレベルがＨｉｇｈからＬｏｗへ遷移したときは、第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２におけるインバータＧ１５，Ｇ１７の出力がＨｉｇｈレベルとなって、ＮＭＯＳトランジスタＮ９およびＮ１６がオン，ＰＭＯＳトランジスタＰ２４，Ｐ２８がオフとなる。これによって、第１の遅延回路ＤＬＹ１のノード１６，第２の遅延回路ＤＬＹ２のノード１８がともにＬｏｗレベルとなり、よって第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２の出力は、昇圧クロック信号のレベルがＬｏｗへ遷移したあと、ただちにＨｉｇｈレベルへ復帰する。また第１の遅延回路ＤＬＹ１内の容量Ｃ２はＰＭＯＳトランジスタＰ２２のオンにより、再び電源電圧ＶＣＣに充電されて初期の状態に戻る。第２の遅延回路ＤＬＹ２においても、第１の放電回路１９および第２の放電回路２０のいずれもオフ状態となってノード１７からGNDへ向かう電流のパスを遮断した状態にあるから、ＰＭＯＳトランジスタＰ２６のオンにより、容量Ｃ３も容量Ｃ２と同様、電源電圧ＶＣＣに充電されて初期状態に戻る。
【００８６】
またノードＴ１，Ｔ２，Ｔ３については、昇圧クロック信号のレベルがHighレベルに遷移した側では、第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２の出力がＬｏｗレベルに反転するのを受けて、すでにＬｏｗレベルに復帰しており、昇圧クロック信号のＬｏｗレベル遷移側での変化はなく、Ｌｏｗレベルを維持することになる。
【００８７】
ここで、図４に示した制御回路１４の出力特性を図５に示す。図５において、横軸は電源電圧ＶＣＣ、縦軸はノードＴ１，Ｔ２，Ｔ３に出力されるワンショットパルスのパルス幅をそれぞれ示している。
【００８８】
図５におけるＰ１は、ノードＴ１のワンショットパルス幅特性を表わすものであり、第１の遅延回路ＤＬＹ１の遅延時間に相当するものであるが、比較的フラットな電源電圧ＶＣＣに対する依存性を示している。これに対して、パルス幅Ｐ３はノードＴ３におけるワンショットパルスのパルス幅であり、第２の遅延回路ＤＬＹ２の遅延時間に相当し、電源電圧ＶＣＣに対して大きな依存性を示している。ノードＴ２には、ノードＴ３とノードＴ１に出力されるワンショットパルスの差分によって生成されるワンショットパルスのパルス幅をＰ２で示している。
【００８９】
このパルス幅Ｐ２は、電源電圧ＶＣＣの増加とともに、パルス幅Ｐ３とほぼ相似形で急峻に減衰し、例えば約３.５Ｖ 程度で消滅、すなわち、０となっている。
【００９０】
図５に示す特性から、図４に示す制御回路１４を図１に示す装置に適用することにより、電源電圧ＶＣＣが２Ｖ前後の昇圧が必要な低電圧域では電源電圧の大きさにより十分な昇圧を行い、例えば３Ｖを越える高電圧域においては自動的に昇圧電圧を抑制したり、昇圧を停止したりする昇圧回路装置を実現することができる。
【００９１】
次に、本発明の第２実施形態を図６にしたがって説明する。
【００９２】
本実施形態は、図１に示す第１実施形態におけるスイッチング回路１２をバイアス回路２１に置き換えたものであり、他の構成は図１と同様である。バイアス回路２１は、昇圧用容量Ｃ１の一方の端子(ノード９)に電源電圧ＶＣＣにしたがってバイアス電圧を印加するバイアス手段として構成されている。具体的には、バイアス回路２１は、電源端子１にゲートおよびドレインを、ノード９にソースを、ＧＮＤに基板をそれぞれ接続したＮＭＯＳトランジスタＮ１７を備えて構成されている。この場合、ＮＭＯＳトランジスタＮ１７の代わりに、電源端子１側にソースを、ノード９側にゲート，ドレイン，基板をそれぞれ接続するＰＭＯＳトランジスタＰ３０または電源端子１側にアノードを、ノード９側にカソードをそれぞれ接続するダイオードＤ１を用いることもできる。これらの素子はいずれもノード９から電源端子１に向かう電流のパスを遮断し、逆に電源端子１からノード９に向かっては、各素子がオンするに十分な電位差が与えられれば、電流を通流する性質を有している。このため、同様な性質を有していれば、図６に示した素子の他、例えばＮＰＮトランジスタやＰＮＰトランジスタなどを用いることも可能である。
【００９３】
本実施形態における動作についても、バイアス回路２１以外の回路要素については、図１の実施形態と同様であるので、各部の詳細な説明は省略する。
【００９４】
まず、昇圧クロック信号のレベルがＬｏｗレベルにあるときには、ノード８は電源端子ＶＣＣにバイアスされて、ノード９側は電源電圧ＶＣＣ以上の昇圧電位にある。このとき、ノード９が電源電圧ＶＣＣ以上にあるので、バイアス回路２１，スイッチング回路１３は遮断状態にあって、ノード９から電源端子１側への電流は遮断されている。また電荷転送回路６はオン状態で、ノード９の昇圧電位が出力端子２側へ伝達されている。なお、まだ昇圧クロック信号が一度も入力されていない初期状態においては、ノード９および出力端子２は、バイアス回路２１およびバイアス回路１１によって電源端子１側から充電されることになる。次いで、昇圧クロック信号のレベルがＨｉｇｈへ遷移すると、まずノードＴ１のワンショットパルスによってスイッチング回路１３がオンになり、ノード９を電源電圧ＶＣＣにバイアスして昇圧用容量Ｃ１を放電する。また、このとき同時に生成されるノードＴ３のワンショットパルスによって電荷転送回路６がオフ状態となり、出力端子２側からノード９側への昇圧電荷の逆流を防止する。
【００９５】
ノードＴ１のワンショットパルスが終了すると、続いてノードＴ２にワンショットパルスが印加され、これに伴ってＮＭＯＳトランジスタＮ７によりノード８が電源電圧ＶＣＣからＧＮＤ電位に引き下げられる。このとき、昇圧用容量Ｃ１が先に放電されているから、ノード９側の電位もＧＮＤ電位に低下しようとする。これによって電源端子１とノード９間に電位差が生じ、バイアス回路２１内のＮＭＯＳトランジスタＮ１７がオンし、電源端子１側からノード９側に向かって昇圧用容量Ｃ１への充電電流が流れる。この充電電流はノード８側の電位がGND電位にある期間、すなわちノードＴ２のワンショットパルス幅の期間（Ｈｉｇｈレベル期間）のみ流れることになるから、前記実施形態と同様、ノードＴ２のワンショットパルス幅によって昇圧用容量Ｃ１の充電電圧ΔＶを規定することができる。ただし、バイアス回路２１においては、ＮＭＯＳトランジスタＮ１７のしきい値電圧に関わる電圧降下が存在するため、充電効率は低下し、電源電圧VCCの低電圧域における昇圧効率は前記実施形態よりも若干低下する。一方、高電圧域では、その充電効率の低下が昇圧電圧の抑制につながることになる。
【００９６】
次に、ノードＴ２，Ｔ３のワンショットパルスが終了した時点では、ＰＭＯＳトランジスタＰ２１側がオンとなってノード８を再度電源電圧ＶＣＣにバイアスし、ノード９側に昇圧電圧ＶＣＣ＋ΔＶを発生させ、同時に、電荷転送回路６がオンになって、ノード９側に発生した電圧を出力端子２側へ伝達して昇圧動作を行うことになる。
【００９７】
本実施形態によれば、スイッチング回路１２の代わりにバイアス回路２１を用いたため、前記実施形態に比べてより簡略化した回路構成で、前記実施形態と同様な効果を得ることができる。
【００９８】
次に、本発明の第３実施形態を図７にしたがって説明する。
【００９９】
本実施形態は、図１に示すスイッチング回路１２を廃止し、またスイッチング回路１３の代わりにスイッチング回路２２を設け、このスイッチング回路２２の制御をノードＴ３に発生するワンショットパルスによって行うようにしたものである。このような構成に伴って、ノードＴ１による制御が不要となり、制御回路１４内のゲートとして、ＮＡＮＤゲートＧ７，インバータＧ８を削除することができる。
【０１００】
スイッチング回路２２はノードＴ３に発生するワンショットパルス(制御信号)に応答して昇圧用容量Ｃ１の一方の端子（ノード９）に電源電圧を印加するスイッチング手段として構成されている。
【０１０１】
具体的には、スイッチング回路２２は、電源端子１にソースを、ノード９にドレイン，基板をそれぞれ接続したＰＭＯＳトランジスタＰ３１と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ３１のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ３２と、ＰＭＯＳトランジスタＰ３１のゲートにドレインを、ＧＮＤにソースおよび基板をそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ３２のゲートとともにノードＴ３に接続したＮＭＯＳトランジスタＮ１７によって構成されている。
【０１０２】
本実施形態においても、ノードＴ２，Ｔ３に発生するワンショットパルスは、前記各実施形態と同様に生成され、昇圧クロック信号のレベルがＨｉｇｈへ遷移した時点で、ノードＴ３にＨｉｇｈレベルのワンショットパルスが出現し、そのＨｉｇｈレベル期間中、電荷転送回路６はオフ状態となって、出力端子２からノード９へ向かう電流パスを遮断する。このときスイッチング回路２２においては、ノードＴ３のＨｉｇｈレベルを受けてＮＭＯＳトランジスタＮ１７がオンとなり、ＰＭＯＳトランジスタＰ３１のゲートをＧＮＤにバイアスする。これによりＰＭＯＳトランジスタＰ３１がオンとなってノード９を電源端子１の電源電圧ＶＣＣにバイアスする。このとき制御回路１４内の第１の遅延回路ＤＬＹ１の遅延時間に相当する期間、ノードＴ２はＬｏｗレベルを維持し、よってその期間ノード８は電源電圧ＶＣＣにバイアスされているから、ＰＭＯＳトランジスタＰ31のオンにより、昇圧用容量Ｃ１の両端がともに電源電圧ＶＣＣとなって昇圧用容量Ｃ１の放電が行われる。
【０１０３】
続いて、第１の遅延回路ＤＬＹ１の遅延時間ｔｄ１に相当する期間が経過すると、ノードＴ２のレベルがＨｉｇｈへ遷移してノード８がＧＮＤ電位にバイアスされる。これに伴って、ノード９側の電位もＧＮＤ電位に向かって低下しようとするが、このとき、図２に示されるように、依然としてノードＴ３はＨｉｇｈレベルにあるから、スイッチング回路２２内のＰＭＯＳトランジスタＰ３１もオン状態にあり、ノード９側の電位の低下を受けて、電源端子１側から昇圧用容量Ｃ１へ充電電流の供給を開始する。この充電電流は、ノード８側がＧＮＤ電位にバイアスされている期間中、ノードＴ２のワンショットパルスのＨｉｇｈレベル期間中供給されることになる。このため前記各実施形態と同様、ノードＴ２のワンショットパルス幅によって昇圧用容量Ｃ１の充電電圧ΔＶを規定することができる。
【０１０４】
次に、ノードＴ２，ノードＴ３に発生するワンショットパルスのレベルがＬowへ復帰すると、ノード８側が電源電圧ＶＣＣにバイアスされてノード９側に昇圧電圧が表れる。同時にスイッチング回路２２においては、ＮＭＯＳトランジスタＮ１７がオフになり、ＰＭＯＳトランジスタＰ３２がオンとなって、ＰＭＯＳトランジスタＰ３１のゲートをノード９側の電位にバイアスする。これによってＰＭＯＳトランジスタＰ３１がオフ状態となり、ノード９側から電源端子１側へ向かう電流のパスを遮断する。またこのとき同時に、電荷転送回路６がオンとなってノード９の昇圧電位を出力端子２側へ伝達する。
【０１０５】
本実施形態においては、スイッチング回路２２の構成を、図１に示すスイッチング回路１２，１３と同様の構成としても、同様の動作を行うことができる。すなわち、図１に示す実施形態においては、昇圧用容量Ｃ１の充電をスイッチング回路１２で制御する構成を採用しているため、スイッチング回路１３側で電源端子１からノード９へ向かう電流を遮断する必要があり、ＰＭＯＳトランジスタＰ１５，インバータＧ１４などが設けられている。
【０１０６】
また本実施形態においては、スイッチング回路２２が図１におけるスイッチング回路１２，１３の機能を兼ねており、ノード８側を電源電圧ＶＣＣにバイアスして昇圧動作を行うとき以外は、ＰＭＯＳトランジスタＰ３１をオン状態で使用するため、電源端子１からノード９へ向かう方向を順方向とする寄生ダイオードが存在しても問題はない。このため、スイッチング回路１３におけるＰＭＯＳトランジスタＰ１５，インバータＧ１４に相当する素子が不要となる。
【０１０７】
ただし、本実施形態においては、ＰＭＯＳトランジスタＰ３１で昇圧用容量Ｃ１の放電と充電との両方の動作を兼ねるため、その電流駆動能力とノードＴ２，Ｔ３などに出力されるワンショットパルスのパルス幅の最適設計を行う必要がある。例えば、昇圧用容量Ｃ１の放電動作時においては、ＰＭＯＳトランジスタＰ３１は理想スイッチ、すなわちオン抵抗が限りなく０に近い状態として動作することが望ましい。しかし、充電時において理想スイッチとして働いてしまうと、昇圧用容量Ｃ１の充電電圧ΔＶは常に電源電圧ＶＣＣとなってしまい、ノードＴ２のワンショットパルス幅による充電電圧の制御が不能となる。そこで、PMOSトランジスタＰ３１の電流駆動能力あるいはオン抵抗の値を適当に設定することと、これに見合った昇圧用容量Ｃ１の放電および充電期間のタイミング設計が必要である。
【０１０８】
本実施形態によれば、第１実施形態と同様な効果を得ることができるとともに、第１実施形態よりもさらに回路構成を簡略化することができる。
【０１０９】
次に、本発明の第４実施形態を図８にしたがって説明する。
【０１１０】
本実施形態は、充電期間において昇圧用容量Ｃ１の一方の端子に電源電圧を印加し、他方の端子には基準電位の電圧を印加し、さらに充電期間内において電源電圧の大きさによって決定される期間だけ昇圧用容量Ｃ１の一方の端子に対する電源電圧の印加を停止するとともに、昇圧用容量Ｃ１の一方の端子に基準電位の電圧を印加して昇圧用容量Ｃ１の電荷を放電し、その後の電荷転送期間では昇圧用容量Ｃ１の他方の端子に電源電圧を印加し、一方の端子から昇圧用容量Ｃ１に蓄積された電荷を出力端子２に転送するようにしたものである。
【０１１１】
すなわち、本実施形態においては、図１に示す制御回路１４の代わりに制御回路２５を設けるとともに、スイッチング回路１２，１３の代わりにスイッチング回路２３，２４が設けられており、制御回路２５のノードＴ４にスイッチング回路２４が接続され、ノードＴ５にスイッチング回路２３が接続され、ノードＴ６に電荷転送回路６、トランジスタＰ２１とトランジスタＮ７のゲートがそれぞれ接続されている。
【０１１２】
制御回路２５は、充電期間と電荷転送期間を含む昇圧サイクルのうち充電期間を規定する充電指令信号をワンショットパルスとしてノードＴ６に出力する充電指令信号出力手段と、充電期間の始期に対応して制御信号としてのワンショットパルスをノードＴ５に出力し、その後、電源電圧ＶＣＣの大きさにより決定された期間が経過したときに制御信号（ワンショットパルス）の出力を停止する制御信号出力手段と、制御信号の出力が停止されたときに、充電期間内において電源電圧ＶＣＣの大きさにより決定された期間だけ放電指令信号としてのワンショットパルスをノードＴ４に出力する放電指令信号出力手段としての機能を備えて構成されている。
【０１１３】
具体的には、制御回路２５は、各入力を入力端子３に共通接続した第３の遅延回路ＤＬＹ３と、第４の遅延回路ＤＬＹ４と、一方の入力を第３の遅延回路DLY3の出力に、他方の入力を入力端子３にそれぞれ接続したＮＡＮＤゲートＧ２０と、ＮＡＮＤゲートＧ２０の出力に入力を、ノードＴ６に出力をそれぞれ接続したインバータＧ２１と、第３の遅延回路ＤＬＹ３の出力に入力を接続したインバータＧ２２と、一方の入力をインバータＧ２２の出力に、他方の入力を第４の遅延回路ＤＬＹ４の出力にそれぞれ接続し、ノードＴ４に出力を接続したＮＯＲゲートＧ２３と、第４の遅延回路ＤＬＹ４の出力に第１の入力を、第３の遅延回路ＤＬＹ３の出力に第２の入力を、入力端子３に第３の入力をそれぞれ接続した３入力ＮＡＮＤゲートＧ２４と、３入力ＮＡＮＤゲートＧ２４の出力に入力を、ノードＴ５に出力をそれぞれ接続したインバータＧ２５とから構成されている。
【０１１４】
なお、第３の遅延回路ＤＬＹ３および第４の遅延回路ＤＬＹ４は、それらの入力すなわち入力端子３に入力される昇圧クロック信号に対して反転出力となる論理極性を有するものとして構成されており、図９に示すように、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４は電源電圧が低いときには第３の遅延回路ＤＬＹ３の遅延時間ｔｄ３に比べて大きく、電源電圧が大きくなるにしたがって小さくなるような電源電圧ＶＣＣに対する依存性を有している。また第３の遅延回路DLY3および第４の遅延回路ＤＬＹ４は図４に示した第１の遅延回路ＤＬＹ１および第２の遅延回路ＤＬＹ２と同様の回路構成で実現することができる。
【０１１５】
スイッチング回路２４は、ノードＴ４に生じるワンショットパルス（放電指令信号）に応答して昇圧用容量Ｃ１の一方の端子に基準電位の電圧を印加する第１のスイッチング手段として構成されている。すなわち、スイッチング回路２４はＮＭＯＳトランジスタＮ１９を備えており、ドレインがノード９に、ソースと基板がＧＮＤに、ゲートがノードＴ４にそれぞれ接続されている。
【０１１６】
スイッチング回路２３は、ノードＴ５に生じるワンショットパルス(制御信号)に応答して昇圧用容量Ｃ１の一方の端子（ノード９）に電源電圧を印加する第２のスイッチング手段として構成されている。
【０１１７】
具体的には、スイッチング回路２３は、ノードＴ５に入力を接続したインバータＧ１９と、インバータＧ１９の出力にゲートを、電源端子１にソースおよび基板をそれぞれ接続したＰＭＯＳトランジスタＰ３３と、ＰＭＯＳトランジスタＰ３３のドレインにソースを、ノード９にドレインおよび基板をそれぞれ接続したＰＭＯＳトランジスタＰ３４と、ノード９にソースおよび基板を、ＰＭＯＳトランジスタＰ３４のゲートにドレインをそれぞれ接続したＰＭＯＳトランジスタＰ３５と、ＧＮＤにソースおよび基板を、ＰＭＯＳトランジスタＰ３４のゲートにドレインをそれぞれ接続し、ゲートをＰＭＯＳトランジスタＰ３５のゲートとともにノードＴ５に接続したＮＭＯＳトランジスタＮ１８とから構成されている。
【０１１８】
電荷転送回路６は、ノードＴ６に発生するワンショットパルス(充電指令信号)がＨｉｇｈレベルにある間は、昇圧用容量Ｃ１の一方の端子と出力端子２とを結ぶ転送路を遮断し、それ以外のときには転送路を形成するようになっており、具体的な回路構成は前記各実施形態と同様である。
【０１１９】
本実施形態の動作を図９にしたがって説明する。まず、昇圧クロック信号のレベルがＬｏｗレベルにあるときには、ＮＡＮＤゲートＧ２０および３入力NANDゲートＧ２４の出力はいずれもＨｉｇｈレベルとなり、その反転信号が出力されるノードＴ６，Ｔ５のレベルはＬｏｗレベルにある。またこのとき第４の遅延回路ＤＬＹ４の出力がＨｉｇｈレベルにあるのを受けて、ＮＯＲゲートＧ２３の出力、すなわちノードＴ４もＬｏｗレベルにある。
【０１２０】
上記ノードＴ４，Ｔ５，Ｔ６のレベルがＬｏｗにあるのを受けて、スイッチング回路２３，２４はオフ状態となり、ノード９と電源端子１およびＧＮＤとの間の電流パスを遮断する。また電荷転送回路６はＰＭＯＳトランジスタＰ１８がオン状態となって、ノード９と出力端子２との間を短絡状態とする。さらにPMOSトランジスタＰ２１がオンとなってノード８を電源電圧ＶＣＣにバイアスし、ノード９側に昇圧電圧を発生させる状態にある。なお、ここで、スイッチング回路２３の詳細な内部動作については、スイッチング回路２３の構成が図１に示すスイッチング回路１３と同様であるため、スイッチング回路１３におけるワンショットパルス信号のＨｉｇｈ／Ｌｏｗに対する動きと同様であるため、その説明を省略する。また電荷転送回路６についても図１と同一回路構成であるため、詳細な動作については省略する。
【０１２１】
一方、スイッチング回路２４については、ＮＭＯＳトランジスタＮ１９で構成され、ノードＴ４からゲート信号が入力されているので、ノードＴ４のレベルがＨｉｇｈとなれば、ＮＭＯＳトランジスタＮ１９がオン状態となり、ノードＴ４のレベルがＬｏｗであればオフ状態となる。
【０１２２】
次に、昇圧クロック信号のレベルがＨｉｇｈに遷移すると、第３の遅延回路ＤＬＹ３および第４の遅延回路ＤＬＹ４の各出力は、図９に示すように、遅延時間ｔｄ３，ｔｄ４の遅れをもってＬｏｗレベルに遷移する。
【０１２３】
ここで、電源電圧ＶＣＣの仕様が設定電圧よりも低い低電圧域に設定されているときには、図９に示すように、ｔｄ３≦ｔｄ４の関係に設定され、電源電圧ＶＣＣの低電圧域においては、第４の遅延回路ＤＬＹ４の出力レベルがＬｏｗとなる期間と第３の遅延回路ＤＬＹ３の出力レベルがＨｉｇｈとなる期間との間に重なりが存在せず、ＮＯＲゲートＧ２３の出力、すなわちノードＴ４のレベルはＬｏｗに固定される。すなわち、ノードＴ４のレベルは常にＬｏｗレベルに固定される。
【０１２４】
一方、ノードＴ５，Ｔ６からは、図９に示すように、第３の遅延回路ＤＬＹ３の出力である遅延時間ｔｄ３に相当する幅のＨｉｇ期間を有するワンショットパルスが発生する。各ワンショットパルスのＨｉｇｈ期間において、電荷転送回路６ではＰＭＯＳトランジスタＰ１８のゲートが出力端子２側の電位にバイアスされて、出力端子２側からノード９側への電流パスを遮断する。またＮＭＯＳトランジスタＮ７がオンとなってノード８をＧＮＤ電位にバイアスすると同時に、スイッチング回路２３がオン状態となって、ノード９を電源電圧ＶＣＣにバイアスする。これによって、昇圧用容量Ｃ１は、その両端電位差が電源電圧ＶＣＣにまで充電される。なお、ノード８が電源電圧ＶＣＣにある状態ではノード９を電源電圧ＶＣＣにバイアスして昇圧用容量Ｃ１の放電を行うタイミングが存在しないため、上記充電動作が繰り返されると、昇圧用容量Ｃ１は常に電源電圧ＶＣＣに充電された状態になる。
【０１２５】
次に、ノードＴ５，Ｔ６のワンショットパルスが終了してノードＴ５，Ｔ６のレベルがＬｏｗレベルへ復帰すると、スイッチング回路２３はオフ状態となって、ノード９と電源端子１との間の電流パスが遮断される。このとき同時に、PMOSトランジスタＰ２１がオンとなってノード８を電源電圧ＶＣＣにバイアスして、ノード９側に昇圧電圧を発生させるとともに、電荷転送回路６内のＰＭＯＳトランジスタＰ１８がオン状態となってノード９の昇圧電圧を出力端子２側に伝達する。このように、昇圧用容量Ｃ１が電源電圧ＶＣＣに充電されていた場合、飽和状態において出力端子２は、電源電圧ＶＣＣの２倍の昇圧電圧に到達することになる。すなわち、第３の遅延回路ＤＬＹ３の遅延時間ｔｄ３と第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４とが、ｔｄ３≦ｔｄ４の関係となるような電源電圧ＶＣＣの低電圧域では、電源電圧ＶＣＣの２倍の昇圧電圧を確保できることになる。
【０１２６】
次に、電源電圧ＶＣＣの仕様が設定電圧を越えた高電圧域に設定されていて、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４が縮減し、遅延時間ｔｄ３，ｔｄ４の関係がｔｄ３＞ｔｄ４となった場合を考える。すなわち電源電圧が設定電圧以上のときには電源電圧の上昇に応じて放電指令信号の発生期間を長く調整し、電源電圧が設定電圧を下回ったときには放電指令信号の発生期間を０または電源電圧の低下に応じて放電指令信号の発生期間を短く調整する場合に相当する。
【０１２７】
この場合、第４の遅延回路ＤＬＹ４の出力レベルがＬｏｗとなるＬｏｗ期間と第３の遅延回路ＤＬＹ３の出力レベルがＨｉｇｈとなるＨｉｇｈ期間との重なりが発生し、ＮＯＲゲートＧ２３の出力、すなわちノードＴ４に、図９に示すように、重なり期間ｔｄ３−ｔｄ４に相当するＨｉｇｈ期間を有するワンショットパルスが発生する。すなわち、充電期間内において電源電圧ＶＣＣの大きさにより決定された期間だけ放電指令信号としてのワンショットパルスが発生する。また、ノードＴ５に発生するパルスのＨｉｇｈ期間は、第３の遅延回路ＤＬＹ３または第４の遅延回路ＤＬＹ４の遅延時間のいずれか短い方で規定されるから、今度は、遅延時間ｔｄ４に相当する期間となってノードＴ４のＨｉｇｈ遷移と同時にＬｏｗへ復帰する。
【０１２８】
ここで、昇圧クロック信号のレベルがＨｉｇｈへ遷移したときを考えると、まずノードＴ５，Ｔ６のレベルがＨｉｇｈに遷移したことを受けて、電荷転送回路６内のＰＭＯＳトランジスタＰ１８がオフに、ＮＭＯＳトランジスタＮ７がオンとなって、ノード８をＧＮＤ電位にバイアスすると同時に、スイッチング回路２３がオン状態となって、ノード９を電源電圧ＶＣＣにバイアスして昇圧用容量Ｃ１を充電する。そして、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４経過後、ノードＴ４のレベルがＨｉｇｈへ遷移するとともに、ノードＴ５のレベルはＬｏｗへ復帰する。これによりスイッチング回路２３はオフに、スイッチング回路２４内のＮＭＯＳトランジスタＮ１９がオンとなって、昇圧用容量Ｃ１の充電電荷をノード９からＧＮＤに向かって放電することになる。このスイッチング回路２４による昇圧用容量Ｃ１の放電動作は、ノードＴ４のＨｉｇｈ期間中、すなわち遅延時間ｔｄ３−ｔｄ４に相当する期間続けられる。
【０１２９】
これによって、例えば、図９に示すように、ａ点のタイミングでノードＴ４のレベルがＨｉｇｈとなって放電を開始し、ノード９がΔＶ電位にまで放電されたとすると、ノードＴ４，Ｔ５，Ｔ６のレベルがそれぞれＬｏｗへ復帰し、ノード８側を電源電圧ＶＣＣにバイアスしたときのノード９側に表れる昇圧電圧は電源電圧ＶＣＣ＋ΔＶとなって、電源電圧ＶＣＣの２倍よりは低い電圧に抑制される。すなわち、電源電圧ＶＣＣが高電圧となって、第４の遅延回路ＤＬＹ４の遅延時間ｔｄ４が縮減されるほど昇圧用容量Ｃ１の放電期間が増大してΔＶが低下するから、電源電圧ＶＣＣが高電圧になるにしたがって昇圧電圧が抑制されることになる。特に、電源電圧が設定電圧を下回ったときにはノードＴ４に出力される放電指令信号としてのワンショットパルスのパルス幅は０となるため、昇圧電圧は電源電圧ＶＣＣの２倍となる。
【０１３０】
また電源電圧が設定電圧以上のときには電源電圧の上昇に応じて充電期間における放電時間を長く調整することで、電源電圧の大きさに応じた昇圧電圧（昇圧レベル）を確保することができる。なお、電源電圧の仕様が設定電圧を下回った値に設定されているときには電源電圧の大きさに応じて充電期間における放電時間を短く調整することで、電源電圧の大きさに応じた昇圧電圧（昇圧レベル）を確保することもできる。
【０１３１】
本実施形態によれば、前記第１実施形態と同様の効果を得ることができる。
【０１３２】
次に、本発明の第５実施形態を図１０にしたがって説明する。
【０１３３】
本実施形態は、前記（４）式において充電電流ＩＣおよび充電期間ｔｗの両方を電源電圧ＶＣＣの大きさに応じて変化させて、昇圧用容量Ｃ１の充電電圧ΔＶを調整するようにしたものであり、第１実施形態におけるスイッチング回路１２の代わりに、制御回路１４のノードＴ３に発生するワンショットパルスを制御入力としたバイアス回路２６を設けたものであり、他の構成は図１に示す第１実施形態と同様である。なお、バイアス回路１１，電荷転送回路６，出力端子２，負荷容量ＣＬの記載は省略してある。
【０１３４】
バイアス回路２６は、制御回路１４のノードＴ３から発生するＨｉｇｈレベルのワンショットパルス（制御信号）に応答して昇圧用容量Ｃ１の一方の端子（ノード９）に電源電圧に応じたバイアス電流を供給するバイアス手段として構成されている。
【０１３５】
具体的には、バイアス回路２６は、電源端子１にドレインを、ノード９にソースを、ＧＮＤに基板をそれぞれ接続したＮＭＯＳトランジスタＮ２０と、電源端子１とＮＭＯＳトランジスタＮ２０のゲートとの間に接続した抵抗Ｒ３と、NMOSトランジスタＮ２０のゲートにドレインを、ＧＮＤにソースおよび基板を接続したＮＭＯＳトランジスタＮ２３と、電源端子１にソースおよび基板を接続し、ゲートをノードＴ３に入力を接続したインバータＧ２６の出力に接続したＰＭＯＳトランジスタＰ３６と、ＰＭＯＳトランジスタＰ３６のドレインにソースを、電源端子１に基板をそれぞれ接続し、ゲートとドレインを短絡したＰＭＯＳトランジスタＰ３７と、ＧＮＤに基板を、ＰＭＯＳトランジスタＰ３７のドレインにゲートおよびドレインをそれぞれ接続したＮＭＯＳトランジスタＮ２１と、ゲートとドレインを短絡してＮＭＯＳトランジスタＮ２１のソースとＮＭＯＳトランジスタＮ２３のゲートに共通接続し、ソースおよび基板をＧＮＤに接続したNMOSトランジスタＮ２２とから構成されている。そしてＮＭＯＳトランジスタＮ２２とＮＭＯＳトランジスタＮ２３とは、常にそれらのゲート，ソース間電圧が等しく、カレントミラーを形成している。
【０１３６】
上記構成によるバイアス回路２６は、ノードＴ３のレベルがＬｏｗレベルのときにはインバータＧ２６の出力レベルがＨｉｇｈとなって、ＰＭＯＳトランジスタＰ３６がオフ状態にあり、ＮＭＯＳトランジスタＮ２２側には電流は流れない。このため、ＮＭＯＳトランジスタＮ２２とカレントミラーを形成するＮＭＯＳトランジスタＮ２３側のドレイン電流は流れず、ＮＭＯＳトランジスタＮ２０のゲートは抵抗Ｒ３によって電源電圧ＶＣＣにバイアスされている。
【０１３７】
一方、ノードＴ３のレベルがＨｉｇｈに遷移すると、ＰＭＯＳトランジスタＰ３６がオン状態となって、ＮＭＯＳトランジスタＮ２２側に電流を流しうる状態となる。このときＮＭＯＳトランジスタＮ２２側に電流が流れるか否かは電源端子１の電圧に依存する。すなわち、ＮＭＯＳトランジスタＮ２２がオンとなってドレイン電流が流れるには、ＰＭＯＳトランジスタＰ３７およびＮＭＯＳトランジスタＮ２１がともにオンしなければならないから、電源端子１すなわち電源電圧ＶＣＣは、少なくともそれらのしきい値電圧の和以上であることが必要とされる。いずれのしきい値電圧の大きさも、一律にＶｔｈとおけば、ＶＣＣ≧３×ＶｔｈがＮＭＯＳトランジスタＮ２２側に電流が流れる条件である。
【０１３８】
電源電圧が上記条件を満たし、ＮＭＯＳトランジスタＮ２２側に電流が流れると、ＮＭＯＳトランジスタＮ２２とカレントミラーを形成するＮＭＯＳトランジスタＮ２３側にはそのミラー比倍のドレイン電流が流れる。これによって抵抗Ｒ３において電圧降下が発生し、ＮＭＯＳトランジスタＮ２０のゲート電圧が低下してＮＭＯＳトランジスタＮ２０の出力電流が絞られる。
【０１３９】
図１０に示す本実施形態の動作については、図１の第１実施形態と同様に、昇圧クロック信号のレベルがＨｉｇｈへ遷移した時点でまずノードＴ１に発生するワンショットパルスによって、スイッチング回路１３による昇圧用容量Ｃ１に対する放電が行われる。次いで、ノードＴ２に発生するワンショットパルスが立ち上がった時点でＮＭＯＳトランジスタＮ７によってノード８側の電位がＧＮＤ電位に引き下げられ、バイアス回路２６内のＮＭＯＳトランジスタＮ２０による昇圧用容量Ｃ１の充電が開始される。このときＮＭＯＳトランジスタＮ２０から昇圧用容量Ｃ１に供給される充電電流は、電源電圧ＶＣＣの大きさに応じて調整されることになる。すなわち、電源電圧が高電圧域になるほど充電電流が減少して昇圧用容量Ｃ１の充電電圧ΔＶを抑制することができる。さらに電源電圧が設定電圧以下のときには充電電流を電源電圧の低下に応じて大きくし、電源電圧が設定電圧を超えたときには充電電流を０にすることもできる。このため本実施形態によれば、第１実施形態に比べて、高電圧域においてさらに効率よく昇圧電圧を抑制することができる。
【０１４０】
また本実施形態においては、要求される仕様または条件などによっては充電期間ｔｗ側を固定し、バイアス回路２５のような電圧に応じて充電電流を加減しうる回路手段によって昇圧用容量Ｃ１の充電電圧ΔＶを調整し、昇圧電圧の抑制を図ることも可能である。
【０１４１】
なお、本実施形態において、ノードＴ３に発生するワンショッパルスによりバイアス回路２６内に流れる電流のオン／オフ制御を行うようにしているが、この制御方式に限定されるものではなく、消費電流上の問題がなければ、例えば、ＰＭＯＳトランジスタＰ３６を削除し、ＰＭＯＳトランジスタＰ３７のソースを電源端子１に直結した構成として、常時電源端子１の電圧を監視してＮＭＯＳトランジスタＮ２０のゲートバイアスを決めるようにすることもできる。またバイアス回路２６の構成についても、図１０に示すものに限定されるものではなく、バイアス回路２６の機能を有していれば他の構成を採用することもできる。
【０１４２】
本実施形態によれば、前記第１実施形態と同様の効果を得ることができるとともに、高電圧域での昇圧電圧の抑制効果を前記第１実施形態よりもさらに高めることができる。
【０１４３】
図１１は図７に示す実施例において、スイッチング回路２２や電荷転送回路６の制御を制御回路１４ではなく制御端子Ｔ２，Ｔ３への制御入力信号によって行おうとするものである。使用電圧（電源端子１への印加電圧）の大きさに応じて入力制御幅を調整することにより、所望の昇圧電圧を得ることができる。他の実施例同様の効果に加え昇圧電圧の制御が容易であるという効果がある。なお、図７以外の実施例についても同様の構成が可能である。
【０１４４】
図１２は図７に示す実施例において、出力端子２部に昇圧電圧検出回路２７を設けたものである。図１２における昇圧電圧検出回路２７は、一方の入力を昇圧出力端子２に他方を入力端子２９に接続するコンパレータ２８で構成され、昇圧出力電圧と入力端子２９の電圧との比較を行う。
【０１４５】
コンパレータ２８の出力端子３０により、所望の昇圧電圧が得られているか否かの判定を論理信号レベルで取り出すことができるので当該昇圧回路を集積化した際の工程管理を容易化できる。特に上記入力端子２９を電源端子１に接続すれば、昇圧電圧が電源端子１の電圧よりも低下する電源電圧、すなわち昇圧動作を停止する電源電圧を知ることができる。
【０１４６】
なお、図７以外の実施例についても同様の構成が可能である。
【０１４７】
図１３は図７に示す実施例において、昇圧出力端子２に加え昇圧出力端子２ａを設けた構成である。図１３において、昇圧出力端子２ａはダイオードＤ２またはＰＭＯＳトランジスタＰ３８またはＮＭＯＳトランジスタＮ２等から成る電圧降下手段３１を介して昇圧出力端子２へ接続されているが、この限りではなく目的に応じてスイッチング素子などを介しても構わない。また昇圧出力端子も図中の２ａのみならず増設しても構わない。
【０１４８】
本実施例によれば、複数の異なった昇圧出力を有する昇圧回路を得ることができる。
【０１４９】
図１４は、電源電圧ＶＤＤを降圧して低消費電流化を図ったマイクロプロセッサの構成例を示す。降圧回路３６により電源電圧ＶＤＤを所定の電圧にクランプし、そのクランプ電圧を電源電圧として各種モジュール３２，３３などが設けられる。しかし、特にアナログ系のモジュールにおいては上記クランプ電圧下では十分な特性を発揮できないモジュールも存在し、これを内蔵する場合昇圧が必要になる。図１４内のモジュール３５はその一例を示すもので、ＡＤ変換器におけるリファレンス電圧読み出し部を示したものである。すなわち分圧抵抗ｒ(１)〜ｒ(ｎ)のある接点電位をＮＭＯＳトランジスタＮ２５によって読み出し、リファレンス電圧ＶＲＥＦを得るとき、ＮＭＯＳトランジスタＮ２５のゲート電圧が低すぎるとＮＭＯＳトランジスタＮ２５のオン抵抗が上昇し読み出し時間が増大したり、あるいはリファレンス電圧ＶＲＥＦが低下するなどの問題が生じる。そこで上記クランプ電圧を当該発明に係る昇圧回路３４にて昇圧し、これをＮＭＯＳトランジスタＮ２５のゲートに印加することにより上記問題を対策することができる。
【０１５０】
本実施例によれば、降圧回路３６と昇圧回路３４を組み合わせて用いることにより、高速性を維持しつつ低消費電流化を図った半導体集積回路装置を得ることができる。
【０１５１】
【発明の効果】
以上説明したように、本発明によれば、昇圧用容量に対する充電期間，充電電荷量，充電電流を電源電圧の大きさによって調整するようにしたため、昇圧レベル（昇圧電圧）を電源電圧の大きさによって規制することができる。
【０１５２】
また、本発明によれば、昇圧用容量に対する充電期間を電源電圧が設定電圧以下のときには電源電圧の低下に応じて長く調整し、電源電圧が設定電圧を超えたときには電源電圧の大きさに応じて短くするかまたは０に調整するようにしたため、昇圧が必要な低電圧域で昇圧電圧を確保し、一方昇圧をあまり必要としない高電圧域では昇圧電圧を抑制したりあるいは昇圧機能を停止したりし、常に許容印加電圧範囲を満足することができる。
【０１５３】
さらに、本発明によれば、昇圧用容量の充電電荷を出力端子に接続される負荷容量に分配して昇圧する際や、再度昇圧用容量の充放電動作に移行する際の負荷容量の充電電荷の損失を低減できるので、昇圧効率を高めることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】図１に示す回路の動作を示す電圧波形図である。
【図３】従来例の構成による出力特性と本発明による出力特性を示す特性図である。
【図４】制御回路の構成を示す回路図である。
【図５】制御回路の出力特性を示す特性図である。
【図６】本発明の第２実施形態の構成を示す回路図である。
【図７】本発明の第３実施形態の構成を示す回路図である。
【図８】本発明の第４実施形態の構成を示す回路図である。
【図９】図８に示す回路の動作を示す電圧波形図である。
【図１０】本発明の第５実施形態の構成を示す回路図である。
【図１１】図７の実施例において、制御回路の代わりに制御入力信号によって制御される変形例である。
【図１２】図７の実施例において昇圧電圧検出回路を設けた変形例である。
【図１３】図７の実施例において他の昇圧出力端子を設けた変形例である。
【図１４】本発明による昇圧回路を備える半導体集積回路装置である。
【符号の説明】
１…電源端子、２…出力端子、３…入力端子、５，１２，１３，２２，２３，２４…スイッチング回路、６…電荷伝送回路、１１，２１，２６…バイアス回路、１４，２５…制御回路、１９，２０…放電回路、Ｃ１…昇圧用容量、Ｃ２，Ｃ３…容量、ＣＬ…負荷容量、ＤＬＹ１，ＤＬＹ２，ＤＬＹ３，ＤＬＹ４…遅延回路、Ｒ１，Ｒ２，Ｒ３…抵抗、Ｐ１〜Ｐ３１…ＰＭＯＳトランジスタ、Ｎ１〜Ｎ２３…ＮＭＯＳトランジスタ、Ｄ１…ダイオード、Ｇ７，Ｇ１１，Ｇ２０…ＮＡＮＤゲート、Ｇ５，Ｇ６，Ｇ８，Ｇ１０，Ｇ１２〜Ｇ１９，Ｇ２１，Ｇ２２，Ｇ２５，Ｇ２６…インバータ、Ｇ９，Ｇ２４…３入力ＮＡＮＤゲート、Ｇ２３…ＮＯＲゲート。
Claims (16)
- 第１および第２の端子を有する昇圧用容量と、それらと接続して作用する第１、第２、第３および第４の導電手段とからなる昇圧回路の制御方法であって、
充電期間中に、前記第１の導電手段を介して前記昇圧用容量の第１の端子を電源端子に接続し、前記第２の導電手段を介して前記昇圧用容量の第２の端子を基準電位に接続するステップ、
充電期間の後の電荷転送期間中に、前記第３の導電手段を介して前記昇圧用容量の第２の端子を前記電源端子に接続し、前記第４の導電手段を介して前記昇圧用容量の第１の端子を出力端子に接続するステップであって、前記充電期間と前記電荷転送期間がともに昇圧サイクルを形成することを特徴とするステップ、および
前記電源端子に印加される電源電圧の大きさに応じて、前記充電期間を調整するステップを含むことを特徴とする制御方法。 - 請求項１記載の昇圧回路の制御方法において、
前記充電期間は、前記電源電圧の設定電圧からの変化に応じて調整し、前記電源電圧の大きさが前記設定電圧を超えた時は、前記充電期間は０となるようにし、前記電源電圧の大きさが前記設定電圧以下の時は、前記電源電圧の電圧降下量が増えることに応じて、前記充電期間を長くするようにしたことを特徴とする制御方法。 - 請求項１記載の昇圧回路の制御方法において、
前記昇圧サイクルは、さらに、前記充電期間の前に放電期間を含み、前記放電期間中に、前記昇圧用容量の両端子に対して同電位の電圧を印加することにより、前記昇圧用容量の電荷の放電を可能にすることを特徴とする制御方法。 - 請求項２記載の昇圧回路の制御方法において、
前記昇圧サイクルは、さらに、前記充電期間の前に放電期間を含み、前記放電期間中に、前記昇圧用容量の両端子に対して同電位の電圧を印加することにより、前記昇圧用容量の電荷の放電を可能にすること特徴とする制御方法。 - 第１および第２の端子を有する昇圧用容量と、パルス回路と、それらと接続して作用する第１、第２、第３および第４の導電手段とからなる昇圧回路の制御方法であって、
充電期間中に、前記第１の導電手段を介して前記昇圧用容量の第１の端子を電源端子に接続し、前記第２の導電手段を介して前記昇圧用容量の第２の端子を基準電位に接続するステップ、および
充電期間の後の電荷転送期間中に、前記第３の導電手段を介して前記昇圧用容量の第２の端子を前記電源端子に接続し、前記第４の導電手段を介して前記昇圧用容量の第１の端子を出力端子に接続するステップであって、前記充電期間と前記電荷転送期間がともに昇圧サイクルを形成することを特徴とするステップを含み、
前記充電期間は、前記パルス回路からの出力信号のパルス幅によって定義され、前記パルス幅は、前記電源端子に印加される電源電圧の大きさに依存したものとなっていることを特徴とする制御方法。 - 請求項５記載の昇圧回路の制御方法において、
前記昇圧サイクルは、さらに、前記充電期間の前に放電期間を含み、前記放電期間中に、前記昇圧用容量の両端子に対して同電位の電圧を印加することにより、前記昇圧用容量の電荷の放電を可能にすることを特徴とする制御方法。 - 第１および第２の端子を有する昇圧用容量と、それらと接続して作用する第１、第２、第３および第４の導電手段とからなる昇圧回路の制御方法であって、
充電期間中に、前記第１の導電手段を介して前記昇圧用容量の第１の端子を電源端子に接続し、前記第２の導電手段を介して前記昇圧用容量の第２の端子を基準電位に接続するステップ、および
充電期間の後の電荷転送期間中に、前記第３の導電手段を介して前記昇圧用容量の第２の端子を前記電源端子に接続し、前記第４の導電手段を介して前記昇圧用容量の第１の端子を出力端子に接続するステップであって、前記充電期間と前記電荷転送期間がともに昇圧サイクルを形成することを特徴とするステップを含み、
前記充電期間中に前記昇圧用容量に蓄積する電荷量は、前記電源端子に印加される電圧の大きさに応じて調整されることを特徴とする制御方法。 - 請求項７記載の昇圧回路の制御方法において、
前記昇圧サイクルは、さらに、前記充電期間の前に放電期間を含み、前記放電期間中に、前記昇圧用容量の両端子に対して同電位の電圧を印加することにより、前記昇圧用容量の電荷の放電を可能にすることを特徴とする制御方法。 - 第１および第２の端子を有する昇圧用容量と、パルス回路と、それらと接続して作用する第１、第２、第３および第４の導電手段とからなる昇圧回路の制御方法であって、
充電期間中に、前記第１の導電手段を介して前記昇圧用容量の第１の端子を電源端子に接続し、前記第２の導電手段を介して前記昇圧用容量の第２の端子を基準電位に接続するステップ、
前記第３の導電手段を介して前記昇圧用容量の第２の端子を前記電源端子に接続し、前記第４の導電手段を介して前記昇圧用容量の第１の端子を出力端子に接続するステップであって、前記充電期間と前記電荷転送期間がともに昇圧サイクルを形成することを特徴とするステップ、および
前記出力端子の電圧を、前記電源端子の電圧と比較し、比較結果を得るステップを含み、
前記充電期間は、前記パルス回路により制御され、前記パルス回路は、前記電源端子の電圧の大きさに依存したパルス幅を有する出力信号を、少なくとも前記第１の導電手段に与えることを特徴とする制御方法。 - 第１および第２の端子を有する昇圧用容量と、パルス回路と、それらと接続して作用する第１、第２、第３および第４の導電手段とからなる昇圧回路の制御方法であって、
充電期間中に、前記第１の導電手段を介して前記昇圧用容量の第１の端子を電源端子に接続し、前記第２の導電手段を介して前記昇圧用容量の第２の端子を基準電位に接続するステップ、および
前記充電期間の後の電荷転送期間中に、前記第３の導電手段を介して前記昇圧用容量の第２の端子を前記電源端子に接続し、前記第４の導電手段を介して前記昇圧用容量の第１の端子を出力端子に接続するステップであって、前記充電期間と前記電荷転送期間がともに昇圧サイクルを形成することを特徴とするステップを含み、
前記充電期間中に、前記昇圧用容量に供給すべき電流の大きさは、前記電源端子に印加される電圧の大きさに応じて調整されることを特徴とする制御方法。 - 昇圧用容量を有する昇圧回路の制御方法であって、
充電期間と電荷転送期間を含む昇圧サイクル内の充電期間中に、第１の導電手段を介して前記昇圧用容量の一方の端子に電源電圧を印加しながら、その他方の端子に基準電位を印加するステップ、
電源電圧の大きさに応じて、前記充電期間内のある時間帯のみ、前記昇圧用容量の前記一方の端子への前記電源電圧の印加を停止し、同時に、第２の導電手段を介して前記昇圧用容量の前記一方の端子を基準電位に接続し、前記昇圧用容量の前記電源電圧の前記大きさに応じて決定される、前記充電期間内の前記時間帯に依存した電荷量のみを放電するステップ、および
その後の電荷転送期間中に、第３の導電手段を介して前記電源電圧を前記他方の端子に印加し、前記昇圧用容量に蓄積された電荷を、前記一方の端子から出力端子に対して転送するステップを含むことを特徴とする制御方法。 - 請求項１１記載の昇圧回路の制御方法において、前記電源電圧の値が設定値よりも大きくなった際に、前記充電期間を短くすることを特徴とする制御方法。
- 第１の端子と第２の端子を有する昇圧用容量と、充電期間と放電期間および電荷転送期間を含む昇圧サイクルのうち前記充電期間を規定する充電指令信号を出力する充電指令信号出力手段と、前記昇圧用容量から放電される電荷量を調整する放電期間を規定する放電指令信号を出力する放電指令信号出力手段と、前記昇圧用容量の第１の端子と電源端子とを電気的に接続する第１の導電手段と、前記昇圧用容量の第２の端子と基準電位とを電気的に接続する第２の導電手段と、前記昇圧用容量の第１の端子と基準電位とを電気的に接続する第３の導電手段と、前記昇圧用容量の第２の端子と電源端子とを電気的に接続する第４の導電手段と、前記昇圧用容量の第１の端子と出力端子とを電気的に接続する第５の導電手段とを含む昇圧回路の制御方法であって、該方法は、
前記充電期間中は、前記第１および第２の導電手段を導通状態におき、前記充電期間の後に続く前記放電期間中は、第１の導電手段を非導通状態におくとともに第３の導電手段を導通状態におき、前記放電期間の経過後は、第２および第３の導電手段を非導通状態におくとともに第４および第５の導電手段を導通状態として、前記電荷転送期間中は、前記昇圧用容量の電荷を前記出力端子に転送するステップ、および
前記放電指令信号出力手段により、電源電圧の大きさに応じて、前記放電指令信号が発生する期間を調整するステップを含むことを特徴とする制御方法。 - 請求項１３記載の昇圧回路の制御方法において、前記電源電圧が増加した際には、前記放電指令信号の発生期間が長くなるように、前記放電指令信号出力手段が調整することを特徴とする制御方法。
- 第１の端子と第２の端子との間に接続された昇圧用容量と、
充電期間と放電期間および電荷転送期間を含む昇圧サイクルのうち前記充電期間を規定する充電指令信号を出力する充電指令信号出力手段と、
前記放電期間の開始に対応した制御信号を出力し、電源電圧の大きさによって決定された時間の経過後に、前記制御信号の出力を停止する制御信号出力手段と、
前記制御信号に応じて、前記昇圧用容量の前記第１の端子に電源電圧を印加する第１のスイッチ回路と、
前記充電指令信号が入力する前に、前記昇圧用容量の前記第２の端子に電源電圧を印加し、前記充電期間の開始に対応した充電指令信号の入力に応じて、前記昇圧用容量の前記第２の端子に基準電位を印加する第２のスイッチ回路と、
制御信号の出力が停止している期間中に前記昇圧用容量の第１の端子と第１の出力端子とを電気的に接続する電荷転送チャネルを形成し、前記制御信号出力手段から制御信号が出力されている期間中にそれらの間の電荷転送チャネルを中断する電荷転送回路を備えている昇圧回路装置であって、
前記充電指令信号出力手段は、前記電源電圧の前記大きさに応じて、前記充電指令信号を出力する期間を調整することを特徴とする昇圧回路装置。 - 請求項１５記載の昇圧回路装置は、さらに、電圧降下手段を介して前記第１の出力端子に接続された第２の出力端子を備えていることを特徴とする昇圧回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29762799A JP4392912B2 (ja) | 1998-10-20 | 1999-10-20 | 昇圧回路装置及びそれを用いる半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-297967 | 1998-10-20 | ||
| JP29796798 | 1998-10-20 | ||
| JP29762799A JP4392912B2 (ja) | 1998-10-20 | 1999-10-20 | 昇圧回路装置及びそれを用いる半導体集積回路装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000196023A JP2000196023A (ja) | 2000-07-14 |
| JP2000196023A5 JP2000196023A5 (ja) | 2006-09-28 |
| JP4392912B2 true JP4392912B2 (ja) | 2010-01-06 |
Family
ID=26561186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29762799A Expired - Fee Related JP4392912B2 (ja) | 1998-10-20 | 1999-10-20 | 昇圧回路装置及びそれを用いる半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4392912B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585886B1 (ko) | 2004-01-27 | 2006-06-01 | 삼성전자주식회사 | 동적 문턱 전압을 가지는 반도체 회로 |
| KR101140347B1 (ko) | 2008-11-19 | 2012-05-03 | 한국전자통신연구원 | 동적 문턱 전압 소자를 이용한 스위칭 회로 및 이를 포함하는 휴대기기용 ｄｃ-ｄｃ 변환기 |
| US8723578B1 (en) | 2012-12-14 | 2014-05-13 | Palo Alto Research Center Incorporated | Pulse generator circuit |
| CN105207479B (zh) * | 2015-10-26 | 2017-08-25 | 广州金升阳科技有限公司 | 一种可控升压电路 |
-
1999
- 1999-10-20 JP JP29762799A patent/JP4392912B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000196023A (ja) | 2000-07-14 |
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|
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|
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|
| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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