KR100714043B1 - 파워-온 리셋 회로 - Google Patents

Abstract

본 발명은 파워-온 리셋 회로에 관한 것으로, 본 발명은 낸드 게이트를 이용하여 파워-온 리셋 신호 발생회로를 구성한다. 이를 통해, 본 발명에서는 캐패시터를 이용한 일반적인 파워 온 리셋 회로에 비해 램핑시간에 따른 파워-온 리셋 신호의 전위 변화가 거의 발생하지 않게 된다. 그리고, 모든 공정 및 온도 변화에 따른 파워-온 리셋 신호의 변화를 작게 유지시킬 수 있다. 또한, 본 발명은 파워-온 리렛 신호를 피드백(feed back)하여 상기 파워-온 리셋 신호 발생부에 흐르는 대기전류를 차단하기 위한 대기전류 차단부를 구성한다. 이로써, 본 발명에서는 동작시 흐르는 대기전류를 동작이 종료한 후 트랜지스터의 누설전류 수준으로 제거할 수 있다.

파워-온 리셋 회로, 낸드 게이트, 대기전류

Description

파워-온 리셋 회로{POWER-ON RESET CIRCUIT}

도 1은 본 발명의 바람직한 실시예에 따른 파워-온 리셋 회로의 구성도이다.

도 2a 및 도 2b는 전원전압의 램핑시간에 대한 파워-온 리셋 회로의 동작 파형도들이다.

도 3은 전원전압의 램핑시간에 대한 파워-온 리셋 신호의 전위를 도시한 파형도이다.

도 4a 내지 도 4c는 공정 및 온도 변화에 대한 파워-온 리셋 회로의 동작 파형도들이다.

도 5는 전원전압의 램핑시간에 대한 파워-온 리셋 신호의 파형도이다.

도 6 및 도 7은 일반적인 파워-온 리셋 회로의 구성을 도시한 도면들이다.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 파워-온 리셋 신호 발생부

20 : 전원 공급부

본 발명은 파워 온 리셋 회로에 관한 것으로, 특히 대기전류가 없으면서 전 원전압의 램핑시간에 대해서 안정적인 동작을 수행하는 파워 온 리셋 회로에 관한 것이다.

메모리나 시스템 LSI(Large Scale Integration)와 같이 많은 기능을 포함하고 있는 칩에는 올바른 동작을 위해서 초기 조건이 정해져 있어야 하는 회로가 다수 존재한다. 이 경우, 초기화는 칩이 동작하기 전에도 이루어져야 하는데 일반적으로 파워 온 리셋(Power-On Reset, 이하, 'POR'라 함) 회로가 그 역할을 하게 된다. POR 회로는 칩의 전원이 켜져서 내부 전압이 모두 올라가기 전 일정한 전위를 감지하여 펄스(혹은, '1'에서 'O'으로 변하는 신호)를 생성한다. 이 신호를 이용하면 칩이 동작하기 전에 내부의 래치(latch), 플립-플롭(flip-flop), 레지스터(register) 등 초기화가 필요한 회로 블럭들을 리셋(reset)시킬 수 있게 된다. 이상적인 POR 회로는 생성 신호의 전위가 전원의 랩핑(ramping) 시간과 노이즈(noise)에 대해서 안정적이어야 하고, 공정변화 및 온도 등의 물리 변수에 대해서도 영향이 적을 뿐만 아니라 대기전류(stand-by current) 즉, 대기모드시 흐르는 전류는 없어야 한다.

통상, POR 회로로 많이 이용되는 방식 가운데 하나는 도 6에 도시된 바와 같이 인버터(INV)의 입력단에 연결된 전압을 캐패시터(C)로 지연시키는 것이다. 하지만, 이러한 POR 회로는 전원의 램핑이 느릴 경우 신호가 너무 낮은 전위에서 생성되고, 반대로 램핑이 빠를 경우 파워-온(power-on) 구간에서 신호를 발생시키지 못하기 때문에 전원 램핑이 일정한 영역에서 이루어지는 경우 외에는 사용할 수 없다는 단점이 있다. 이를 해결하기 위해 다이오드를 이용하여 전하 클램핑(charge clamping)을 시키는 회로들이 제안되었다. 하지만, 이러한 회로들은 다수의 다이오드를 사용하기 때문에 낮은 전원전압에서 사용하기가 어렵다. 그리고, 공정변화에 따른 MOS-FET(Metal Oxide Silicon Field Effect Transistors)의 문턱전압 변화가 파워 온 리셋 신호(POR)의 전위에 크게 반영되므로 안정적인 파워 온 리셋 신호(POR)의 생성이 어렵다는 문제를 가지고 있다. 또한, POR 회로를 구현하기 위한 다른 방식으로는 도 7에 도시된 바와 같이 인버터(INV1)의 입력단에 기준전압을 인가하여 다이오드로 기능하는 PMOS 트랜지스터(P) 문턱전압과 기준전압의 합이 파워 온 리셋 신호(POR)의 전위가 되게 하는 방식이 있다. 그러나, 이 방식의 경우에도 램핑시간은 최소한 기준전압이 안정적으로 생성되는 시간 이상이어야 하고, 파워-온 리셋 신호(POR)를 생성하고 난 후에도 항상 대기전류가 흐르게 된다는 문제점이 있다. 한편, 도 6 및 도 7에서 도시되어 미설명된 'R'은 저항소자이고, 'INV2'는 인버터이다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 대기전류가 없으면서 10㎲에서 1s까지의 전원전압의 램핑시간에 대해서 안정적으로 동작하는 POR 회로를 제공하는데 그 목적이 있다.

상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 전원이 턴 온 되면 파워-온 리셋 신호 출력단자의 출력전압의 레벨에 따라 검출노드를 충전 또는 방전하기 위한 전원제어 회로, 검출노드의 전위가 일정레벨 이상일 때 검출노드의 전위를 더 상승시키시 위한 부스팅 회로, 검출노드의 레벨변화를 검출하고 대기 전류 발생을 방지하는 검출 회로 및 검출 회로의 출력에 응답하여 출력전압을 생성하기 위한 출력 회로를 포함하는 파워-온 리셋 회로가 제공된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 바람직한 실시예에 따른 POR 회로를 설명하기 위하여 도시된 회로도이다.

도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 POR 회로는 파워 온 리셋 신호(POR)(이하, '신호'라 함)를 발생하기 위한 파워 온 리셋 신호 발생부(10)(이하, '신호 발생부'라 함)를 포함한다. 또한, 신호(POR)를 피드백(feed back)하여 신호 발생부(10)에 흐르는 대기전류(Isb)를 차단하기 위한 전원 공급부(20)를 더 포함할 수 있다.

신호 발생부(10)는 도 1에 도시된 바와 같이 구성될 수 있는데, 이러한 신호 발생부(10)는 신호(POR)의 전위 레벨을 검출하는 역할을 하는 저항 분배형 입력의 낸드 게이트(NAND gate, NAVD1)를 포함한다. 낸드 게이트(NAVD1)의 출력단에는 낸드 게이트(NAVD1)의 출력신호를 반전시켜 출력하기 위한 다수의 인버터(INVerter, INV6 내지 INV8)가 접속된다. 그리고, 낸드 게이트(NAVD1)의 제1 입력단은 전원 공급부(20)의 출력신호를 반전시켜 출력하는 인버터(INV2)와 접속되고, 제2 입력단은 저항(R1)과 NMOS 트랜지스터(N4) 간에 접속된다. NMOS 트랜지스터(N4)와 접지전압원(VSS) 사이에는 저항(R2)이 접속된다. 또한, NMOS 트랜지스터(N4)와 전원전압원(VDD) 사이에는 저항(R1)이 접속된다. 그리고, 노이즈 면역(noise immunity)특성을 개선하기 위하여 인버터(INV6)의 출력단과 입력단 사이에는 PMOS 트랜지스터(P3)가 피드백 접속된다. 전원 공급부(20)의 출력신호는 인버터(INV2)를 경유하는 제1 경로와, 인버터(INV3 내지 INV5)를 경유하는 제2 경로를 통해 신호 발생부(10)로 입력된다. 그리고, 제1 경로의 지연값은 제2 경로에 비해 작게 설계된다. 즉, 제2 경로의 출력신호(PPOR_DEL)은 제1 경로의 출력신호(PPOR)의 지연신호가 된다. NMOS 트랜지스터(N4)는 출력신호(PPOR_DEL)에 의해 턴-온(turn-ON)되는데, 신호(POR)가 생성된 후 대기전류(Isb)가 접지전압원(VSS)로 흐르는 것을 차단하는 기능을 한다.

전원 공급부(20)는 도 1에 도시된 바와 같이 구성될 수 있다. 전원 공급부(20)는 신호(POR)를 입력받아 반전시키기 위하여 인버터로 기능하는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)를 포함한다. 그리고, 전원전압원(VDD)과 PMOS 트랜지스터(P1) 간에 접속되어 다이오드로 기능하는 NMOS 트랜지스터(N1)와 노드(CHAR)와 접지전압원(VSS) 사이에 접속된 캐패시터(C2)를 포함한다. 그리고, 전원 공급부(20)는 파워-온되는 구간에서 노드(CHAR)를 전원전압의 전위까지 충전시켜 충전 속도를 높기 위하여 전원전압원(VDD)과 노드(CHAR) 사이에 접속된 PMOS 트랜지스터(P2)와, 노드(CHAR)와 PMOS 트랜지스터(P2)의 게이트 사이에 접속된 인버터(INV1)를 포함한다. 또한, 전원 공급부(20)는 파워-오프(power-off)되는 구간 동안 노드(CHAR)를 방전시키기 위하여 전원전압원(VDD)과 노드(CHAR) 사이에 접속된 NMOS 트랜지스터(N3)를 더 포함할 수 있다. 또한, 전원 공급부(20)는 빠르게 파워-오프 및 파워-온되는 구간 동안 그라운드 홀드 타임(ground-hold time)을 최소화하기 위하여 전원전압원(VDD)과 인버터(INV1)의 출력단 사이에 접속된 캐패시터(C1)를 더 포함한다.

NMOS 트랜지스터(N1)는 신호(POR)가 로우레벨(LOW level, '0')로 천이하여 동작이 완료한 후 이 신호(POR)가 피드백되어 노드(CHAR)를 충전시키도록 하는데, 초기 파워 램핑 시작시 신호(POR)가 로우레벨이더라도 일정 전위 이상의 파워에 도달하기 전까지는 충전을 못 시키도록 전하를 클램프한다. 예컨대, NMOS 트랜지스터(N1)의 문턱전압이 0.7V인 경우 전원전압이 0.7V 이상이 되기 전까지는 노드(CHAR)는 충전되지 않는다. NMOS 트랜지스터(N3)는 다이오드와 같이 구성되어 있으므로, 전원전압이 오프되면 노드(CHAR)의 전위가 전원전압(VDD) 구간보다 높게 된다. 이에 따라, 노드(CHAR)의 전위가 전원전압(VDD) 노드로 빠져나가게 되어 노드(CHAR)의 전위는 로우레벨로 셋팅(setting)된다. 참고로, NMOS 트랜지스터(N3)는 방전효율을 높여서 다음번에 신호(POR)가 생성될 수 있는 연속된 파워-온/오프 사이의 시간간격, 즉 그라운드 홀드 타임을 최소화하기 위하여 문턱전압이 낮은 트랜지스터를 사용하는 것이 바람직하다. 이러한 과정을 통해 파워-오프되는 구간동안 노드(CHAR)의 전위는 확실하게 로우레벨로 셋팅된다. PMOS 트랜지스터(P2)는 인버터(INV1)의 출력신호에 의해 턴-온된다. 이러한 PMOS 트랜지스터(P2)는 신호(POR)에 의해 PMOS 트랜지스터(P1)가 턴-온되어 노드(CHAR)가 충전되기 시작하면, 보다 빠르게 노드(CHAR)의 전위를 전원전압 전위까지 상승시키는 기능을 한다. 즉, 노드(CHAR)가 충전되어 하이레벨(HIGH level, '1')로 인식하게 되면, 인버터(INV1)는 로우레벨의 신호를 출력한다. 이에 따라, PMOS 트랜지스터(P2)는 턴-온되어 노드(CHAR)는 빠르게 전원전압의 전위로 충전되게 된다. PMOS 트랜지스터(P3)는 전원전압에 의한 노이즈에 대해 안정화된 신호(POR)를 생성하기 위해 인버터(INV6)를 이용한 피드백회로를 구성한다.

이하에서는, 상기에서 설명한 본 발명의 바람직한 실시예에 따른 POR 회로의 동작특성을 설명하기로 한다.

도 1을 참조하면, 초기 노드(CHAR)가 로우레벨(혹은, P1의 턴-온이 신호(POR) 전위보다 충분히 아래에서 일어날 수 있는 전압)이라면 전원전압이 상승하면서 PMOS 트랜지스터(P1)가 턴-온시점 이후로 신호(PPOR, PPOR_DEL)의 전위는 동반 상승하게 된다. 이때, 노드(A)는 신호(PPOR_DEL)가 제어하는 NMOS 트랜지스터(N4)가 턴-온되면서 어느 시점에서는 더 이상의 전압 증가없이 일정한 전위로 유지된다. 즉, 저항값으로 맞춰진 일정 레벨에 전원전압이 도달하게 되면 신호(PPOR)와 노드(A) 간의 전압차이가 낸드 게이트(NAVD1)의 트랜지스터(PMOS)의 문턱전압 값 이상을 넘어서게 되고, 이때, 신호(POR)가 하이레벨에서 로우레벨로 천이하게 된다.

이러한 동작이 전원전압의 램핑시간과 무관하게 이루어지도록 하려면 노드(A)에서 접지전압원(VSS)으로 흐르는 대기전류(Isb)를 제거하여 한다. 이 대기전류(Isb)는 신호(PPOR_DEL)를 로우레벨로 만들어 노드(A)와 접지전압원(VSS) 사이의 NMOS 트랜지스터(N4)를 턴-오프시킴으로써 제거할 수 있다. 이를 위해 신호(POR)가 로우레벨로 천이하여 동작이 완료된 후 신호(POR)를 피드백 시켜 노드(CHAR)를 충전시키고자 하는 경우, 초기 램핑 시작시 신호(POR)가 로우레벨이더라도 신호(POR)가 하이레벨이 되는 전원전압의 전위로 도달하기 전까지는 충전을 시키지 못하도록 NMOS 트랜지스터(N1)를 추가한다. 그 후 노드(CHAR)가 충전되기 시작하면 보다 빠르게 전원전압의 전위까지 충전시키기 위하여 인버터(INV1)와 PMOS 트랜지스터(P2)를 추가한다. 노드(CHAR)가 충전되기 시작하면 작은 베타(ß)값을 갖는 인버터(INV2)의 출력신호(PPOR)가 먼저 로우레벨로 천이하여 신호(POR)를 계속해서 로우레벨로 유지시키고, 그 후 베타값이 더 큰 인버터(INV3 내지 INV5)의 출력신호(PPOR_DEL)가 로우레벨로 천이하여 NMOS 트랜지스터(N4)를 턴-오프시켜 대기전류(Isb)를 차단시키되, 신호(POR)의 전위는 그대로 유지시키게 된다. 칩의 동작후 파워가 커지면 역방향 다이오드(N3)를 연결한 방전경로를 통해 노드(CHAR)의 전하들이 방전된다.

이하에서는, 도 2a 및 도 2b, 도 3, 도 4a 내지 도 4c 및 도 5를 참조하여 본 발명의 바람직한 실시예에 따른 POR 회로의 특성을 구체적으로 설명하기로 한다.

우선 도 2a 및 도 2b는 도 1에 도시된 POR 회로의 동작 특성도로서, 도 2a는 전원전압의 램핑시간이 10㎲일 때 본 발명의 바람직한 실시예에 따른 POR 회로의 시뮬레이션(simulation) 파형도이고, 도 2b는 전원전압의 램핑시간이 1s일 때 본 발명의 바람직한 실시예에 따른 POR 회로의 시뮬레이션 파형도이다. 도 2a 및 도 2b를 참조하면, 전원전압의 램핑시간이 느릴때 노드(CHAR)가 누설전류 등에 의해 먼저 충전되어 신호(POR)의 전위에 영향을 미치지 않도록 신호(POR)가 하이레벨일 때는 NMOS 트랜지스터(N2)를 통해서 방전되도록 하였다. 즉, 램핑이 매우 느리더라도 신호(POR)의 전위는 낸드 게이트(NAVD1)의 입력단을 통해 설정된 값을 크게 벗어나지 않는다.

도 3, 도 4a 내지 도 4c는 전원전압의 램핑시간 및 온도변화에 대한 신호(POR)의 전위를 도시한 도면이다. 도 3, 도 4a 내지 도 4c를 참조하면, 공정 및 온도변화를 고려하여 볼 때 신호(POR)는 MOSFET의 문턱전압이 클 때 크게 측정되었다. 즉, 'Slow, Cold(-45℃)' 조건에서 최대이며, 'Fast, Hot(100℃) 조건에서 최소인데, 그 변화폭은 표준 조건에서 ±2V 안이며, 동일 공정조건에서 온도에 따른 전위 변화는 크지 않았다. 도 3에 도시된 바와 같이, 램핑시간이 길어질 수록 신호(POR)의 전위가 조금씩 감소하지만 10㎲에서 10s까지의 램핑시간에 대해 그 최대 변화폭은 0.08V이내로 작으며, 100㎲ 이후로의 변화는 거의 없다. 일반적으로 캐패시터를 이용한 POR 회로에서 나타나는, 램핑시간이 길어지면서 신호(POR)의 전위가 0.5V 이하까지로 감소하는 현상은 본 발명의 바람직한 실시예에 따른 POR 회로에서는 모든 조건에 대해서 나타나지 않았다.

도 5는 전원전압의 노이즈에 대한 신호(POR)의 파형도이다. 도 5를 참조하면, 전원전압이 신호(POR) 전위 이상인 1.6V에서 2.0V 사이라면 신호(POR) 전위에 영향을 미치지 않았으며, 도 1에 도시된 바와 같이 피드백 회로를 구성하는 PMOS 트랜지스터(P3)으로 인해 신호(POR)의 전위 근처 ±4V 정도의 전압변동에 대해서는 안정적인 동작을 하여 신호(POR)의 멀티-생성(multi-generation) 등의 문제는 나타나지 않았다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 낸드 게이트를 이용하여 파워-온 리셋 신호 발생회로를 구성함으로써 캐패시터를 이용한 일반적인 파워 온 리셋 회로에 비해 램핑시간(10㎲~10s)에 따른 신호(POR)의 전위 변화가 0.08V 이내로 거의 없었다. 그리고, 모든 공정 및 온도 변화에 따른 신호(POR)의 전위 변화를 ±0.2V 내로 작게 유지시킬 수 있다.

또한, 본 발명에 의하면, 신호(POR)를 피드백하여 파워-온 리셋 신호 발생부(10)에 흐르는 대기전류(Isb)를 차단하기 위한 전원 공급부(20)를 구성함으로써 동작시 흐르는 대기전류(대략, ≤40㎂)를 동작이 종료한 후 트랜지스터의 누설전류 수준으로 제거할 수 있다.

Claims (13)

1. 전원이 턴 온 되면 파워-온 리셋 신호 출력단자의 출력전압의 레벨에 따라 검출노드를 충전 또는 방전하기 위한 전원제어 회로;

   상기 검출노드의 전위가 일정레벨 이상일 때 상기 검출노드의 전위를 더 상승시키시 위한 부스팅 회로;

   상기 검출노드의 레벨변화를 검출하고 대기 전류 발생을 방지하는 검출 회로; 및

   상기 검출 회로의 출력에 응답하여 상기 출력전압을 생성하기 위한 출력 회로를 포함하는 파워-온 리셋 회로.
2. 제 1 항에 있어서,

   상기 전원이 턴 오프 되면 상기 검출노드의 전위를 방전시키는 방전회로를 더 포함하는 파워-온 리셋 회로.
3. 제 1 항에 있어서, 상기 전원제어 회로는,

   상기 출력전압에 따라 동작하여 상기 검출노드에 전위를 발생하고 상기 전원전압과 접지전압 간에 직렬로 연결되는 PMOS 트랜지스터 및 NMOS 트랜지스터;

   상기 PMOS 트랜지스터 및 상기 전원전압 간에 연결되어 다이오드의 기능을 수행하는 제1 스위치 회로; 및

   상기 검출노드와 접지전압 간에 연결되는 제1 캐패시터를 포함하는 파워-온 리셋 회로.
4. 제 1 항에 있어서, 상기 부스팅 회로는,

   상기 검출노드의 전위를 반전시키는 인버터;

   상기 인버터의 출력에 따라 동작하고 상기 전원전압 및 상기 검출노드에 연결되는 PMOS 트랜지스터; 및

   상기 전원전압과 상기 인버터의 출력노드간에 연결되는 제2 캐패시터를 포함하는 파워-온 리셋 회로.
5. 제 1 항에 있어서, 상기 검출 회로는,

   상기 검출노드의 전위를 분배하여 시간지연 차를 가지는 제1 신호 및 제2 신호를 출력하는 다수의 인버터들을 포함하는 파워-온 리셋 회로.
6. 제 5 항에 있어서, 상기 출력 회로는,

   상기 제2 신호를 제어하는 제어 회로; 및

   상기 제1 신호 및 상기 제어 회로의 출력에 따라 상기 출력전압을 발생하는 출력부를 포함하는 파워-온 리셋 회로.
7. 제 6 항에 있어서, 제어 회로는,

   상기 제2 신호에 따라 동작하는 차단 스위치;

   상기 전원전압과 상기 차단 스위치간에 연결되는 제1 저항; 및

   상기 차단 스위치와 접지전압간에 연결되는 제2 저항을 포함하는 파워-온 리셋 회로.
8. 제 6 항에 있어서, 상기 출력부는,

   상기 제1 신호 및 상기 제어 회로의 출력에 따라 동작하는 낸드 게이트; 및

   상기 낸드 게이트의 출력을 지연시켜 출력하는 다수의 인버터들을 포함하는 파워-온 리셋 회로.
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