JP2596677B2 - 電圧供給回路 - Google Patents

電圧供給回路

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JP2596677B2
JP2596677B2 JP4217036A JP21703692A JP2596677B2 JP 2596677 B2 JP2596677 B2 JP 2596677B2 JP 4217036 A JP4217036 A JP 4217036A JP 21703692 A JP21703692 A JP 21703692A JP 2596677 B2 JP2596677 B2 JP 2596677B2
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    • G11C5/147Voltage reference generators, voltage and current regulators ; Internally lowered supply level ; Compensation for voltage drops

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は、一般に半導体集積回路
メモリデバイスに関し、特に、外部の電源電圧における
変化に応答してオンチップ発生電圧を制御可能に調整す
るための電圧レギュレータに関する。この場合、これら
の両電圧はメモリアレイのワード線ドライバへの入力を
備えている。本発明は、CMOSデバイスのためのバン
ドギャップ基準ジェネレータにも関する。

【0002】

【従来の技術】ダイナミック型の半導体メモリデバイス
(DRAM−ダイナミックランダムアクセスメモリ)は
周知である。DRAM構造体の部分的ブロック図は図1
に示されている。この構造体は、そのメモリ素子として
機能する複数のメモリセルを含むメモリアレイ10を備
えている。この例において、各メモリセル12は、PF
ET(P形電界効果型トランジスタ)14を含んでお
り、このPFET14はコンデンサ“C”の第1端子に
接続されたソース“S”を有しており、かつコンデンサ
“C”の第2端子は接地されている。複数のメモリセル
のロー(行)の各行は個々のPFET14のゲート
“G”を介してワード線“WL”に接続されている。各
メモリセルはPFET14のドレイン“D”を介してビ
ット線“BL”にも接続されている。ワード線の交点は
行デコーダ(図示されていない)に接続されており、ビ
ット線はコラム(列)デコーダ(図示されていない)に
接続されている。これらのワード線及びビット線はメモ
リアレイのマトリックス定義を形成する。

【0003】外部的に印加された行アドレス信号及び列
アドレス信号を受け取ると、行デコーダ及び列デコーダ
のそれぞれによって選択されたワード線とビット線の交
点にある特定のメモリセルが選択され、これによりその
情報が、選択されたビット線に接続されているセンス増
幅器16を含む入力及び出力インターフェース部分を介
して、及び任意の入力及び出力バッファを介して、メモ
リセルから読み取られるか又はメモリセルに書き込まれ
る。DRAM構造体の動作に関するさらなる特定の詳細
については、米国特許第 3,940,747号を参照されたい。

【0004】本文に提示されている本発明についてより
明確に説明すると、各ワード線“WL”はワード線ドラ
イバ18に接続されており、このドライバは、第1の外
部に提供された電源電圧VDD及び第2のオンチップ発生
ブースト電圧VBST のごとき二つの電圧レベルから一つ
を選択する。図示されているPMOSトランジスタメモ
リアレイ形態に関しては、ブースト電圧VBST が負電圧
よりなり、かつ行デコーダ(図示されていない)に指示
された通りにその対応するワード線を選択するためにワ
ード線ドライバ18によって用いられる。電源電圧VDD
は正電圧よりなり、かつ現在のMOS技術によれば、典
型的には、2.8〜3.3ボルトの範囲で定格化され
る。負のブースト電圧VBST には、選択されたワード線
“WL”におけるメモリセルコンデンサ“C”の完全放
電を確実とすることが所望される(選択されたPFET
を接地することは、そのセルの容量性電圧をPFETの
しきい値電圧まで低下させるだけである)。典型的な負
のブースト電圧VBST は−1〜−2ボルトである。電力
の要求のために、通常、ブースト電圧VBST は、コンデ
ンサを介して存在するか又は、チップ上に存在している
電荷ポンプジェネレータ22によって制御される電荷貯
蔵器20を介して存在する。レギュレータ24はジェネ
レータ22を制御する。

【0005】在来的に、レギュレータ24は、外部の電
源電圧VDDが増大するにつれて負電圧状態でブースト電
圧VBST が増大するか、は、外部の電源電圧VDDが増
大するにつれてブースト電圧VBST が一定したままのい
ずれかであるように、ジェネレータ22を制御する。こ
の両アプローチは、特に高電源電圧値VDD を用いた時に
信頼性及び熱い電子についての問題を生じる。例えば、
源電圧VDD が2.8ボルトの時、−1.5ボルトの貯
蔵器電圧は、ワード線ドライバとその関連する回路を介
して適度な4.3ボルトのストレス電圧を発生する。し
かしながら、貯蔵器電圧が−1.5ボルトに保持された
場合は、3.6ボルトの電源電圧VDDは5.1ボルトの
ストレス電圧を発生する。この増加は重要であり、これ
により深刻なデバイスの劣化及び信頼性の問題を生じ
る。

【0006】

【発明が解決しようとする課題】本発明は、主としてこ
の問題点に注目しており、最悪ケースのメモリアレイの
応答時間に悪影響を及ぼすことなく、ワード線ドライバ
とその関連する回路の薄い酸化物にかかる電界を緩和す
るレギュレータを提供する。

【0007】

【課題を解決するための手段】本発明は、メモリアレイ
のワード線ドライバに給電するための電圧供給回路であ
る。ワード線ドライバは、第1の電圧入力に電源電圧を
受け取り、第2の電圧入力にオンチップ発生電圧を受け
取り、前記電源電圧と前記オンチップ発生電圧とを選択
的に切り換えてメモリアレイのワード線に供給すること
によりワード線を選択状態又は非選択状態に選択的に駆
動する。本発明はワード線ドライバの前記第2の電圧入
力に前記オンチップ発生電圧を供給する電圧供給回路で
あり、本発明の電圧供給回路は、前記電源電圧が所定の
電圧範囲内で変化するとき、前記電源電圧の変動にかか
わらず、前記電源電圧と前記オンチップ発生電圧との電
圧差がほぼ一定になるように前記オンチップ発生電圧を
制御可能に発生する手段と、前記発生されたオンチップ
発生電圧を前記第2の電圧入力に供給するための手段と
を含む。より特定していえば、前記オンチップ発生電圧
は、オンチップ発生のブースト電圧である。また、前記
発生手段は、前記第2の電圧入力に供給される前記オン
チップ発生ブースト電圧を与える電荷を貯蔵する電荷貯
蔵器と、前記電荷貯蔵器に接続され、前記電荷貯蔵器を
充電及び放電させるように作動する電荷ポンプジェネレ
ータと、前記電源電圧の変動にかかわらず、前記電源電
圧と前記オンチップ発生ブースト電圧との電圧差がほぼ
一定になるように前記電荷ポンプジェネレータを調整す
る手段とを含む。

【0008】

【0009】

【0010】

【0011】さらに他の態様において、本発明は、大量
にドープされたN形ポリシリコンPMOSトランジスタ
と大量にドープされたP形ポリシリコンPMOSトラン
ジスタとを備えるバンドギャップ電圧基準ジェネレータ
を備えている。大量にドープされたトランジスタの各々
は、ダイオード形態で、接地電位に接続される大量にド
ープされたN型トランジスタのドレインとゲートに接続
され、両トランジスタのソース同志が接続されている。
このバンドギャップ電圧基準ジェネレータはさらに、こ
の大量にドープされたポリシリコンPMOSトランジス
タの共通に接続されたソースと回路電源電圧との間に配
置されている少なくとも一つのPMOSトランジスタを
含んでいる。第1の電流源は、連結されている大量にド
ープされたポリシリコンPMOSトランジスタを横切る
電圧を制御するように前記の少なくとも一つのPMOS
トランジスタのゲートに連結されている。NMOSトラ
ンジスタは、大量にドープされたP形ポリシリコンPM
OSトランジスタの連結されているゲート及びドレイン
と接地電位との間に配置されている。最後に、第2の電
流源は、大量にドープされたP形ポリシリコンPMOS
トランジスタの連結されたゲートとドレインにおける電
圧レベルを制御するためにNMOSトランジスタのゲー
トに連結されている。ジェネレータから出力されるべき
基準電圧は、大量にドープされたP形ポリシリコンPM
OSトランジスタの連結されたゲートとドレインの電圧
よりなる。

【0012】ここで述べる電荷ポンプレギュレータは、
電源電圧と電荷貯蔵器電圧の間の差が電源、温度、及び
他のプロセスの変化にかかわらずほぼ一定に保持される
ように、メモリアレイのワード線ドライバに供給される
電荷貯蔵器電圧が電源電圧をトラック(追跡)すること
を許容する。電圧差をほぼ一定に保持することによっ
て、ワード線ドライバ及び関連する回路を横切る最悪ケ
ースのストレス電圧が制御され、これにより最悪ケース
のタイミング応答が従来のレギュレーティング技術によ
って達成できるものより低くなる。チップの歩留りは最
悪ケースの数に依存するので、本発明に提供される電荷
ポンプレギュレータは回路歩留りをも改善する。本発明
で提供されるレギュレーションの概念は、NMOSアク
セストランジスタセルを有するDRAMチップにも応用
できる。

【0013】

【実施例】本発明の全ての目的、利点、及び特性は、以
下の詳細な説明が添付図面と照会されることによってよ
り簡単に理解されるであろう。

【0014】本発明は、一つの重要な実施においてDR
AM構造体のワード線ドライバにブースト電圧VBST
供給するオンチップ電圧ジェネレータを制御するための
電圧レギュレータを提供する。本発明によれば、電圧レ
ギュレータは、電荷貯蔵器電圧が電源電圧VDDをトラッ
キングすることを許容するように構成されており、これ
によって電源電圧VDDと電荷貯蔵器電圧VBST の間の差
が、電源VDD、温度及び/又はプロセスの変化とは無関
係にほぼ一定に保持される。例えば、電源電圧VDD
2.8ボルトで定格化される時は−1.75ボルトの典
型的な貯蔵器電圧VBST がワード線ドライバに供給され
る。しかしながら、電力供給の変化によって、本発明に
従って電源電圧VDDが3.6ボルトまで増加した場合
は、貯蔵器電圧VBST は自動的に−1.0ボルトに調整
される。この種の調整によって、ワード線ドライバと関
連する回路に印加される最悪ケースのストレス電圧は約
4.6ボルトのままであり、これが上記の従来の電圧調
整アプローチによって生成される結果よりも明らかに優
れた結果であることに留意されたい。

【0015】PMOSメモリセルを有するDRAM構造
体に関して本文に記載されているが、ワード線ドライバ
に印加される最悪ケースのストレス電圧を減少させるよ
うに電源電圧VDDと電荷貯蔵器電圧VBST の間の電圧差
をほぼ一定に保持する概念は、本文に記述されている回
路と同様の回路を使用することによって、NMOSアク
セストランジスタセルを有するDRAMチップに同等に
適用することも可能である。

【0016】また電荷貯蔵器電圧VBST が外部電源電圧
DDに厳密に直線依存することは、特に低電源電圧には
必ずしも最適ではない。これは、電荷ポンプ回路22
(図1)の能力が低電源電圧VDDによって小さくなり、
直線関係によって必要とされるより高い貯蔵器電圧V
BST を保持するのが困難となることによる。これが早ま
ったタイミングの降下を生じさせる。上記例を用いる
と、厳密な直線依存によってポンプレギュレータは、
2.4ボルトの電源電圧値に対して−2.2ボルトを貯
蔵器を介して保持するように試みる。これはポンプジェ
ネレータの能力を超えており、チップに好ましくない影
響を与える可能性がある。万一電源電圧V DD が所定値以
下に下がる場合は、2.4ボルトが例え通常の電源電圧
DDの動作範囲より低くても、貯蔵器電圧が電源電圧と
は無関係である方がよいと考えられる。そのため、本発
明による最適設計されたポンプレギュレータは、その貯
蔵器電圧VBST 対電源電圧VDDの特性において遷移ポイ
ントを有するべきである。

【0017】好ましい電圧特性は図2のグラフに示され
ている。図示されているように、遷移ポイント(この場
合、2.8ボルト)より低い電源電圧のときは、VDD
の貯蔵器電圧VBST 依存はない。しかし、より高い電源
電圧(例:2.8〜4.0ボルト)のときは、VDDへの
直線依存が存在する。遷移ポイント(即ち、2.8ボル
ト)における電源電圧は、遷移電圧VX として本文では
参照されている。電源電圧と組み合わされてこの電圧
は、ブースト電圧VBST と電源電圧VDDとの間で直線依
存を保持するために要求されるブースト電圧VBST を定
義する。ブースト電圧VBST が一定している電圧レベル
は、本文では、ベース電圧VBASEとして定義されてお
り、図示されているシミュレーションでは−1.7ボル
トに等しい。

【0018】ポンプレギュレータの好ましい貯蔵器電圧
BST 対電源電圧VDDの制御特性は以下のように示され
得る。

【0019】 VBST =−VBASE+VDD−VX (1) この場合、VBASE=遷移ポイントより下の一定貯蔵器電
圧 VX =VBST とVDDとの間に直線依存を保持するため
に必要とされる遷移電圧オフセット式(1)の一つの好
ましい回路の実施が図3に示されておりかつ以下に詳細
に記述されている。

【0020】図3は、本発明によって実行されるオンチ
ップ電圧ジェネレータレギュレータ24の一つの実施例
を示している。レギュレータ24は電源電圧VDDと温度
の関数として安定基準電圧VREF を生成するようにバン
ドギャップ基準ジェネレータ30を用いている。ジェネ
レータ30からの典型的な基準電圧出力は1.1〜1.
2ボルトである。(しきい値電圧基準ジェネレータはバ
ンドギャップ基準ジェネレータの代わりに選択的に代用
されるが、ジェネレータ30が好ましいとされてい
る)。バンドギャップ基準ジェネレータの一つの特に新
たな実施例は、以下に図4に関して示されている。そこ
に示されているジェネレータは最も公知のバンドギャッ
プ基準ジェネレータよりも広い動作範囲を有している。
しかしながら、さらに電圧レギュレータ24のために基
準ポイントを提供するように機能するいかなるジェネレ
ータも用いられ得る。

【0021】基準電圧VREF は、第1の差動増幅器34
とその関連す回路を含む遷移電圧(VX )発生回路32
へ入力される。この基準電圧VREF は、差動増幅器34
の第1の“+”入力で受け取られる。差動増幅器34の
出力は、電源電圧VDDに接続されているソース“S”を
有するPFET QP1のゲート“G”に送られる。P
FET QP1のドレイン“D”は回路32から出力さ
れるべき遷移電圧VXを含んでいる。ランジスタ
1のドレイン“D”と増幅器34の“−”入力との間に
フィードバック回路が結合されている。このフィードバ
ック回路は第2の抵抗器RF2と直列の第1の抵抗器R
F1を含んでおり、第2の抵抗器RF2の他の端子は接
地されている。フィードバック接続部33は、抵抗器R
F1及びRF2の共通端子を差動増幅器34の負入力に
接続させる。抵抗器RF1のための典型的な抵抗器の値
は60キロオームであり、抵抗器RF2は120キロオ
ームである。これらの値によって、一つの可能な遷移電
圧VX は約2.8ボルトである。抵抗器RF1及びRF
2は同じ温度依存性を有しているので、遷移電圧VX
基準電圧VREF と同じ温度依存性を有する。

【0022】レギュレータ24は好ましくは、差動増幅
器42の第1の“+”端子で基準電圧VREF を第1の入
力として受け取る定電流で温度補償された電圧レベルシ
フト回路40を含んでいる。差動増幅器42の出力はN
FET QN1のゲート“G”に接続されており、この
NFET QN1は、増幅器42の第2の“−”入力に
接続されたソース“S”を有している。NFET QN
1のソース“S”抵抗器R1Lを介して接地されてい
る。この差動増幅器の構成はトランジスタQN1のソー
ス即ちノードAにおける電圧がジェネレータ30から出
力される基準電圧VREF (例:1.2ボルト)と同一で
あることを確実とする。

【0023】電圧レベルシフト回路40では、NFET
QN1のドレイン“D”は二つの同一のPFET Q
P2及びQP3のゲート“G”に接続されており、これ
らのQP2及びQP3の各ソースは電源電圧VDDに接続
されている。PFET QP2のドレイン“D”はNF
ET QN1のドレイン“D”に接続されており、さら
に示されているようにPFET QP2及びQP3のゲ
ート“G”にも接続されている。PFET QP3のド
レイン“D”は、二つの直列接続された抵抗器R1R及
びR12の一つの端子に接続されており、その反対側の
端子は、フィードバックループ25(破線で示されてい
る)を介してジェネレータ20(図1)から出力される
未シフトブースト電圧VBST を受け取るように接続され
ている。PFET QP2とQP3が同一であるので、
同一の電流が抵抗器R1L、及び直列接続されたR1R
及びR12を介して流れる。R1LとR1Rは好ましく
は同値を有する(例:R1L=R1R=60キロオー
ム、一方R12=85キロオーム)。この構成によっ
て、抵抗器R1R及びR12はVREF ・(1+R12/
R1L)だけブースト電圧VBST を正方向でシフトさせ
る。これによりノードBの電圧即ちPFET QP3の
ドレイン“D”、の電圧は、VBST +VREF (1+R1
2/R1L)である。レベルシフト電圧は基準電圧V
REF からの抵抗器比率によって発生し、かつ基準電圧と
同じ温度依存性を有している。

【0024】ノードBの電圧はPFET QP4のゲー
ト“G”に印加されており、PFET QP4は電源電
圧VDDに接続されているソース“S”とNウェルを有し
ている。PFET QP4のドレイン“D”は在来のラ
ッチングコンパレータ44の第1の入力に接続されてい
る。ノードAの基準電圧VREF はPFET QP5のゲ
ート“G”へ入力され、PFET QP5はそのソース
“S”に接続されたNウェルも有している。この場合、
ソース“S”は遷移電圧VX を受け取り、PFET Q
P5のドレイン“D”はラッチングコンパレータ44の
第2の入力に接続されている。PFET QP4を流れ
る電流はノードBと電源電圧VDDとの間の電圧差によっ
て決定されるが、PFET QP5を流れる電流はノー
ドA(V REF )の電圧と遷移電圧VX の間の電圧の差に
よって決定される。ラッチングコンパレータはPFET
QP4及びQP5それぞれを流れる電流を比較(即ち
等化)するので、式(2)の等式が以下に存在する。

【0025】

【数1】

【0026】式(2)を再整理すると式(3)が作られ
る。

【0027】

【数2】

【0028】式(3)はさらに式(4)のように書き直
すことができる。 VBST =−VBASE+VDD−VX (4) この場合、VBASE=VREF (R12/R1L)である。
BASEは抵抗器12とR1Lとの比率を変えることによ
って変化し得ることに留意されたい。VBST をレベルシ
フトしないことは可能であるが、レベルシフトによっ
て、良好なパフォーマンスが得られると信じられてい
る。交差結合バッファ46を通過した後のラッチングコ
ンパレータ44の出力は、ジェネレータ22(図1)に
送られる電荷ポンプ制御信号としてレギュレータ回路2
4から出力される。

【0029】上記から、ポンプレギュレータ24は、電
源電圧VDDと電荷貯蔵器電圧VBST との電圧差が、電
源、温度及び/又は他のプロセスの変化にかかわらず、
ほぼ一定に保持されるように電荷貯蔵器電圧が電源電圧
DDをトラッキングすることお許容するのが観察され
る。さらに、図示されている好ましい実施例において、
ベース電圧VBASEは遷移ポイントで定義され、ブースト
電圧はこのポイントより下で電源電圧VDDにかかわらず
一定に保持される。

【0030】上記に示されているように、バンドギャッ
プ基準ジェネレータに関する一つの新たな実施例が図4
に示されている。この回路は、全てではなくとも大部分
の従来のバンドギャップ基準ジェネレータよりも広い電
圧動作範囲が得られるので、図3のレギュレータによっ
て使用されるのが好ましい。動作ウィンドウは、そこで
使用されるトランジスタのしきい値電圧の値によって本
質的に拡大される。例えば、典型的な基準ジェネレータ
のアプリケーションにおいて、電源電圧VDDは3ボルト
で定格化されてもよい。多数の従来の技術における装置
においては、2.5ボルトまでの電圧の変化は基準回路
を動作不能にするであろう。しかしながら、図4に示さ
れているジェネレータ50のごときバンドギャップ基準
ジェネレータによって、回路の動作の範囲は、約0.7
ボルトだけ広がり、これにより動作ウィンドウを20%
又はそれ以上大きくさせる。

【0031】しかしながら、本文に記述されているアプ
リケーションはバンドギャップ基準ジェネレータに関す
る多数の可能な使用法のうちの一つに過ぎない。例え
ば、殆ど全てのCMOSチップはオンチップ電圧レギュ
レータの一部として基準ジェネレータを必要とする。オ
ンチップジェネレータがより広い動作範囲(即ち、温
度、電源及びプロセス変化等の条件のもとで)をより正
確に超えることにより、より良好な回路が得られる。電
流ソースをPFET QP13及びQP14並びにNF
ET QN13に対して分離させることによって、ジェ
ネレータ50によりパフォーマンスが向上される。これ
らのトランジスタを分離したブランチに接続することに
より、全体的により広範な電源電圧VDD変化動作範囲が
提供される。

【0032】図4では特に、電源電圧VDDは、四つのP
FET、即ち、QP11、QP12、QP13及びQP
14の各ソース“S”に接続されている。これらのPF
ETの各々のゲート“G”はNFET QN11のドレ
イン“D”に接続されており、NFET QN11は、
電源電圧VDDによってゲート“G”に電圧が印加され、
かつアース接続されたソース“S”を有している。PF
ET QP11は、NFET QN11のドレイン
“D”へ接続されている。PFET QP11はNFE
T QN11のドレイン“D”へ接続されているドレイ
ン“D”も有している。トランジスタQP11はソース
“S”に接続されたNウェルをさらに有するとともに、
図示されているようにこのソース“S”は電源電圧VDD
に接続されている。この構成は、本質的に、トランジス
タのゲートとドレインが共に接続されている状態のダイ
オード形態である。NFET QN11とともに、トラ
ンジスタQP11は電流ソースの一つのラグ(遅れ)を
形成する(即ち、電源電圧VDDから接地まで一つのDC
電流パスを提供する)。ノードCにおける電圧はPFE
T QP11のしきい値電圧よりも少し高い。好ましく
はトランジスタQN11はトランジスタQP11に比べ
て非常に小さい。これによってこれらのトランジスタを
介して流れる等量の電流によって、トランジスタQP1
1は部分的にだけオンされるが、トランジスタQN11
は完全にオンされる。QP11及びQN11のトランジ
スタの典型的な幅及び長さのゲート比率はそれぞれ10
0/2及び5/100である。

【0033】示されているように、ノードCにおける電
圧はPFET QP12にも印加される。このトランジ
スタはNFET QN12のドレイン“D”に接続され
るドレイン“D”を有しており、NFET QN12は
そのドレインにおけるいかなる電圧もそのゲート“G”
(即ち、ノードE)に印加されるようにダイオード形態
で接続されている。トランジスタQN12のソース
“S”は接地されている。同時に、トランジスタQP1
2及びQN12は、トランジスタQP11及びQN11
によって定義された回路パスと同じ量の電流を流す他の
電流パスを定義する。さらに、トランジスタQP12を
介する電流がトランジスタQN12を少しだけオンする
ようにこれらのトランジスタの大きさが決められる。こ
の電流パス内の電流は電源電圧VDDとノードCとの間の
電圧によって定義され、これによってこの電流パスがコ
ピーされ、かつ電源電圧VDDから接地までこのラグによ
って、この電流パスがそこを流れる同じ電流を有するこ
とを余儀なくさせる。ゲート“G”とトランジスタQN
12を介する接地との間の電圧は、NFET QN13
のゲート“G”にコピーされ、NFET QN13は接
地されているそのソース“S”も有する。この接続は、
トランジスタQP14とトランジスタQPPPOLYを
介する電源電圧VDDからの電流ラグは他の電流ラグと同
量の電流を有することを確実とする。このラグにおい
て、NFET QN13のドレイン“D”はQPPPO
LY(大量にドープされたP形ポリシリコンPMOSト
ランジスタ)のドレイン“D”に接続されており、かつ
そのゲート“G”にも接続されている。ジェネレータ5
0の出力、即ち、基準電圧VREF はQPPPOLYのゲ
ート“G”で取られる。トランジスタQPPPOLYの
Nウェルはトランジスタのソース“S”に接続されてお
り、このソース“S”はトランジスタQP14のドレイ
ン“D”にも接続されている。ノードFにおける電圧
は、トランジスタQPNPOLY(大量にドープされた
N形ポリシリコンPMOSトランジスタ)のドレイン
“D”とNウェルにも印加されており、このトランジス
タQPNPOLYはアース接続されたそのゲート“G”
及びソース“S”を有している。PFET QP13の
ドレイン“D”はノードFにも接続されている。

【0034】基準電圧は、PMOSデバイスのしきい値
電圧をP+POLY及びN+POLYと比較することに
よって引き出され、これは今日のCMOS技術に容易に
利用することが可能である。シリコンバンドギャップの
温度依存は約−4.73×10-4/℃であり、基準電圧
REF は25℃〜85℃では50mV未満変化する。最初
に記述した電圧レギュレータの実施例において、バンド
ギャップ基準電圧VRE F はベース電圧VBASEを含み遷移
電圧VX と一定レベルシフト電圧とを発生するのに有利
に使用される。

【0035】最悪ケースのメモリアレイの応答時間に悪
影響を及ぼすことなく、ワード線ドライバとその関連す
る回路の薄い酸化物にかかる電界を緩和することができ
る。

【図面の簡単な説明】

【図1】従来のDRAM構造体の部分的ブロック図であ
る。

【図2】ブースト電圧VBST 対電源電圧VDDの特性のグ
ラフ図である。

【図3】本発明のレギュレータの一つの実施例の簡略図
である。

【図4】図2の基準電圧ジェネレータの一つの実施例の
詳細図である。

【符号の説明】

24 レギュレータ 30 ジェネレータ 32 回路 33 フィードバック接続 34 差動増幅器 40 電圧レベルシフト回路 42 差動増幅器 44 ラッチングコンパレータ 46 交差結合バッファ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン ジョン シン アメリカ合衆国10541、ニューヨーク州 マホパック、ウイリアムズバーグ ドラ イヴ 303 (72)発明者 ウェイ ワン アメリカ合衆国10504、ニューヨーク州 アーモンク、ロング ポンド ロード 3 (56)参考文献 特開 平3−37892(JP,A) 特開 平2−168494(JP,A) 特開 平5−62457(JP,A)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1の電圧入力に電源電圧を受け取り、
    第2の電圧入力にオンチップ発生電圧を受け取り、前記
    電源電圧と前記オンチップ発生電圧とを選択的に切り換
    えてメモリアレイのワード線に供給することによりワー
    ド線を選択的に駆動するワード線ドライバに、前記オン
    チップ発生電圧を供給する回路において、 前記電源電圧が所定の電圧範囲内で変化するとき、前記
    電源電圧の変動にかかわらず、前記電源電圧と前記オン
    チップ発生電圧との電圧差がほぼ一定になるように前記
    オンチップ発生電圧を制御可能に発生する手段と、 前記発生されたオンチップ発生電圧を前記第2の電圧入
    力に供給するための手段とを含む電圧供給回路。
  2. 【請求項2】 前記オンチップ発生電圧がオンチップ発
    生ブースト電圧である請求項1に記載の電圧供給回路。
  3. 【請求項3】 前記発生手段が、前記第2の電圧入力に
    供給される前記オンチップ発生ブースト電圧を与える電
    荷を貯蔵する電荷貯蔵器と、前記電荷貯蔵器に接続さ
    れ、前記電荷貯蔵器を充電及び放電させるように作動す
    る電荷ポンプジェネレータと、前記電源電圧の変動にか
    かわらず、前記電源電圧と前記オンチップ発生ブースト
    電圧との電圧差がほぼ一定になるように前記電荷ポンプ
    ジェネレータを調整する手段とを含む請求項2に記載の
    電圧供給回路。
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