CN102034528B - 自我提供输入参考电压的系统封装集成电路 - Google Patents
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Abstract
本发明有关于一种自我提供输入参考电压的系统封装集成电路，其包含一逻辑芯片产生多个输出信号；一内存芯片包含多个输入电路用以接受该多个输出信号，该内存芯片还包含一电压产生器，该电压产生器依据一电平电压产生一输入参考电压，该内存芯片与DDR标准兼容且该多个输入电路与SSTL_2标准兼容；其中该内存芯片的每一输入电路包含一比较器，该比较器包含一第一输入端与一第二输入端，该第一输入端接收该多个输出信号中一输出信号，且该第二输入端接收该内存芯片中该电压产生器产生的该输入参考电压。
Description
技术领域
本发明有关一种系统封装集成电路，更明确地说，有关一种自我提供输入参考电压的系统封装集成电路。
背景技术
随着集成电路制程的发展一日千里，内存的容量与操作速度也突飞猛进，各种内存规格也陆续推陈出新。而二倍速数据(Double Data Rate，DDR)存取规格是一般耳熟能详的规格，在此本文引用有关DDR的规格(例如由JEDEC协会制定JESD79系列的DDR规格)当成本发明说明的一部份。于DDR规格中，曾说明所有DDR的输入与JEDEC协会所制定的另一SSTL_2规格标准兼容，在此本说明书亦引用有关SSTL_2规格当成本发明说明的一部份。
SSTL_2规格主要规范数字集成电路的2.5V电压接口标准，如图1所示，图1是SSTL_2规格的一种范例，其中第一数字集成电路10的输出缓冲器110产生输出信号Vout，而第二数字集成电路20的输入电路210接收此Vout信号并依据一输入参考电压VREF产生一输入信号供第二数字集成电路20使用。为使Vout信号传输过程保持较好的信号波形，于连接第一数字集成电路10与第二数字集成电路20的传导线会有一25欧姆的串行电阻RS与一50欧姆的终端电阻RT相连接，且终端电阻RT另一端与一终端电压VTT相连接。此输入电路210一般是一比较器，其一输入端接收输入参考电压VREF，而另一端接收由第一数字集成电路10产生的Vout信号。为使第一数字集成电路10与第二数字集成电路20两者所使用的输入参考电压相同，一般输入电路210所需的输入参考电压VREF由第一数字集成电路10直接产生此输入参考电压VREF供输入电路210使用。
于实际应用中，许多DDR内存芯片常常会以系统封装方式(System InPackage，SIP)与另一逻辑电路芯片同时封装于一封装体中，例如图2(a)与图2(b)所示，其中图2(a)是一种堆叠封装方式，将DDR内存芯片310至放于逻辑电路芯片320之上，再将此堆叠后的芯片组置放于承载基板330上，然后利用打线方式(wire bonding)将相关的DDR内存芯片310的输出入接脚、逻辑电路芯片320的输出入接脚与承载基板330对外接脚进行连接。而图2(b)是另一种系统封装方式，将DDR内存芯片310与逻辑电路芯片320分别放置于承载基板330上，再利用打线方式(wire bonding)将相关的DDR内存芯片310的输出入接脚、逻辑电路芯片320的输出入接脚与承载基板330对外接脚进行连接。然而此种系统封装的集成电路会发生一些问题，例如，有时因为选用的逻辑电路芯片320本身无法提供输入参考电压VREF供DDR内存芯片310使用；也有时会因为逻辑电路芯片320提供输入参考电压VREF的输出接脚与DDR内存芯片310中输入参考电压VREF的输入接脚不是位于同一侧边，导致打线连接产生困难。
是以，本发明提供一种自我提供输入参考电压的系统封装集成电路，其包含一逻辑芯片与一内存芯片，其中内存芯片与DDR标准兼容，但是内存芯片可自行产生输入参考电压供内存芯片的多个输入电路使用，而非由逻辑芯片产生输入参考电压供内存芯片的多个输入电路使用，以解决现有技术的缺陷。
发明内容
本发明另提供一种自我提供输入参考电压的系统封装集成电路，其包含一逻辑芯片用以产生多个输出信号；一内存芯片包含多个输入电路用以接受该多个输出信号，该内存芯片还包含一电压产生器，该电压产生器依据一外部电平电压产生一输入参考电压，该内存芯片与DDR标准兼容且该多个输入电路与SSTL_2标准兼容；其中该内存芯片的每一输入电路包含一比较器，该比较器包含一第一输入端与一第二输入端，该第一输入端接收该多个输出信号中一输出信号，且该第二输入端接收该内存芯片中该电压产生器产生的该输入参考电压。如此一来，内存芯片的比较器不需利用逻辑芯片所产生的输入参考电压，而直接利用内存芯片所产生的输入参考电压，故可以减少系统封装时额外的打线连接(wire bonding)而增加封装的弹性。
所述的系统封装集成电路，其中，该内存芯片的该多个输入电路与SSTL_2标准兼容。
所述的系统封装集成电路，其中，该逻辑芯片的该多个输出接脚与该内存芯片的该多个输入电路用多个导线直接连接。
所述的系统封装集成电路，其中，该多个导线中每一导线没有连接一终端电阻。
所述的系统封装集成电路，其中，该外部电平电压约为该输入参考电压的2倍。
所述的系统封装集成电路，其中，该外部电平电压由该逻辑芯片提供给该内存芯片的该电压产生器。
所述的系统封装集成电路，其中，该比较器产生该输入信号的一第一电平约为2.5V。
所述的系统封装集成电路，其中，该比较器产生的该输入信号是一数据输入信号供该内存芯片储存。
所述的系统封装集成电路，其中，该内存芯片位于该逻辑芯片之上，该集成电路还包含一封胶体包覆该内存芯片与该逻辑芯片。
所述的系统封装集成电路，其中，该内存芯片与该逻辑芯片个别置放于一承载基板上，该集成电路还包含一封胶体包覆该内存芯片、该逻辑芯片与该承载基板。
本发明又提供一种自我提供输入参考电压的系统封装集成电路，其包含一逻辑芯片用以产生多个输出信号；一内存芯片包含多个输入电路用以接受该多个输出信号，该内存芯片还包含一电压产生器，该电压产生器依据一外部电平电压产生一输入参考电压，该内存芯片与DDR标准兼容；其中该内存芯片的每一输入电路包含一比较器，该比较器包含一第一输入端与一第二输入端，该第一输入端接收该多个输出信号中一输出信号，且该第二输入端接收该内存芯片中该电压产生器产生的该输入参考电压；逻辑芯片的多个输出接脚与内存芯片的多个输入电路是用多个导线直接连接，其中每一导线不需连接一终端电阻(terminated resistor)，故可以减少封装的材料与成本。
附图说明
图1为说明SSTL_2规格的一种范例示意图；
图2(a)为说明一种系统封装的集成电路示意图；
图2(b)为说明另一种系统封装的集成电路示意图；
图3为说明本发明自我提供输入参考电压系统封装集成电路的实施例。
其中，附图标记：
10 第一数字集成电路
110 输出缓冲器
20 第二数字集成电路
210 输入电路
310 内存芯片
311 多个输入电路
312 比较器
313 第一输入端
314 第二输入端
315 电压产生器
316 电平电压输入接脚
320 逻辑芯片
321 多个输出接脚
322 电平电压输出接脚
330 承载基板
具体实施方式
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
请参考图3，图3是本发明自我提供输入参考电压的系统封装集成电路实施例。此系统封装集成电路包含内存芯片310与逻辑芯片320。内存芯片310包含多个输入电路311而每一个输入电路是一个比较器312，比较器312包含第一输入端313与第二输入端314。内存芯片310还包含电压产生器315，电压产生器315依据外部电平电压VDD产生输入参考电压VREF给每一比较器312的第二输入端314。
逻辑芯片320包含多个输出接脚321以产生多个输出信号。此多个输出信号则传送至内存芯片310中多个输入电路311，例如每一比较器312的第一输入端313接收一个输出信号。逻辑芯片320还可包含电平电压输出接脚322，用以将逻辑芯片320的一外部电平电压VDD提供给内存芯片310的电平电压输入接脚316，而使电压产生器315依据此外部电平电压VDD产生输入参考电压VREF给每一比较器312的第二输入端314。于本实施例中，输入参考电压VREF约等于二分之一的VDD。而逻辑芯片320本身所需的电压可由一外部Vsupply提供。
于此实施例中内存芯片310与DDR标准兼容，且内存芯片310的多个输入电路311与SSTL_2标准兼容。比较器312产生输入信号的高电平约为2.5V，低电平约为0V。每一比较器312的第一输入端313接收由逻辑芯片320产生的一个输出信号，而每一比较器312的第二输入端314所需的输入参考电压VREF由内存芯片310自我产生，也就是由内存芯片310的电压产生器315提供而非从逻辑芯片320所提供。如此一来，内存芯片的比较器不需利用逻辑芯片所产生的输入参考电压，而是直接利用内存芯片所产生的输入参考电压VREF，故可以减少系统封装时额外的打线连接而增加封装的弹性。比较器312则依据输入参考电压VREF与逻辑芯片320产生的一个输出信号产生输入信号。此输入信号为一数据输入信号(有别于控制输入信号或地址输入信号)供内存芯片310储存之用。
此外，于一实施例中，逻辑芯片320的多个输出接脚321与内存芯片310的多个输入电路311是用打线方式以多个导线直接连接，且每一导线没有如图1中所示连接串行电阻RS与终端电阻RT。因为于系统封装中逻辑芯片320与内存芯片310两者之间距离很近，即使每一导线没有连接串行电阻RS与终端电阻RT，逻辑芯片320产生的输出信号波形也不致于产生太大的形变，故可以减少封装的材料与成本。
本发明的系统封装集成电路，可以依据图2(a)的封装方式，将DDR内存芯片310至放于逻辑电路芯片320之上，再将此堆叠后的芯片组置放于承载基板(未显示于图3)上，然后参酌上述实施例将相关的DDR内存芯片310的输出入接脚、逻辑电路芯片320的输出入接脚与承载基板330对外接脚进行连接，最后再以封胶体包覆内存芯片、逻辑芯片与承载基板。本发明的系统封装集成电路亦可以依据图2(b)，将DDR内存芯片310与逻辑电路芯片320分别放置于承载基板上，再参酌上述实施例将相关的DDR内存芯片310的输出入接脚、逻辑电路芯片320的输出入接脚与承载基板330对外接脚进行连接，最后再以封胶体包覆内存芯片、逻辑芯片与承载基板。当然，除利用打线连接外，本发明亦可以利用覆晶方式进行相关的DDR内存芯片310的输出入接脚、逻辑电路芯片320的输出入接脚与承载基板330对外接脚的连接。
综上所述，本发明的自我提供输入参考电压系统封装集成电路，其中内存芯片与DDR标准兼容，但是内存芯片自行产生输入参考电压供内存芯片的多个输入电路使用，而非由逻辑芯片产生输入参考电压供内存芯片的多个输入电路使用。如此不致因为选用的逻辑芯片无法提供输入参考电压VREF供DDR内存芯片使用而产生困难；也不至于因为逻辑芯片提供输入参考电压VREF的输出接脚与DDR内存芯片中输入参考电压VREF的输入接脚不是位于同一侧边，导致打线连接产生困难。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (8)
1.一种自我提供输入参考电压的系统封装集成电路，其特征在于，包含：
一逻辑芯片，包含多个输出接脚以产生多个输出信号；以及
一内存芯片，包含多个输入电路用以接受该逻辑芯片产生的该多个输出信号，该内存芯片还包含一电压产生器，该电压产生器依据一外部电平电压产生一输入参考电压；
其中该内存芯片的每一输入电路包含一比较器，该比较器包含一第一输入端与一第二输入端，该第一输入端接收该多个输出信号中一输出信号，且该第二输入端接收该内存芯片中该电压产生器产生的该输入参考电压，该比较器依据该输出信号与该输入参考电压产生一输入信号供该内存芯片使用；其中该内存芯片与DDR标准兼容；
该外部电平电压为该输入参考电压的2倍，该外部电平电压由该逻辑芯片提供给该内存芯片的该电压产生器。
2.根据权利要求1所述的系统封装集成电路，其特征在于，该内存芯片的该多个输入电路与SSTL_2标准兼容。
3.根据权利要求1所述的系统封装集成电路，其特征在于，该逻辑芯片的该多个输出接脚与该内存芯片的该多个输入电路用多个导线直接连接。
4.根据权利要求3所述的系统封装集成电路，其特征在于，该多个导线中每一导线没有连接一终端电阻。
5.根据权利要求1所述的系统封装集成电路，其特征在于，该比较器产生该输入信号的一第一电平为2.5V。
6.根据权利要求5所述的系统封装集成电路，其特征在于，该比较器产生的该输入信号是一数据输入信号供该内存芯片储存。
7.根据权利要求1所述的系统封装集成电路，其特征在于，该内存芯片位于该逻辑芯片之上，该集成电路还包含一封胶体包覆该内存芯片与该逻辑芯片。
8.根据权利要求1所述的系统封装集成电路，其特征在于，该内存芯片与该逻辑芯片个别置放于一承载基板上，该集成电路还包含一封胶体包覆该内存芯片、该逻辑芯片与该承载基板。
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