TWI428926B - 自我提供輸入參考電壓之系統構裝積體電路 - Google Patents

自我提供輸入參考電壓之系統構裝積體電路 Download PDF

Info

Publication number
TWI428926B
TWI428926B TW098134322A TW98134322A TWI428926B TW I428926 B TWI428926 B TW I428926B TW 098134322 A TW098134322 A TW 098134322A TW 98134322 A TW98134322 A TW 98134322A TW I428926 B TWI428926 B TW I428926B
Authority
TW
Taiwan
Prior art keywords
input
memory chip
chip
reference voltage
logic
Prior art date
Application number
TW098134322A
Other languages
English (en)
Other versions
TW201113901A (en
Inventor
Shih Hsing Wang
Der Min Yuan
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Priority to TW098134322A priority Critical patent/TWI428926B/zh
Priority to US12/892,934 priority patent/US8125838B2/en
Publication of TW201113901A publication Critical patent/TW201113901A/zh
Application granted granted Critical
Publication of TWI428926B publication Critical patent/TWI428926B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Description

自我提供輸入參考電壓之系統構裝積體電路
本發明係有關一種系統構裝積體電路，更明確地說，係有關一種自我提供輸入參考電壓之系統構裝積體電路。
隨著積體電路製程之發展一日千里，記憶體之容量與操作速度也突飛猛進，各種記憶體規格也陸續推陳出新。而二倍速資料(Double Data Rate,DDR)存取規格是一般耳熟能詳之規格，在此本文引用有關DDR之規格(例如由JEDEC協會制定JESD79系列之DDR規格)當成本發明說明之一部份。於DDR規格中，曾說明所有DDR之輸入係與JEDEC協會所制定之另一SSTL_2規格標準相容，在此本說明書亦引用有關SSTL_2規格當成本發明說明之一部份。
SSTL_2規格主要規範數位積體電路之2.5V電壓介面標準，如第一圖所示，第一圖係SSTL_2規格之一種範例，其中第一數位積體電路10之輸出緩衝器110產生輸出訊號Vout，而第二數位積體電路20之輸入電路210接收此Vout訊號並依據一輸入參考電壓VREF產生一輸入訊號供第二數位積體電路20使用。為使Vout訊號傳輸過程保持較好之訊號波形，於連接第一數位積體電路10與第二數位積體電路20之傳導線會有一25歐姆之串列電阻RS與一50歐姆之終端電阻RT相連接，且終端電阻RT另一端與一終端電壓VTT相連接。此輸入電路210一般係一比較器，其一輸入端接收輸入參考電壓VREF，而另一端接收由第一數位積體電路10產生之Vout訊號。為使第一數位積體電路10與第二數位積體電路20兩者所使用之輸入參考電壓相同，一般輸入電路210所需之輸入參考電壓VREF係由第一數位積體電路10直接產生此輸入參考電壓VREF供輸入電路210使用。
於實際應用中，許多DDR記憶體晶片常常會以系統構裝方式(System In Package,SIP)與另一邏輯電路晶片同時封裝於一構裝體中，例如第二圖(a)與第二圖(b)所示，其中第二圖(a)係一種堆疊封裝方式，將DDR記憶體晶片310至放於邏輯電路晶片320之上，再將此堆疊後之晶片組置放於承載基板330上，然後利用打線方式(wire bonding)將相關之DDR記憶體晶片310之輸出入接腳、邏輯電路晶片320之輸出入接腳與承載基板330對外接腳進行連接。而第二圖(b)是另一種系統構裝方式，將DDR記憶體晶片310與邏輯電路晶片320分別放置於承載基板330上，再利用打線方式(wire bonding)將相關之DDR記憶體晶片310之輸出入接腳、邏輯電路晶片320之輸出入接腳與承載基板330對外接腳進行連接。然而此種系統構裝之積體電路會發生一些問題，例如，有時因為選用之邏輯電路晶片320本身無法提供輸入參考電壓VREF供DDR記憶體晶片310使用；也有時會因為邏輯電路晶片320提供輸入參考電壓VREF之輸出接腳與DDR記憶體晶片310中輸入參考電壓VREF之輸入接腳不是位於同一側邊，導致打線連接產生困難。
是以，本發明提供一種自我提供輸入參考電壓之系統構裝積體電路，其包含一邏輯晶片與一記憶體晶片，其中記憶體晶片係與DDR標準相容，但是記憶體晶片可自行產生輸入參考電壓供記憶體晶片之複數個輸入電路使用，而非由邏輯晶片產生輸入參考電壓供記憶體晶片之複數個輸入電路使用，以解決先前技術之缺失。
本發明另提供一種自我提供輸入參考電壓之系統構裝積體電路，其包含一邏輯晶片產生複數個輸出訊號；一記憶體晶片包含複數個輸入電路用以接受該複數個輸出訊號，該記憶體晶片更包含一電壓產生器，該電壓產生器依據一外部位準電壓產生一輸入參考電壓，該記憶體晶片係與DDR標準相容且該複數個輸入電路係與SSTL_2標準相容；其中該記憶體晶片之每一輸入電路包含一比較器，該比較器包含一第一輸入端與一第二輸入端，該第一輸入端接收該複數個輸出訊號中一輸出訊號，且該第二輸入端接收該記憶體晶片中該電壓產生器產生之該輸入參考電壓。如此一來，記憶體晶片之比較器不需利用邏輯晶片所產生之輸入參考電壓，而係直接利用記憶體晶片所產生之輸入參考電壓，故可以減少系統構裝時額外之打線連接(wire bonding)而增加封裝之彈性。
本發明又提供一種自我提供輸入參考電壓之系統構裝積體電路，其包含一邏輯晶片產生複數個輸出訊號；一記憶體晶片包含複數個輸入電路用以接受該複數個輸出訊號，該記憶體晶片更包含一電壓產生器，該電壓產生器依據一外部位準電壓產生一輸入參考電壓，該記憶體晶片係與DDR標準相容；其中該記憶體晶片之每一輸入電路包含一比較器，該比較器包含一第一輸入端與一第二輸入端，該第一輸入端接收該複數個輸出訊號中一輸出訊號，且該第二輸入端接收該記憶體晶片中該電壓產生器產生之該輸入參考電壓；邏輯晶片之複數個輸出接腳與記憶體晶片之複數個輸入電路係用複數個導線直接連接，其中每一導線不需連接一終端電阻(terminated resistor)，故可以減少封裝之材料與成本。
請參考第三圖，第三圖係本發明自我提供輸入參考電壓之系統構裝積體電路實施例。此系統構裝積體電路包含記憶體晶片310與邏輯晶片320。記憶體晶片310包含複數個輸入電路311而每一個輸入電路係一個比較器312，比較器312包含第一輸入端313與第二輸入端314。記憶體晶片310更包含電壓產生器315，電壓產生器315依據外部位準電壓VDD產生輸入參考電壓VREF給每一比較器312之第二輸入端314。
邏輯晶片320包含複數個輸出接腳321以產生複數個輸出訊號。此複數個輸出訊號則傳送至記憶體晶片310中複數個輸入電路311，例如每一比較器312之第一輸入端313接收一個輸出訊號。邏輯晶片320更可包含位準電壓輸出接腳322，用以將邏輯晶片320之一外部位準電壓VDD提供給記憶體晶片310之位準電壓輸入接腳316，而使電壓產生器315依據此外部位準電壓VDD產生輸入參考電壓VREF給每一比較器312之第二輸入端314。於本實施例中，輸入參考電壓VREF約等於二分之一的VDD。而邏輯晶片320本身所需之電壓可由一外部Vsupply提供。
於此實施例中記憶體晶片310係與DDR標準相容，且記憶體晶片310之複數個輸入電路311係與SSTL_2標準相容。比較器312產生輸入訊號之高位準約為2.5V，低位準約為0V。每一比較器312之第一輸入端313接收由邏輯晶片320產生之一個輸出訊號，而每一比較器312之第二輸入端314所需之輸入參考電壓VREF係由記憶體晶片310自我產生，也就是由記憶體晶片310之電壓產生器315提供而非從邏輯晶片320所提供。如此一來，記憶體晶片之比較器不需利用邏輯晶片所產生之輸入參考電壓，而係直接利用記憶體晶片所產生之輸入參考電壓VREF，故可以減少系統構裝時額外之打線連接而增加封裝之彈性。比較器312則依據輸入參考電壓VREF與邏輯晶片320產生之一個輸出訊號產生輸入訊號。此輸入訊號為一資料輸入訊號(有別於控制輸入訊號或位址輸入訊號)供記憶體晶片310儲存之用。
此外，於一實施例中，邏輯晶片320之複數個輸出接腳321與記憶體晶片310之複數個輸入電路311係用打線方式以複數個導線直接連接，且每一導線沒有如第一圖中所示連接串列電阻RS與終端電阻RT。因為於系統構裝中邏輯晶片320與記憶體晶片310兩者之間距離很近，即使每一導線沒有連接串列電阻RS與終端電阻RT，邏輯晶片320產生之輸出訊號波形也不致於產生太大之形變，故可以減少封裝之材料與成本。
本發明之系統構裝積體電路，可以依據第二圖(a)之封裝方式，將DDR記憶體晶片310至放於邏輯電路晶片320之上，再將此堆疊後之晶片組置放於承載基板(未顯示於第三圖)上，然後參酌上述實施例將相關之DDR記憶體晶片310之輸出入接腳、邏輯電路晶片320之輸出入接腳與承載基板330對外接腳進行連接，最後再以封膠體包覆記憶體晶片、邏輯晶片與承載基板。本發明之系統構裝積體電路亦可以依據第二圖(b)，將DDR記憶體晶片310與邏輯電路晶片320分別放置於承載基板上，再參酌上述實施例將相關之DDR記憶體晶片310之輸出入接腳、邏輯電路晶片320之輸出入接腳與承載基板330對外接腳進行連接，最後再以封膠體包覆記憶體晶片、邏輯晶片與承載基板。當然，除利用打線連接外，本發明亦可以利用覆晶方式進行相關之DDR記憶體晶片310之輸出入接腳、邏輯電路晶片320之輸出入接腳與承載基板330對外接腳之連接。
綜上所述，本發明之自我提供輸入參考電壓系統構裝積體電路，其中記憶體晶片係與DDR標準相容，但是記憶體晶片係自行產生輸入參考電壓供記憶體晶片之複數個輸入電路使用，而非由邏輯晶片產生輸入參考電壓供記憶體晶片之複數個輸入電路使用。如此不致因為選用之邏輯晶片無法提供輸入參考電壓VREF供DDR記憶體晶片使用而產生困難；也不至於因為邏輯晶片提供輸入參考電壓VREF之輸出接腳與DDR記憶體晶片中輸入參考電壓VREF之輸入接腳不是位於同一側邊，導致打線連接產生困難。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．第一數位積體電路
110．．．輸出緩衝器
20．．．第二數位積體電路
210．．．輸入電路
310．．．記憶體晶片
311．．．複數個輸入電路
312．．．比較器
313‧‧‧第一輸入端
314‧‧‧第二輸入端
315‧‧‧電壓產生器
316‧‧‧位準電壓輸入接腳
320‧‧‧邏輯晶片
321‧‧‧複數個輸出接腳
322‧‧‧位準電壓輸出接腳
330‧‧‧承載基板
第一圖係為說明SSTL_2規格之一種範例示意圖。
第二圖(a)係為說明一種系統構裝之積體電路示意圖。
第二圖(b)係為說明另一種系統構裝之積體電路示意圖。
第三圖係為說明本發明自我提供輸入參考電壓系統構裝積體電路之實施例。
310．．．記憶體晶片
311．．．複數個輸入電路
312．．．比較器
313．．．第一輸入端
314．．．第二輸入端
315．．．電壓產生器
316．．．位準電壓輸入接腳
320．．．邏輯晶片
321．．．複數個輸出接腳
322．．．位準電壓輸出接腳

Claims (9)

  1. 一種自我提供輸入參考電壓之系統構裝積體電路，其包含：一邏輯晶片，該邏輯晶片包含複數個輸出接腳以產生複數個輸出訊號，該邏輯晶片接收一第一外部位準電壓；以及一記憶體晶片，該記憶體晶片包含複數個輸入電路用以接受該邏輯晶片產生之該複數個輸出訊號，該記憶體晶片更包含一電壓產生器，該電壓產生器依據從該邏輯晶片提供給該記憶體晶片之該電壓產生器之一第二外部位準電壓產生一輸入參考電壓，該第二外部位準電壓係相異於該第一外部位準電壓；其中該記憶體晶片之每一輸入電路包含一比較器，該比較器包含一第一輸入端與一第二輸入端，該第一輸入端接收該複數個輸出訊號中一輸出訊號，且該第二輸入端接收該記憶體晶片中該電壓產生器產生之該輸入參考電壓，該比較器依據該輸出訊號與該輸入參考電壓產生一輸入訊號供該記憶體晶片使用；其中該記憶體晶片係與DDR標準相容。
  2. 如請求項1所述之系統構裝積體電路，其中該記憶體晶片之該複數個輸入電路係與SSTL_2標準相容。
  3. 如請求項1所述之系統構裝積體電路，其中該邏輯晶片之該複數個輸出接腳與該記憶體晶片之該複數個輸入電路係用複數個導線直接連接。
  4. 如請求項3所述之系統構裝積體電路，其中該複數個導線中每一導線沒有連接一終端電阻。
  5. 如請求項1所述之系統構裝積體電路，其中該外部位準電壓約為該輸入參考電壓之2倍。
  6. 如請求項1所述之系統構裝積體電路，其中該比較器產生該輸入訊號之一第一位準約為2.5V。
  7. 如請求項6所述之系統構裝積體電路，其中該比較器產生之該輸入訊號係一資料輸入訊號供該記憶體晶片儲存。
  8. 如請求項1所述之系統構裝積體電路，其中該記憶體晶片位於該邏輯晶片之上方，該積體電路更包含一封膠體包覆該記憶體晶片與該邏輯晶片。
  9. 如請求項1所述之系統構裝積體電路，其中該記憶體晶片與該邏輯晶片個別置放於一承載基板上，該積體電路更包含一封膠體包覆該記憶體晶片、該邏輯晶片與該承載基板。
TW098134322A 2009-10-09 2009-10-09 自我提供輸入參考電壓之系統構裝積體電路 TWI428926B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW098134322A TWI428926B (zh) 2009-10-09 2009-10-09 自我提供輸入參考電壓之系統構裝積體電路
US12/892,934 US8125838B2 (en) 2009-10-09 2010-09-29 System in package integrated circuit with self-generating reference voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW098134322A TWI428926B (zh) 2009-10-09 2009-10-09 自我提供輸入參考電壓之系統構裝積體電路

Publications (2)

Publication Number Publication Date
TW201113901A TW201113901A (en) 2011-04-16
TWI428926B true TWI428926B (zh) 2014-03-01

Family

ID=43854738

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098134322A TWI428926B (zh) 2009-10-09 2009-10-09 自我提供輸入參考電壓之系統構裝積體電路

Country Status (2)

Country Link
US (1) US8125838B2 (zh)
TW (1) TWI428926B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972610B2 (en) * 2015-07-24 2018-05-15 Intel Corporation System-in-package logic and method to control an external packaged memory device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10331829B4 (de) * 2003-07-14 2009-04-16 Qimonda Ag Verfahren und Vorrichtung zur Erzeugung einer Referenzspannung

Also Published As

Publication number Publication date
US8125838B2 (en) 2012-02-28
TW201113901A (en) 2011-04-16
US20110085388A1 (en) 2011-04-14

Similar Documents

Publication Publication Date Title
US9947378B2 (en) Semiconductor memory device, a memory module including the same, and a memory system including the same
US9159380B2 (en) Bridge device architecture for connecting discrete memory devices to a system
TWI620198B (zh) 記憶系統、記憶體模組及其控制方法
US11347670B2 (en) System and interface circuit for driving data transmission line to termination voltage
US20150364177A1 (en) System including memories sharing calibration reference resistor and calibration method thereof
US20080112233A1 (en) On-die termination circuit for semiconductor memory devices
CN106407135B (zh) 电子装置
US11955200B2 (en) Dram interface mode with improved channel integrity and efficiency at high signaling rates
KR102605145B1 (ko) 복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치
JP2008310918A (ja) 半導体記憶装置
TWI428926B (zh) 自我提供輸入參考電壓之系統構裝積體電路
US10050017B2 (en) Semiconductor apparatus and semiconductor system including the same
US8305108B2 (en) Semiconductor integrated circuit having a chip-on-chip structure
US20210109873A1 (en) Memory
JP2017151967A (ja) メモリシステムの終端トポロジー及び関連するメモリモジュール及び制御方法
CN102034528B (zh) 自我提供输入参考电压的系统封装集成电路
US8912832B2 (en) Signal transmission/reception system
CN105280210B (zh) 半导体器件
WO2021146912A1 (zh) 通信接口与封装结构
CN108630668B (zh) 半导体装置
TWI494929B (zh) 快閃記憶體及其佈局方法
TW202314514A (zh) 記憶體系統
JP2006156814A (ja) マルチチップパッケージ半導体装置
CN116978415A (zh) 一种存储设备
KR20040095096A (ko) 메모리 시스템과 반도체 메모리 장치

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees