TW202314514A - 記憶體系統 - Google Patents

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Abstract

本發明提供一種可提高運作可靠性的記憶體系統。一實施方式的記憶體系統1包括第一封裝20A、第二封裝20B以及控制器10，所述第一封裝20A包含：第一記憶體晶片22a/22b/22c/22d，可儲存資料；及第一晶片21，含有基於作為儲存於第一記憶體晶片中的資料的讀出的控制訊號的第一訊號RE/REn，來控制片內終止（On Die Termination，ODT）動作的第一電路40/41，所述第二封裝20B包含：第二記憶體晶片22a/22b/22c/22d，可儲存資料；及第二晶片21，含有基於第一訊號來控制ODT動作的第二電路40/41，所述控制器10向第一晶片及第二晶片發送第一訊號。

Description

記憶體系統
本申請案享有以日本專利申請案2021-154493號（申請日：2021年9月22日）為基礎申請案的優先權。本申請案藉由參照該基礎申請案而包含基礎申請案的全部內容。
本發明的實施方式是有關於一種記憶體系統。
已知有一種記憶體系統，其包括非揮發性記憶體以及控制非揮發性記憶體的記憶體控制器。非揮發性記憶體包括一個以上的記憶體晶片。記憶體控制器與包含於非揮發性記憶體中的記憶體晶片經記憶體匯流排連接。已知有一種片內終止（On Die Termination，ODT）技術，其中，於非揮發性記憶體中，於連接於記憶體晶片的記憶體匯流排上設置終端電阻。ODT技術抑制記憶體匯流排中的訊號的反射。
本發明提供一種可提高運作可靠性的記憶體系統。
實施方式的記憶體系統包括第一封裝、第二封裝以及控制器，所述第一封裝包含：第一記憶體晶片，可儲存資料；及第一晶片，含有基於作為儲存於第一記憶體晶片中的資料的讀出的控制訊號的第一訊號，來控制片內終止（On Die Termination，ODT）動作的第一電路，所述第二封裝包含：第二記憶體晶片，可儲存資料；及第二晶片，含有基於第一訊號來控制ODT動作的第二電路，所述控制器向第一晶片及第二晶片發送第一訊號。
以下，參照圖式來說明實施方式。於進行該說明時，於所有圖中，對共同的部分標注共同的參照符號。
[1]第一實施方式 對第一實施方式的記憶體系統進行說明。
[1-1]結構 [1-1-1]記憶體系統的結構 使用圖1來說明本實施方式的記憶體系統的結構。圖1是本實施方式的記憶體系統的方塊圖。
記憶體系統1包括記憶體控制器10以及記憶體封裝（以下，簡稱為「封裝」）20A及記憶體封裝20B。記憶體系統1亦可更包括動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）或電源電路。記憶體系統1可連接於主機裝置2。記憶體系統1進行基於自主機裝置2接收到的請求訊號或自發的處理請求的處理。記憶體系統1例如為固態硬碟（solid state drive，SSD）、通用快閃存儲（Universal Flash Storage，UFS）裝置、通用串列匯流排（Universal Serial Bus，USB）記憶體、多媒體卡（Multi-Media Card，MMC）或安全數位（Secure Digital，SD） TM卡。主機裝置2例如為個人電腦、伺服器系統、行動裝置、車載裝置或數位相機。
記憶體控制器10經由主機匯流排而與主機裝置2連接。記憶體控制器10經由主機匯流排而自主機裝置2接收請求訊號。主機匯流排的類型依存於記憶體系統1中所適用的應用（application）。於記憶體系統1為SSD的情況下，作為主機匯流排，例如可使用串列小型電腦系統介面（Serial Attached Small Computer System Interface，SAS）、串列進階技術附接（Serial Advanced Technology Attachment，SATA）或可程式通信介面表達（Programmable Communications Interface Express，PCIe） TM標準的介面。於記憶體系統1為UFS裝置的情況下，作為主機匯流排，可使用M-PHY標準。於記憶體系統1為USB記憶體的情況下，作為主機匯流排，可使用USB。於記憶體系統1為MMC的情況下，作為主機匯流排，可使用嵌入式多媒體卡（Embedded Multi Media Card，eMMC）標準的介面。於記憶體系統1為SD TM卡的情況下，作為主機匯流排，可使用SD TM標準的介面。
記憶體控制器10經由記憶體匯流排而分別與封裝20A及封裝20B連接。記憶體控制器10基於自主機裝置2接收到的請求訊號或自發的處理請求，並經由記憶體匯流排來分別控制封裝20A及封裝20B。記憶體匯流排進行依據記憶體介面的訊號的收發。
封裝20A及封裝20B分別包含介面晶片（以下，稱為「I/F（Interface）晶片」）及多個記憶體晶片。關於I/F晶片及記憶體晶片的詳細情況，將於下文敘述。再者，記憶體系統1所包括的封裝的個數並不限定於2個。記憶體系統1可包括3個以上（例如4個）封裝。
[1-1-2]記憶體系統1的結構 使用圖2來說明本實施方式的記憶體系統1的結構。圖2是表示本實施方式的記憶體系統1的結構的一例的剖面圖。
記憶體系統1更包括印刷配線基板（印刷電路板（Printed Circuit Board，PCB））（以下，簡稱為印刷基板）30。印刷基板30例如包含矩形狀的第一面及第二面，具有長方體或板狀的形狀。以下，將印刷基板30的第一面及第二面的長邊方向設為X方向。將印刷基板30的第一面及第二面的短邊方向設為Y方向。將印刷基板30的第一面及第二面排列的方向設為Z方向。在Z方向上排列的兩個面中，將圖2的紙面的上側的面設為印刷基板30的第一面，將圖2的紙面的下側的面設為印刷基板30的第二面。
首先，對記憶體控制器10、封裝20A及封裝20B以及印刷基板30的結構進行說明。
記憶體控制器10包含積體電路（Integrated Circuit，IC）晶片11、多個接合構件12、基板（Substrate）13及樹脂17。以下，對基板13為球柵陣列（Ball Grid Array，BGA）的例子進行說明，但基板13亦可為針柵陣列（Pin Grid Array，PGA）或地柵陣列（Land Grid Array，LGA）。將基板13的與多個接合構件12接合的面表述為基板13的第一面。將基板13的與後述的多個球電極16接合的面表述為基板13的第二面。
記憶體控制器10例如為系統單晶片（System-on-a-Chip，SoC）。接合構件12及球電極16分別為導電體。球電極16的一例為焊料。
基板13包含芯構件14、多條配線15a、多條配線15b及多條配線15c。再者，為了簡化說明，圖2示出了一條配線15a、一條配線15b及一條配線15c。芯構件14為絕緣體。各配線15a～15c為導電體。於芯構件14的一部分設置有配線15a～配線15c。配線15a的一部分露出於基板13的第二面。配線15c的一部分露出於基板13的第一面。配線15b將配線15a與配線15c電性連接。
於基板13的第一面上設置有多個接合構件12。接合構件12將IC晶片11與基板13的配線15c電性連接。於基板13的第二面設置有配線15a。配線15a與印刷基板30經由多個球電極16而電性連接。即，接合構件12經由配線15a～配線15c而電性連接於球電極16。換言之，IC晶片11經由接合構件12、配線15a～配線15c及球電極16而電性連接於印刷基板30。
樹脂17例如為環氧樹脂。基板13的第一面、多個接合構件12及IC晶片11由樹脂17覆蓋。
封裝20A及封裝20B分別包含I/F晶片21、多個記憶體晶片22（22a～22d）、基板（Substrate）23、多條配線27及樹脂28。封裝20B具有與封裝20A相同的結構，因此以下對封裝20A進行說明。另外，以下，對基板23為BGA的例子進行說明，但基板23亦可為PGA或LGA。將基板23的與I/F晶片21接合的面表述為基板23的第一面。將基板23的與後述的多個球電極26接合的面表述為基板23的第二面。球電極26為導電體。球電極26的一例為焊料。
I/F晶片21負責記憶體控制器10與多個記憶體晶片22的通訊。多個記憶體晶片22分別例如為反及（Not AND，NAND）型快閃記憶體。
基板23包含芯構件24、多條配線25a、多條配線25b、多條配線25c及多條配線25d。再者，為了簡化說明，圖2示出了一條配線25a、一條配線25b、一條配線25c及一條配線25d。芯構件24為絕緣體。各配線25a～25d為導電體。於芯構件24的一部分設置有配線25a～配線25d。配線25a的一部分露出於基板23的第二面。配線25c及配線25d的一部分露出於基板23的第一面。配線25b將配線25a與配線25c電性連接。配線25d作為將I/F晶片21與記憶體晶片22a～記憶體晶片22d電性連接的中繼用焊盤發揮功能。
於基板23的第二面設置有配線25a。配線25a與印刷基板30經由多個球電極26而電性連接。
於基板23的第一面上設置有I/F晶片21及經積層的記憶體晶片22a～記憶體晶片22d。記憶體晶片22a～記憶體晶片22d藉由配線27而電性連接。配線27作為打線接合而圖示出，但例如亦可替換為矽穿孔（through-silicon via，TSV）等技術。
多條配線27為導電體。I/F晶片21經由配線27而與基板23的配線25c連接。I/F晶片21經由配線27而與基板23的配線25d連接。記憶體晶片22a經由配線27而與配線25d連接。記憶體晶片22b經由配線27而與記憶體晶片22a連接。記憶體晶片22c經由配線27而與記憶體晶片22b連接。記憶體晶片22d經由配線27而與記憶體晶片22c連接。因此，記憶體晶片22a～記憶體晶片22d經由配線27、配線25a～配線25d及I/F晶片21而電性連接於印刷基板30。
樹脂28例如為環氧樹脂。基板23的第一面、I/F晶片21、記憶體晶片22a～記憶體晶片22d及配線27由樹脂28覆蓋。
再者，封裝20A內的記憶體晶片的個數並不限定於4個。於封裝20A內可設置2個、3個或5個以上的記憶體晶片。關於封裝20B內的記憶體晶片的個數，亦同樣如此。
印刷基板30包含芯構件31、多條配線32a、多條配線32b、多條配線32c及多條配線32d。再者，為了簡化說明，圖2示出了一條配線32a、一條配線32b、一條配線32c及一條配線32d。芯構件31為絕緣體。各配線32a～32d為導電體。於芯構件31的一部分設置有配線32a～配線32d。配線32a及配線32c的一部分露出於印刷基板30的第一面。配線32d的一部分露出於印刷基板30的第二面。配線32b將配線32a、配線32c及配線32d電性連接。
其次，對印刷基板30與記憶體控制器10以及封裝20A及封裝20B的各個的連接進行說明。
於印刷基板30的第一面上介隔多個球電極16而設置記憶體控制器10。接合於基板13的配線15a的球電極16接合於印刷基板30的配線32a。
於印刷基板30的第一面上介隔多個球電極26而設置封裝20A。接合於封裝20A的基板23的配線25a的球電極26接合於印刷基板30的配線32c。
於印刷基板30的第二面上介隔多個球電極26而設置封裝20B。接合於封裝20B的基板23的配線25a的球電極26接合於印刷基板30的配線32d。
藉由以上的連接，記憶體控制器10分別與封裝20A及封裝20B電性連接。換言之，IC晶片11經由I/F晶片21而電性連接於記憶體晶片22。再者，於圖2中，封裝20A及封裝20B隔著印刷基板30而設置，但封裝20A及封裝20B亦可分別設置於印刷基板30的第一面上，亦可分別設置於印刷基板30的第二面上。另外，封裝20A及封裝20B的內部結構可相對於印刷基板30為點對稱。即，於印刷基板30的第一面上及第二面上，自印刷基板30觀察時，分別可於左側配置記憶體晶片22，於右側配置I/F晶片21，或者亦可與之相反。
[1-1-3]記憶體匯流排的電路結構 使用圖3來說明本實施方式的記憶體系統1中的記憶體匯流排的電路結構。圖3是表示本實施方式的記憶體系統1中的記憶體匯流排的結構的一例的電路圖。
於本實施方式中，記憶體控制器10為了與封裝20A及封裝20B進行訊號的收發而具有例如兩個通道CH（以下，稱為「通道CH0」及「通道CH1」）。於通道CH0及通道CH1分別連接有不同的記憶體匯流排。記憶體控制器10包含與通道CH0對應的輸入/輸出引腳組100及與通道CH1對應的輸入/輸出引腳組101。封裝20A及封裝20B分別包含與兩個通道CH對應的兩個輸入/輸出引腳組200和輸入/輸出引腳組201。例如，於圖3的例子中，封裝20A的輸入/輸出引腳組200及封裝20B的輸入/輸出引腳組201連接於通道CH0。封裝20A的輸入/輸出引腳組201及封裝20B的輸入/輸出引腳組200連接於通道CH1。再者，通道CH0亦可連接於封裝20A及封裝20B的輸入/輸出引腳組200，通道CH1亦可連接於封裝20A及封裝20B的輸入/輸出引腳組201，或者亦可與之相反。以下，將經由輸入/輸出引腳組200的訊號組表述為「訊號IO_0」，將經由輸入/輸出引腳組201的訊號組表述為「訊號IO_1」。對於封裝20A及封裝20B的各記憶體晶片22，輸入/輸出訊號IO_0或訊號IO_1的任一者。再者，記憶體控制器10亦可具有三個以上的通道CH。於封裝的個數例如為5個以上的情況下，各封裝可連接於記憶體控制器10所具有的通道CH0及通道CH1以外的其他通道CH。另外，於封裝的個數為5個以上的情況下，關於各封裝，可於通道CH0及通道CH1上分別連接3個以上。
於經由記憶體匯流排而傳輸的訊號中包含例如晶片賦能（chip enable）訊號CEn、輸入/輸出訊號DQ、指令鎖存賦能（Command Latch Enable）訊號CLE、位址鎖存賦能（Address Latch Enable）訊號ALE、寫入賦能（Write Enable）訊號WEn、讀出賦能（Read Enable）訊號REn及讀出賦能訊號RE、以及資料選通（Data Strobe）訊號DQS及資料選通訊號DQSn。
訊號CEn為用於使相對應的記憶體晶片22成為賦能的訊號。訊號CEn例如以低（Low）（「L」）位準被斷言。再者，所謂「斷言」，是指將訊號（或邏輯）設為有效（active）的狀態。
分別自通道CH0及通道CH1發送至封裝20A及封裝20B的訊號CEn分別獨立地被控制。以下，將與封裝20A的記憶體晶片22對應的訊號CEn表述為「CE0n」，將與封裝20B的記憶體晶片22對應的訊號CEn表述為「CE1n」。
自通道CH0發送的訊號CE0n被劃分為兩個訊號（以下，稱為「CE00n」及「CE02n」）。封裝20A接收訊號CE0n作為兩個訊號CE00n及訊號CE02n。訊號CE00n及訊號CE02n分別被發送至封裝20A中所包括的多個記憶體晶片22中的與訊號IO_0對應的記憶體晶片22。
自通道CH0發送的訊號CE1n被劃分為兩個訊號（以下，稱為「CE11n」及「CE13n」）。封裝20B接收訊號CE1n作為兩個訊號CE11n及訊號CE13n。訊號CE11n及訊號CE13n分別被發送至封裝20B中所包括的多個記憶體晶片22中的與訊號IO_1對應的記憶體晶片22。
自通道CH1發送的訊號CE0n被劃分為兩個訊號（以下稱為「CE01n」及「CE03n」）。封裝20A接收訊號CE0n作為兩個訊號CE01n及訊號CE03n。訊號CE01n及訊號CE03n分別被發送至封裝20A中所包括的多個記憶體晶片22中的與訊號IO_1對應的記憶體晶片22。
自通道CH1發送的訊號CE1n被劃分為兩個訊號（以下稱為「CE10n」及「CE12n」）。封裝20B接收訊號CE1n作為兩個訊號CE10n及訊號CE12n。訊號CE10n及訊號CE12n分別被發送至封裝20B中所包括的多個記憶體晶片22中的與訊號IO_0對應的記憶體晶片22。
輸入/輸出訊號DQ例如為8位（bit）的訊號（以下，簡單表述為「訊號DQ」或「訊號DQ[7：0]」）。訊號DQ為在相對應的記憶體晶片22與記憶體控制器10之間收發的資料。訊號DQ包含指令、位址、寫入資料或讀出資料及狀態資訊。
訊號CLE為表示訊號DQ是指令的訊號。訊號CLE例如以高（High）（「H」）位準被斷言。訊號ALE為表示訊號DQ是位址的訊號。訊號ALE例如以「H」位準被斷言。
訊號WEn為用於取入由相對應的記憶體晶片22接收到的訊號DQ的訊號。相對應的記憶體晶片22基於訊號WEn的上升邊緣或下降邊緣來取入訊號DQ。
訊號REn及訊號RE為用於使記憶體控制器10自相對應的記憶體晶片22讀出資料的訊號。訊號REn為訊號RE的反轉訊號。相對應的記憶體晶片22基於訊號REn及訊號RE而生成訊號DQS，並基於所生成的訊號DQS而向記憶體控制器10輸出訊號DQ。
於記憶體控制器10向相對應的記憶體晶片22發送寫入指令時，訊號REn藉由記憶體控制器10而設為「H」位準，訊號RE藉由記憶體控制器10而設為「L」位準。於記憶體控制器10向相對應的記憶體晶片22發送讀出指令時，訊號REn藉由記憶體控制器10而設為「L」位準，訊號RE藉由記憶體控制器10而設為「H」位準。
自一個通道CH發送的訊號CLE、訊號ALE、訊號WEn、訊號REn及訊號RE被發送至封裝20A及封裝20B的各個。
訊號DQS及訊號DQSn用於控制訊號DQ的收發的時序。訊號DQSn為訊號DQS的反轉訊號。例如，於寫入資料時，將訊號DQS及訊號DQSn與寫入資料DQ一起自記憶體控制器10發送至相對應的記憶體晶片22。相對應的記憶體晶片22與訊號DQS及訊號DQSn同步地接收寫入資料DQ。另外，於讀出資料時，將訊號DQS及訊號DQSn與讀出資料DQ一起自相對應的記憶體晶片22發送至記憶體控制器10。於讀出資料時，訊號DQS及訊號DQSn基於訊號REn而生成。記憶體控制器10與訊號DQS及訊號DQSn同步地接收讀出資料DQ。
輸入/輸出引腳組100及輸入/輸出引腳組101分別包含多個訊號引腳。以下，將用於傳輸訊號DQS及訊號DQSn的訊號引腳表述為DQS引腳。再者，雖訊號DQS及訊號DQSn由不同的DQS引腳傳輸，但為了簡化說明，圖3示出了一個DQS引腳。將用於傳輸訊號DQ[7：0]的訊號引腳表述為DQ引腳。再者，雖訊號DQ[7：0]由不同的DQ引腳發送，但為了簡化說明，圖3示出了一個DQ引腳。將用於傳輸訊號REn及訊號RE的訊號引腳表述為RE引腳。再者，雖訊號REn及訊號RE由不同的RE引腳發送，但為了簡化說明，圖3示出了一個RE引腳。將用於傳輸訊號ALE的訊號引腳表述為ALE引腳。將用於傳輸訊號CLE的訊號引腳表述為CLE引腳。將用於傳輸訊號WEn的訊號引腳表述為WE引腳。將用於傳輸訊號CE0n的訊號引腳表述為第一CE引腳。將用於傳輸訊號CE1n的訊號引腳表述為第二CE引腳。
封裝20A的輸入/輸出引腳組200及輸入/輸出引腳組201分別包含多個訊號引腳。與記憶體控制器10的輸入/輸出引腳組100及輸入/輸出引腳組101同樣地，於封裝20A的輸入/輸出引腳組200及輸入/輸出引腳組201的多個訊號引腳中包含DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳。於輸入/輸出引腳組200中，將用於傳輸訊號CE00n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組200中，將用於傳輸訊號CE02n的訊號引腳表述為第二CE引腳。於輸入/輸出引腳組201中，將用於傳輸訊號CE01n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組201中，將用於傳輸訊號CE03n的訊號引腳表述為第二CE引腳。
封裝20B的輸入/輸出引腳組200及輸入/輸出引腳組201分別包含多個訊號引腳。與記憶體控制器10的輸入/輸出引腳組100及輸入/輸出引腳組101同樣地，於封裝20B的輸入/輸出引腳組200及輸入/輸出引腳組201的多個訊號引腳中包含DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳。於輸入/輸出引腳組200中，將用於傳輸訊號CE10n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組200中，將用於傳輸訊號CE12n的訊號引腳表述為第二CE引腳。於輸入/輸出引腳組201中，將用於傳輸訊號CE11n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組201中，將用於傳輸訊號CE13n的訊號引腳表述為第二CE引腳。
輸入/輸出引腳組100的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳分別與封裝20A的輸入/輸出引腳組200的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳連接。另外，輸入/輸出引腳組100的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳分別與封裝20B的輸入/輸出引腳組201的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳連接。
輸入/輸出引腳組100的第一CE引腳分別與封裝20A的輸入/輸出引腳組200的第一CE引腳及第二CE引腳連接。輸入/輸出引腳組100的第二CE引腳分別與封裝20B的輸入/輸出引腳組201的第一CE引腳及第二CE引腳連接。
輸入/輸出引腳組101的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳分別與封裝20A的輸入/輸出引腳組201的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳連接。另外，輸入/輸出引腳組101的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳分別與封裝20B的輸入/輸出引腳組200的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳連接。
輸入/輸出引腳組101的第一CE引腳分別與封裝20A的輸入/輸出引腳組201的第一CE引腳及第二CE引腳連接。輸入/輸出引腳組101的第二CE引腳分別與封裝20B的輸入/輸出引腳組200的第一CE引腳及第二CE引腳連接。
[1-1-4]I/F晶片21的電路結構 使用圖4來說明本實施方式的記憶體系統1中所包含的封裝20A及封裝20B中所包括的I/F晶片21的電路結構。圖4是表示本實施方式的記憶體系統1中所包含的封裝20A中所包括的I/F晶片21的結構的一例的電路圖。再者，封裝20B中所包括的I/F晶片21具有與封裝20A的I/F晶片21相同的結構，因此以下對封裝20A的I/F晶片21的結構進行說明。
I/F晶片21包含輸入/輸出引腳組210a、輸入/輸出引腳組210b、輸入/輸出引腳組211a及輸入/輸出引腳組211b、以及片內終止（On Die Termination，ODT）電路40及ODT電路41。
以下，對封裝20A包含與訊號IO_0對應的記憶體晶片22a～記憶體晶片22d及與訊號IO_1對應的記憶體晶片22a～記憶體晶片22d的情況進行說明。封裝20A的與訊號IO_0對應的記憶體晶片22a～記憶體晶片22d例如為連接於封裝20A的I/F晶片21的輸入/輸出引腳組210b的記憶體晶片22a～記憶體晶片22d。封裝20A的與訊號IO_1對應的記憶體晶片22a～記憶體晶片22d例如為連接於封裝20A的I/F晶片21的輸入/輸出引腳組211b的記憶體晶片22a～記憶體晶片22d。關於I/F晶片21的輸入/輸出引腳組210b及輸入/輸出引腳組211b的詳細情況，將於下文敘述。
輸入/輸出引腳組210a及輸入/輸出引腳組210b為與訊號IO_0對應的引腳組。輸入/輸出引腳組210a及輸入/輸出引腳組210b分別包含多個訊號引腳。與封裝20A的輸入/輸出引腳組200同樣地，於輸入/輸出引腳組210a及輸入/輸出引腳組210b的多個訊號引腳中包含DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳及第二CE引腳。輸入/輸出引腳組210a的多個訊號引腳與封裝20A的輸入/輸出引腳組200連接。於輸入/輸出引腳組210a中，將用於傳輸訊號CE00n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組210a中，將用於傳輸訊號CE02n的訊號引腳表述為第二CE引腳。輸入/輸出引腳組210b的多個訊號引腳分別與和訊號IO_0對應的記憶體晶片22a～記憶體晶片22d連接。於輸入/輸出引腳組210b中，將用於傳輸訊號CE00n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組210b中，將用於傳輸訊號CE02n的訊號引腳表述為第二CE引腳。
輸入/輸出引腳組211a及輸入/輸出引腳組211b為與訊號IO_1對應的引腳組。輸入/輸出引腳組211a及輸入/輸出引腳組211b分別包含多個訊號引腳。與封裝20A的輸入/輸出引腳組201同樣地，於輸入/輸出引腳組211a及輸入/輸出引腳組211b的多個訊號引腳中包含DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳及第二CE引腳。輸入/輸出引腳組211a的多個訊號引腳與封裝20A的輸入/輸出引腳組201連接。於輸入/輸出引腳組211a中，將用於傳輸訊號CE01n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組211a中，將用於傳輸訊號CE03n的訊號引腳表述為第二CE引腳。輸入/輸出引腳組211b的多個訊號引腳分別與和訊號IO_1對應的記憶體晶片22a～記憶體晶片22d連接。於輸入/輸出引腳組211b中，將用於傳輸訊號CE01n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組211b中，將用於傳輸訊號CE03n的訊號引腳表述為第二CE引腳。
ODT電路40使用終端電阻來控制於輸入/輸出訊號時在記憶體控制器10的IC晶片11與封裝20A的I/F晶片21的輸入/輸出引腳組210a之間產生的訊號的反射。ODT電路41使用終端電阻來控制於輸入/輸出訊號時在記憶體控制器10的IC晶片11與封裝20A的I/F晶片21的輸入/輸出引腳組211a之間產生的訊號的反射。
以下，亦將輸入/輸出引腳組210a的任一訊號引腳與終端電阻連接（終止）表述為「接通I/F晶片的ODT電路」或「I/F晶片的ODT電路執行ODT動作」。另一方面，亦將輸入/輸出引腳組210a的任一訊號引腳均不連接於終端電阻（不終止）表述為「不接通或斷開I/F晶片的ODT電路」或「I/F晶片的ODT電路不執行ODT動作」。關於輸入/輸出引腳組211a，亦同樣如此。
ODT電路40為與訊號IO_0對應的電路。ODT電路40與輸入/輸出引腳組210a的多個訊號引腳及輸入/輸出引腳組210b的多個訊號引腳連接。ODT電路41為與訊號IO_1對應的電路。ODT電路41與輸入/輸出引腳組211a的多個訊號引腳及輸入/輸出引腳組211b的多個訊號引腳連接。ODT電路40及ODT電路41分別包含輸入/輸出（Input Output，IO）控制電路CTL、邏輯電路LGC、多個開關SW1、多個開關SW2、多個開關SW3、多個電阻元件RT1、多個電阻元件RT2及多個電阻元件RT3。再者，為了簡化說明，圖4示出了一個開關SW1、一個開關SW2、一個開關SW3、一個電阻元件RT1、一個電阻元件RT2及一個電阻元件RT3。ODT電路41具有與ODT電路40相同的結構，因此以下對ODT電路40進行說明。
IO控制電路CTL與輸入/輸出引腳組210a的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳、以及輸入/輸出引腳組210b的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳及WE引腳連接。IO控制電路CTL自輸入/輸出引腳組210a接收訊號DQS及訊號DQSn、訊號DQ、訊號REn及訊號RE、訊號ALE、訊號CLE以及訊號WEn。IO控制電路CTL調整接收到的訊號的波形。IO控制電路CTL將調整後的各訊號發送至輸入/輸出引腳組210b。另外，IO控制電路CTL自輸入/輸出引腳組210b接收訊號DQS及訊號DQSn以及訊號DQ。IO控制電路CTL將調整後的訊號DQS及訊號DQSn以及訊號DQ發送至輸入/輸出引腳組210a。
邏輯電路LGC為運算電路。邏輯電路LGC與輸入/輸出引腳組210a的RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳及第二CE引腳連接。邏輯電路LGC自輸入/輸出引腳組210a接收訊號REn及訊號RE、訊號ALE、訊號CLE、訊號WEn、訊號CE00n以及訊號CE02n。邏輯電路LGC基於自輸入/輸出引腳組210a接收到的訊號來進行邏輯運算。邏輯電路LGC將運算結果作為ODT賦能訊號ODT_EN（以下，亦簡稱為訊號ODT_EN）輸出至多個開關SW1～SW3。訊號ODT_EN為表示是否接通I/F晶片21的ODT電路40的訊號。例如於接通ODT電路40時，訊號ODT_EN被設為「H」位準。邏輯電路LGC例如包括及（AND）電路、或（OR）電路、NAND電路、反或（Not OR，NOR）電路、異或（EX-OR）電路等電路。邏輯電路LGC藉由該些電路的組合而進行對接收到的訊號的邏輯運算。關於邏輯電路LGC的處理的詳細情況，將於下文敘述。
訊號CE00n在輸入/輸出引腳組210a的第一CE引腳與輸入/輸出引腳組210b的第一CE引腳之間被傳輸。訊號CE02n在輸入/輸出引腳組210a的第二CE引腳與輸入/輸出引腳組210b的第二CE引腳之間被傳輸。
多個開關SW1～SW3分別為基於訊號ODT_EN而被控制的切換元件。開關SW1～開關SW3可分別包含電晶體。多個電阻元件RT1～RT3分別作為終端電阻發揮功能。多個電阻元件RT1～RT3各自的電阻值可設為固定值，亦可切換為任意值。於切換為任意值的情況下，例如，可自記憶體控制器10向I/F晶片21發送專用的指令，並藉由I/F晶片21的未圖示的暫存器的設定來進行切換。
開關SW1的一端與輸入/輸出引腳組210a的RE引腳連接。開關SW1的另一端與電阻元件RT1的一端連接。於電阻元件RT1的另一端施加電壓Vccq/2。電壓Vccq例如為供給至封裝20A的I/F晶片21的電源的電位。
開關SW2的一端與輸入/輸出引腳組210a的DQ引腳連接。開關SW2的另一端與電阻元件RT2的一端連接。於電阻元件RT2的另一端施加電壓Vccq/2。
開關SW3的一端與輸入/輸出引腳組210a的DQS引腳連接。開關SW3的另一端與電阻元件RT3的一端連接。於電阻元件RT3的另一端施加電壓Vccq/2。
於訊號ODT_EN為「H」位準的情況下，開關SW1～開關SW3分別被設為接通狀態（連接狀態）。藉由將開關SW1設為接通狀態，輸入/輸出引腳組210a的RE引腳被終止。藉由將開關SW2設為接通狀態，輸入/輸出引腳組210a的DQ引腳被終止。藉由將開關SW3設為接通狀態，輸入/輸出引腳組210a的DQS引腳被終止。即，於訊號ODT_EN為「H」位準的期間，I/F晶片21的ODT電路40被接通。換言之，若訊號ODT_EN為「H」位準，則I/F晶片21的ODT電路40執行ODT動作。另一方面，於訊號ODT_EN為「L」位準的情況下，開關SW1～開關SW3分別被設為斷開狀態（非連接狀態）。藉由將開關SW1～開關SW3分別設為斷開狀態，輸入/輸出引腳組210a的RE引腳、DQ引腳及DQS引腳分別未被終止。即，於訊號ODT_EN為「L」位準的期間，I/F晶片21的ODT電路40未被接通。換言之，若訊號ODT_EN為「L」位準，則I/F晶片21的ODT電路40不執行ODT動作。
再者，所終止的訊號引腳並不限定於DQS引腳、DQ引腳及RE引腳。另外，作為I/F晶片21的終止方法，可選擇配合訊號DQS及訊號DQSn的觸發頻率的最佳方法，例如中間分接終止（Center Tapped Termination，CTT）、偽開放汲極（Pseudo Open Drain，POD）。於採用POD的情況下，I/F晶片21包括內部基準電壓Vref生成電路，與記憶體控制器10進行寫入（Write）訓練，每次可變地掃描內部基準電壓Vref時，生成合格/不合格的結果，藉此可使記憶體晶片22具有發現最佳的Vref位準的Vref訓練功能。
[1-1-5]封裝20A的電路結構 使用圖5來說明本實施方式的記憶體系統1中所包含的封裝20A的電路結構。圖5是表示本實施方式的記憶體系統1中所包含的封裝20A的結構的一例的電路圖。再者，於圖5中，省略了連接於封裝20A中所包含的I/F晶片21中所包括的ODT電路40的記憶體晶片22c及記憶體晶片22d。另外，省略了I/F晶片21的輸入/輸出引腳組211a及輸入/輸出引腳組211b以及ODT電路41。亦省略了連接於ODT電路41的記憶體晶片22a～記憶體晶片22d。封裝20B具有與封裝20A相同的電路結構，因此以下對封裝20A的電路結構進行說明。
記憶體晶片22a～記憶體晶片22d分別包含輸入/輸出引腳組220。輸入/輸出引腳組220包含多個訊號引腳。與I/F晶片21的輸入/輸出引腳組210b同樣地，於輸入/輸出引腳組220的多個訊號引腳中包含DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳及第二CE引腳。於輸入/輸出引腳組220中，將用於傳輸訊號CE00n的訊號引腳表述為第一CE引腳。於輸入/輸出引腳組220中，將用於傳輸訊號CE02n的訊號引腳表述為第二CE引腳。
輸入/輸出引腳組210b的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳及第二CE引腳分別與記憶體晶片22a的輸入/輸出引腳組220的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳及第二CE引腳連接。
輸入/輸出引腳組210b與記憶體晶片22b的輸入/輸出引腳組220之間的連接和輸入/輸出引腳組210b與記憶體晶片22a的輸入/輸出引腳組220之間的連接相同。輸入/輸出引腳組210b與記憶體晶片22c的輸入/輸出引腳組220之間的連接及輸入/輸出引腳組210b與記憶體晶片22d的輸入/輸出引腳組220之間的連接亦和輸入/輸出引腳組210b與記憶體晶片22a的輸入/輸出引腳組220之間的連接相同。
[1-1-6]邏輯電路LGC的處理 使用圖6來說明本實施方式的記憶體系統1中所包含的I/F晶片21中所包括的邏輯電路LGC的處理。圖6是表示本實施方式的記憶體系統1中所包含的I/F晶片21中所包括的邏輯電路LGC的處理的一例的真值表。
以下，針對邏輯電路LGC的處理，對如下例進行說明：在進行寫入動作或讀出動作時，記憶體系統1執行非目標ODT動作。於本說明書中，所謂「非目標ODT動作」，是指記憶體控制器10不存取（不選擇或並非存取對象）的封裝的I/F晶片21將ODT電路接通。
邏輯電路LGC進行基於圖6的狀態（Status）1～狀態8的任一者的邏輯運算。再者，於圖6中，訊號CEn為訊號CE00n、訊號CE01n、訊號CE02n、訊號CE03n、訊號CE10n、訊號CE11n、訊號CE12n或訊號CE13n的任一者。於狀態1～狀態8以外的情況下，邏輯電路LGC保持狀態。
於狀態1的情況下，訊號CEn為「H」位準，訊號CLE為「H」位準，訊號ALE為「L」位準，訊號RE為「L」位準，訊號REn為「H」位準（圖6的真值表的第一列）。即，狀態1為於寫入動作或讀出動作的指令序列中發送了指令的狀態，且表示相對應的記憶體晶片22為非選擇的狀態。
於狀態1的情況下，邏輯電路LGC判斷為當前狀態為非目標ODT動作的非選擇側。所謂非選擇側，表示連接於並非存取對象的記憶體晶片22的路徑。邏輯電路LGC將訊號ODT_EN設為「L」位準。藉此，I/F晶片21的非選擇側的ODT電路未被接通。
於狀態2的情況下，訊號CEn為「H」位準，訊號CLE為「L」位準，訊號ALE為「H」位準，訊號RE為「L」位準，訊號REn為「H」位準（圖6的真值表的第二列）。即，狀態2為於寫入動作的指令序列中發送了位址的狀態，且表示相對應的記憶體晶片22為非選擇的狀態。
於狀態2的情況下，邏輯電路LGC判斷為當前狀態為寫入動作中且為非選擇側。邏輯電路LGC將訊號ODT_EN設為「H」位準。藉此，I/F晶片21的非選擇側的ODT電路被接通。
於狀態3的情況下，訊號CEn為「H」位準，訊號CLE為「L」位準，訊號ALE為「H」位準，訊號RE為「H」位準，訊號REn為「L」位準（圖6的真值表的第三列）。即，狀態3為於讀出動作的指令序列中發送了位址的狀態，且表示相對應的記憶體晶片22為非選擇的狀態。
於狀態3的情況下，邏輯電路LGC判斷為當前狀態為讀出動作中且為非選擇側。邏輯電路LGC將訊號ODT_EN設為「L」位準。藉此，I/F晶片21的非選擇側的ODT電路未被接通。但是，I/F晶片21可構成為專用積體電路（Application Specific Integrated Circuit，ASIC），於判斷為讀出（Read）時，進行與寫入（Write）不同的邏輯運算，藉此可接通I/F晶片21的非選擇側的ODT電路。
於狀態4的情況下，訊號CEn為「H」位準，訊號CLE為「L」位準，訊號ALE為「L」位準，訊號RE為「H」位準或「L」位準，訊號REn為「L」位準或「H」位準（圖6的真值表的第四列）。
於狀態4的情況下，邏輯電路LGC保持狀態。邏輯電路LGC保持狀態2或狀態3的訊號ODT_EN，直至轉變為狀態1或狀態5。即，I/F晶片21的非選擇側的ODT電路維持接通狀態或斷開狀態。
於狀態5的情況下，訊號CEn為「L」位準，訊號CLE為「H」位準，訊號ALE為「L」位準，訊號RE為「L」位準，訊號REn為「H」位準（圖6的真值表的第五列）。即，狀態5為於寫入動作或讀出動作的指令序列中發送了指令的狀態，且表示相對應的記憶體晶片22為選擇的狀態。
於狀態5的情況下，邏輯電路LGC判斷為當前狀態為非目標ODT動作的選擇側。所謂選擇側，表示連接於作為存取對象的記憶體晶片22的路徑。邏輯電路LGC將訊號ODT_EN設為「L」位準。藉此，I/F晶片21的選擇側的ODT電路未被接通。
於狀態6的情況下，訊號CEn為「L」位準，訊號CLE為「L」位準，訊號ALE為「H」位準，訊號RE為「L」位準，訊號REn為「H」位準（圖6的真值表的第六列）。即，狀態6為於寫入動作的指令序列中發送了位址的狀態，且表示相對應的記憶體晶片22為選擇的狀態。
於狀態6的情況下，邏輯電路LGC判斷為當前狀態為寫入動作中且為選擇側。邏輯電路LGC將訊號ODT_EN設為「L」位準。藉此，I/F晶片21的選擇側的ODT電路未被接通。
於狀態7的情況下，訊號CEn為「L」位準，訊號CLE為「L」位準，訊號ALE為「H」位準，訊號RE為「H」位準，訊號REn為「L」位準（圖6的真值表的第七列）。即，狀態7為於讀出動作的指令序列中發送了位址的狀態，且表示相對應的記憶體晶片22為選擇的狀態。
於狀態7的情況下，邏輯電路LGC判斷為當前狀態為讀出動作中且為選擇側。邏輯電路LGC將訊號ODT_EN設為「L」位準。藉此，I/F晶片21的選擇側的ODT電路未被接通。
於狀態8的情況下，訊號CEn為「L」位準，訊號CLE為「L」位準，訊號ALE為「L」位準，訊號RE為「H」位準或「L」位準，訊號REn為「L」位準或「H」位準（圖6的真值表的第八列）。於狀態8的情況下，邏輯電路LGC保持狀態。邏輯電路LGC保持狀態6或狀態7的訊號ODT_EN，直至轉變為狀態1或狀態5。即，I/F晶片21的選擇側的ODT電路維持接通狀態或斷開狀態。
[1-2]非目標ODT動作 本實施方式的記憶體系統1進行非目標ODT動作。以下，對記憶體控制器10於通道CH0中存取封裝20A的與訊號IO_0對應的記憶體晶片22a～記憶體晶片22d的任一者，並不存取封裝20B的與訊號IO_1對應的記憶體晶片22a～記憶體晶片22d的例子進行說明。換言之，對封裝20A的I/F晶片21的ODT電路40為選擇側且封裝20B的I/F晶片21的ODT電路41為非選擇側的情況進行說明。
首先，使用圖7來說明進行寫入動作時的非目標ODT動作。圖7是於本實施方式的記憶體系統1中伴隨非目標ODT動作的寫入動作的時序圖。再者，圖7的斜線部分表示並未特別定義的值。
於時刻t1，記憶體控制器10於通道CH0中將訊號CE0n設為「L」位準。藉此，封裝20A的與訊號IO_0對應的記憶體晶片22a～記憶體晶片22d的任一者成為選擇狀態的對象。另外，記憶體控制器10將訊號CE1n設為「H」位準。此後，記憶體控制器10亦將訊號CE1n維持為「H」位準。藉此，封裝20B的與訊號IO_1對應的記憶體晶片22a～記憶體晶片22d成為非選擇狀態。記憶體控制器10將訊號CLE設為「H」位準。記憶體控制器10將訊號ALE設為「L」位準。記憶體控制器10將訊號REn設為「H」位準。記憶體控制器10將訊號RE設為「L」位準。
於時刻t1至時刻t2的期間，記憶體控制器10將寫入指令80h作為訊號DQ分別發送至封裝20A及封裝20B。配合訊號DQ而觸發訊號WEn。
於時刻t1至時刻t2的期間，輸入至選擇側的封裝20A的訊號處於圖6的狀態5的狀態。因此，封裝20A的ODT電路40的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t1至時刻t2的期間即可。藉此，ODT電路40的開關SW1～開關SW3分別被設為斷開狀態。其結果，封裝20A的I/F晶片21的輸入/輸出引腳組210a的DQS引腳、DQ引腳及RE引腳分別未被終止。即，於封裝20A中，I/F晶片21的ODT電路40未被接通。
於時刻t1至時刻t2的期間，輸入至非選擇側的封裝20B的訊號處於圖6的狀態1的狀態。因此，封裝20B的ODT電路41的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t1至時刻t2的期間即可。藉此，ODT電路41的開關SW1～開關SW3分別被設為斷開狀態。其結果，封裝20B的I/F晶片21的輸入/輸出引腳組211a的DQS引腳、DQ引腳及RE引腳分別未被終止。即，於封裝20B中，I/F晶片21的ODT電路41未被接通。
於時刻t2，記憶體控制器10將訊號CLE設為「L」位準，將訊號ALE設為「H」位準。
於時刻t2至時刻t3的期間，記憶體控制器10將位址AD1～位址AD5（例如五循環的位址訊號）作為訊號DQ分別發送至封裝20A及封裝20B。配合訊號DQ而觸發訊號WEn。
於時刻t2至時刻t3的期間，輸入至選擇側的封裝20A的訊號處於圖6的狀態6的狀態。因此，封裝20A的ODT電路40的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t2至時刻t3的期間即可。其結果，於封裝20A中，I/F晶片21的ODT電路40未被接通。
於時刻t2至時刻t3的期間，輸入至非選擇側的封裝20B的訊號處於圖6的狀態2的狀態。因此，封裝20B的ODT電路41的邏輯電路LGC將訊號ODT_EN設為「H」位準。將訊號ODT_EN設為「H」位準的時序只要為時刻t2至時刻t3的期間即可。藉此，ODT電路41的開關SW1～開關SW3分別被設為接通狀態。其結果，封裝20B的I/F晶片21的輸入/輸出引腳組211a的DQS引腳、DQ引腳及RE引腳分別被終止。即，於封裝20B中，I/F晶片21的ODT電路41被接通。
於時刻t3，記憶體控制器10將訊號ALE設為「L」位準。
於時刻t3至時刻t4的期間，記憶體控制器10將資料D0～資料Dn（n為1以上的整數）作為訊號DQ發送至封裝20A及封裝20B。配合訊號DQ而觸發訊號DQS及訊號DQSn。
於時刻t3至時刻t4的期間，輸入至選擇側的封裝20A的訊號處於圖6的狀態8的狀態。因此，封裝20A的ODT電路40的邏輯電路LGC將訊號ODT_EN維持為「L」位準。即，於封裝20A中，I/F晶片21的ODT電路40維持斷開狀態。
於時刻t3至時刻t4的期間，輸入至非選擇側的封裝20B的訊號處於圖6的狀態4的狀態。因此，封裝20B的ODT電路41的邏輯電路LGC將訊號ODT_EN維持為「H」位準。即，於封裝20B中，I/F晶片21的ODT電路41維持接通狀態。
於時刻t4，記憶體控制器10將訊號CLE設為「H」位準。
於時刻t4至時刻t5的期間，記憶體控制器10將寫入執行指令10h作為訊號DQ分別發送至封裝20A及封裝20B。配合訊號DQ而觸發訊號WEn。
於時刻t4至時刻t5的期間，輸入至選擇側的封裝20A的訊號處於圖6的狀態5的狀態。因此，封裝20A的ODT電路40的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t4至時刻t5的期間即可。其結果，於封裝20A中，I/F晶片21的ODT電路40未被接通。
於時刻t4至時刻t5的期間，輸入至非選擇側的封裝20B的訊號處於圖6的狀態1的狀態。因此，封裝20B的ODT電路41的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t4至時刻t5的期間即可。其結果，於封裝20B中，I/F晶片21的ODT電路41被斷開。
再者，例如根據訊號CE0n自「H」位準轉變為「L」位準，封裝20A的ODT電路40的邏輯電路LGC亦可將訊號ODT_EN設為「L」位準。於該情況下，於封裝20A中，I/F晶片21的ODT電路40亦被斷開。
其次，使用圖8來說明進行讀出動作時的非目標ODT動作。圖8是於本實施方式的記憶體系統1中不伴隨非目標ODT動作的讀出動作的時序圖。再者，圖8的斜線部分表示並未特別定義的值。
於時刻t11，記憶體控制器10於通道CH0中將訊號CE0n設為「L」位準。藉此，封裝20A的與訊號IO_0對應的記憶體晶片22a～記憶體晶片22d的任一者成為選擇狀態的對象。另外，記憶體控制器10將訊號CE1n設為「H」位準。此後，記憶體控制器10亦將訊號CE1n維持為「H」位準。藉此，封裝20B的與訊號IO_1對應的記憶體晶片22a～記憶體晶片22d成為非選擇狀態。記憶體控制器10將訊號CLE設為「H」位準。記憶體控制器10將訊號ALE設為「L」位準。記憶體控制器10將訊號REn設為「H」位準。記憶體控制器10將訊號RE設為「L」位準。
於時刻t11至時刻t12的期間，記憶體控制器10將讀出指令00h作為訊號DQ分別發送至封裝20A及封裝20B。配合訊號DQ而觸發訊號WEn。
於時刻t11至時刻t12的期間，輸入至選擇側的封裝20A的訊號處於圖6的狀態5的狀態。因此，封裝20A的ODT電路40的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t11至時刻t12的期間即可。其結果，於封裝20A中，I/F晶片21的ODT電路40未被接通。
於時刻t11至時刻t12的期間，輸入至非選擇側的封裝20B的訊號處於圖6的狀態1的狀態。因此，封裝20B的ODT電路41的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t11至時刻t12的期間即可。其結果，於封裝20B中，I/F晶片21的ODT電路41未被接通。
於時刻t12，記憶體控制器10將訊號CLE設為「L」位準，將訊號ALE設為「H」位準。
於時刻t13，記憶體控制器10將訊號REn設為「L」位準，將訊號RE設為「H」位準。
於時刻t13至時刻t14的期間，記憶體控制器10將位址AD1～位址AD5（例如五循環的位址訊號）作為訊號DQ分別發送至封裝20A及封裝20B。配合訊號DQ而觸發訊號WEn。
於時刻t13至時刻t14的期間，輸入至選擇側的封裝20A的訊號處於圖6的狀態7的狀態。因此，封裝20A的ODT電路40的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t13至時刻t14的期間即可。其結果，於封裝20A中，I/F晶片21的ODT電路40未被接通。
於時刻t13至時刻t14的期間，輸入至非選擇側的封裝20B的訊號處於圖6的狀態3的狀態。因此，封裝20B的ODT電路41的邏輯電路LGC將訊號ODT_EN設為「L」位準。將訊號ODT_EN設為「L」位準的時序只要為時刻t13至時刻t14的期間即可。其結果，於封裝20B中，I/F晶片21的ODT電路41未被接通。
於時刻t14，記憶體控制器10將訊號CLE設為「H」位準，將訊號ALE設為「L」位準。
於時刻t14至時刻t15的期間，記憶體控制器10將讀出執行指令30h作為訊號DQ分別發送至封裝20A及封裝20B。配合訊號DQ而觸發訊號WEn。
於時刻t14至時刻t15的期間，輸入至選擇側的封裝20A的訊號不處於圖6的狀態1～狀態8的狀態。因此，封裝20A的ODT電路40的邏輯電路LGC將訊號ODT_EN維持為「L」位準。即，於封裝20A中，I/F晶片21的ODT電路40維持斷開狀態。
於時刻t14至時刻t15的期間，輸入至非選擇側的封裝20B的訊號不處於圖6的狀態1～狀態8的狀態。因此，封裝20B的ODT電路41的邏輯電路LGC將訊號ODT_EN維持為「L」位準。即，於封裝20B中，I/F晶片21的ODT電路41維持斷開狀態。
於通道CH0中，亦同樣地執行封裝20A的I/F晶片21的ODT電路40為非選擇側且封裝20B的I/F晶片21的ODT電路41為選擇側時的非目標ODT動作。於該情況下，於傳輸了資料D0～資料Dn作為寫入動作中的至少訊號DQ的期間，於封裝20A中，I/F晶片21的ODT電路40被接通。寫入動作中，於封裝20B中，I/F晶片21的ODT電路41未被接通。另外，讀出動作中，封裝20A的I/F晶片21的ODT電路40及封裝20B的I/F晶片21的ODT電路41均未被接通。
另外，於通道CH1中，亦同樣地執行封裝20A的I/F晶片21的ODT電路41為選擇側且封裝20B的I/F晶片21的ODT電路40為非選擇側時的非目標ODT動作。於該情況下，寫入動作中，於封裝20A中，I/F晶片21的ODT電路41未被接通。於傳輸了資料D0～資料Dn作為寫入動作中的至少訊號DQ的期間，於封裝20B中，I/F晶片21的ODT電路40被接通。另外，讀出動作中，封裝20A的I/F晶片21的ODT電路41及封裝20B的I/F晶片21的ODT電路40均未被接通。
於通道CH1中，亦同樣地執行封裝20A的I/F晶片21的ODT電路41為非選擇側且封裝20B的I/F晶片21的ODT電路40為選擇側時的非目標ODT動作。於該情況下，於傳輸了資料D0～資料Dn作為寫入動作中的至少訊號DQ的期間，於封裝20A中，I/F晶片21的ODT電路41被接通。寫入動作中，於封裝20B中，I/F晶片21的ODT電路40未被接通。另外，讀出動作中，封裝20A的I/F晶片21的ODT電路41及封裝20B的I/F晶片21的ODT電路40均未被接通。
[1-3]效果 於本實施方式的記憶體系統1中，設置兩個封裝20A及20B。封裝20A及封裝20B分別包含I/F晶片21及多個記憶體晶片22。I/F晶片21包含ODT電路。ODT電路對I/F晶片21的ODT動作進行控制。I/F晶片21的ODT電路於寫入動作中相對於記憶體控制器10不存取的封裝而言被接通。因此，可抑制來自不存取的封裝的訊號的反射。因此，可提高記憶體系統1的運作可靠性。
另外，於本實施方式的記憶體系統1中，記憶體控制器10為了控制I/F晶片21的ODT電路而控制訊號RE及訊號REn。I/F晶片21的ODT電路基於訊號RE及訊號REn而被接通或斷開。因此，記憶體控制器10可不發出用於接通或斷開I/F晶片21的ODT電路的指令。因此，可削減指令開銷。因此，可使記憶體系統1的運作高速化。
[2]第二實施方式 對第二實施方式進行說明。本實施方式的記憶體系統1A包括封裝20AA及封裝20AB。封裝20AA及封裝20AB的結構、I/F晶片21A的電路結構、封裝20AA及封裝20AB的電路結構、以及記憶體晶片22A（22Aa～22Ad）的電路結構與第一實施方式不同。以下，以與第一實施方式不同的方面為中心進行說明。
[2-1]封裝20AA及封裝20AB的結構 使用圖9來說明本實施方式的記憶體系統1A中所包含的封裝20AA及封裝20AB的結構。圖9是表示本實施方式的記憶體系統1A的結構的一例的剖面圖。
封裝20AA及封裝20AB分別除第一實施方式的封裝20A及封裝20B的結構以外，更包含配線29。配線29用於將ODT賦能訊號ODT_EN（以下，亦簡稱為訊號ODT_EN）自I/F晶片21A傳輸至記憶體晶片22Ad。記憶體晶片22Ad經由配線29而與配線25d連接。封裝20AA及封裝20AB的其他結構與第一實施方式相同。記憶體控制器10及印刷基板30的結構與第一實施方式相同。
[2-2]I/F晶片21A的電路結構 使用圖10來說明本實施方式的記憶體系統1A中所包含的封裝20AA及封裝20AB中所包括的I/F晶片21A的電路結構。圖10是表示本實施方式的記憶體系統1A中所包含的封裝20AA中所包括的I/F晶片21A的結構的一例的電路圖。再者，封裝20AB中所包括的I/F晶片21A具有與封裝20AA的I/F晶片21A相同的結構，因此以下對封裝20AA的I/F晶片21A的結構進行說明。
於I/F晶片21A中，輸入/輸出引腳組210Ab及輸入/輸出引腳組211Ab分別更包含用於傳輸訊號ODT_EN的訊號引腳。以下，將用於傳輸訊號ODT_EN的訊號引腳表述為ODT引腳。I/F晶片21A的其他結構與第一實施方式相同。
輸入/輸出引腳組210Ab的ODT引腳與ODT電路40A的邏輯電路LGCA連接。輸入/輸出引腳組211Ab的ODT引腳與ODT電路41A的邏輯電路LGCA連接。
ODT電路40A的邏輯電路LGCA將訊號ODT_EN發送至輸入/輸出引腳組210Ab的ODT引腳。發送至輸入/輸出引腳組210Ab的訊號ODT_EN可與輸出至多個開關SW1～SW3的訊號ODT_EN相同。ODT電路41A的邏輯電路LGCA將訊號ODT_EN發送至輸入/輸出引腳組211Ab的ODT引腳。發送至輸入/輸出引腳組211Ab的訊號ODT_EN可與輸出至多個開關SW1～SW3的訊號ODT_EN相同。
[2-3]封裝20AA的電路結構 使用圖11來說明本實施方式的記憶體系統1A中所包含的封裝20AA的電路結構。圖11是表示本實施方式的記憶體系統1A中所包含的封裝20AA的結構的一例的電路圖。再者，於圖11中，省略了連接於封裝20AA中所包含的I/F晶片21A中所包括的ODT電路40A的記憶體晶片22Ab及記憶體晶片22Ac。另外，省略了I/F晶片21A的輸入/輸出引腳組211Aa及輸入/輸出引腳組211Ab、以及ODT電路41A。亦省略了連接於ODT電路41A的記憶體晶片22Aa～記憶體晶片22Ad。封裝20AB具有與封裝20AA相同的電路結構，因此以下對封裝20AA的電路結構進行說明。
於連接於ODT電路40A的各記憶體晶片22A中，輸入/輸出引腳組220A更包括ODT引腳。輸入/輸出引腳組210Ab的ODT引腳與記憶體晶片22Ad的輸入/輸出引腳組220A的ODT引腳連接，所述記憶體晶片22Ad連接於I/F晶片21A的ODT電路40A。輸入/輸出引腳組210Ab的ODT引腳與記憶體晶片22Ad的ODT引腳經由配線29而連接。輸入/輸出引腳組210Ab的其他訊號引腳與連接於ODT電路40A的各記憶體晶片22A的輸入/輸出引腳組220A的其他訊號引腳的連接和第一實施方式相同。再者，與ODT電路40A連接的記憶體晶片22Aa～記憶體晶片22Ac的輸入/輸出引腳組220A分別亦可不具有ODT引腳。
[2-4]記憶體晶片22A的電路結構 使用圖12來說明本實施方式的記憶體系統1A中所包含的封裝20AA的記憶體晶片22A的電路結構。圖12是表示本實施方式的記憶體系統1A中所包含的封裝20AA的與訊號IO_0對應的記憶體晶片22Ad的結構的一例的電路圖。再者，封裝20AA的與訊號IO_0對應的記憶體晶片22Aa～記憶體晶片22Ac及封裝20AA的與訊號IO_1對應的記憶體晶片22Aa～記憶體晶片22Ad具有和封裝20AA的與訊號IO_0對應的記憶體晶片22Ad相同的結構，因此以下對封裝20AA的與訊號IO_0對應的記憶體晶片22Ad的結構進行說明。
記憶體晶片22Ad更包含ODT電路50A。
輸入/輸出引腳組220A包含多個訊號引腳。輸入/輸出引腳組220A的多個訊號引腳與I/F晶片21A連接。與I/F晶片21A的輸入/輸出引腳組210Ab同樣地，於輸入/輸出引腳組220A的多個訊號引腳中包含DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳、第二CE引腳及ODT引腳。
與訊號IO_0對應的記憶體晶片22Ad的ODT電路50A使用終端電阻來控制於輸入/輸出訊號時在I/F晶片21A的輸入/輸出引腳組210Ab與記憶體晶片22Ad的輸入/輸出引腳組220A之間產生的訊號的反射。
以下，亦將輸入/輸出引腳組220A的任一訊號引腳與終端電阻連接（終止）表述為「接通記憶體晶片的ODT電路」或「記憶體晶片的ODT電路執行ODT動作」。另一方面，亦將輸入/輸出引腳組220A的任一訊號引腳均不連接於終端電阻（不終止）表述為「不接通或斷開記憶體晶片的ODT電路」或「記憶體晶片的ODT電路不執行ODT動作」。
ODT電路50A與輸入/輸出引腳組220A連接。ODT電路50A包含IO控制電路CTLnd、邏輯電路LGCnd、多個開關SW4、多個開關SW5、多個開關SW6、多個電阻元件RT4、多個電阻元件RT5、多個電阻元件RT6。再者，為了簡化說明，圖12示出了一個開關SW4、一個開關SW5、一個開關SW6、一個電阻元件RT4、一個電阻元件RT5及一個電阻元件RT6。
IO控制電路CTLnd與輸入/輸出引腳組220A的DQS引腳、DQ引腳、RE引腳、ALE引腳、CLE引腳、WE引腳、第一CE引腳、第二CE引腳及ODT引腳、以及邏輯電路LGCnd連接。IO控制電路CTLnd自輸入/輸出引腳組220A接收訊號DQS及訊號DQSn、訊號DQ、訊號REn及訊號RE、訊號ALE、訊號CLE、訊號WEn、訊號CE00、訊號CE02、以及訊號ODT_EN。IO控制電路CTLnd調整自輸入/輸出引腳組220A接收到的訊號的波形。IO控制電路CTLnd將調整後的各訊號發送至未圖示的後級的電路。另外，IO控制電路CTLnd將調整後的訊號REn及訊號RE、訊號ALE、訊號CLE、訊號WEn、訊號CE00、訊號CE02、以及訊號ODT_EN發送至邏輯電路LGCnd。
邏輯電路LGCnd為運算電路。邏輯電路LGCnd與IO控制電路CTLnd連接。邏輯電路LGCnd自IO控制電路CTLnd接收訊號REn及訊號RE、訊號ALE、訊號CLE、訊號WEn、訊號CE00n、訊號CE02n、以及訊號ODT_EN。邏輯電路LGCnd基於自IO控制電路CTLnd接收到的各訊號來進行邏輯運算。於圖6的狀態2或狀態6的情況下，邏輯電路LGCnd將使接收到的訊號ODT_EN的邏輯位準反轉而得的訊號作為訊號ODT_ENnd輸出至多個開關SW4～SW6。另一方面，於圖6的狀態2及狀態6以外的情況下，邏輯電路LGCnd將接收到的訊號ODT_EN作為訊號ODT_ENnd輸出至多個開關SW4～SW6。邏輯電路LGCnd例如包括AND電路、OR電路、NAND電路、NOR電路、EX-OR電路等電路。邏輯電路LGCnd藉由該些電路的組合而進行對接收到的訊號的邏輯運算。再者，邏輯電路LGCnd亦可僅基於接收到的訊號ODT_EN的邏輯來輸出訊號ODT_ENnd。
多個開關SW4～SW6分別為基於訊號ODT_ENnd而被控制的切換元件。開關SW4～開關SW6分別可包含電晶體。多個電阻元件RT4～RT4分別作為終端電阻發揮功能。
開關SW4的一端與輸入/輸出引腳組220A的RE引腳連接。開關SW4的另一端與電阻元件RT4的一端連接。於電阻元件RT4的另一端施加電壓Vccq/2。
開關SW5的一端與輸入/輸出引腳組220A的DQ引腳連接。開關SW5的另一端與電阻元件RT5的一端連接。於電阻元件RT5的另一端施加電壓Vccq/2。
開關SW6的一端與輸入/輸出引腳組220A的DQS引腳連接。開關SW6的另一端與電阻元件RT6的一端連接。於電阻元件RT6的另一端施加電壓Vccq/2。
於訊號ODT_ENnd為「H」位準的情況下，開關SW4～開關SW6分別被設為接通狀態。藉由將開關SW4設為接通狀態，輸入/輸出引腳組220A的RE引腳被終止。藉由將開關SW5設為接通狀態，輸入/輸出引腳組220A的DQ引腳被終止。藉由將開關SW6設為接通狀態，輸入/輸出引腳組220A的DQS引腳被終止。即，於訊號ODT_ENnd為「H」位準的期間，記憶體晶片22Ad的ODT電路50A被接通。換言之，若訊號ODT_ENnd為「H」位準，則記憶體晶片22Ad的ODT電路50A執行ODT動作。另一方面，於訊號ODT_ENnd為「L」位準的情況下，開關SW4～開關SW6分別被設為斷開狀態。藉由將開關SW4～開關SW6分別設為斷開狀態，輸入/輸出引腳組220A的RE引腳、DQ引腳及DQS引腳分別未被終止。即，於訊號ODT_ENnd為「L」位準的期間，記憶體晶片22Ad的ODT電路50A未被接通。換言之，若訊號ODT_ENnd為「L」位準，則記憶體晶片22Ad的ODT電路50A不執行ODT動作。
再者，所終止的訊號引腳並不限定於DQS引腳、DQ引腳及RE引腳。
[2-5]非目標ODT動作 本實施方式的記憶體系統1A進行非目標ODT動作。以下，對記憶體控制器10於通道CH0中存取封裝20AA的與訊號IO_0對應的記憶體晶片22Aa～記憶體晶片22Ad中的記憶體晶片22Ad，並不存取封裝20AB的與訊號IO_1對應的記憶體晶片22Aa～記憶體晶片22Ad的例子進行說明。伴隨非目標ODT動作的寫入動作的時序圖與圖7相同。不伴隨非目標ODT動作的讀出動作的時序圖與圖8相同。
首先，使用圖7來說明進行寫入動作時的非目標ODT動作。於本實施方式中，除第一實施方式中說明的運作以外，還進行以下運作。
於時刻t2至時刻t3的期間，輸入至選擇側的封裝20AA的訊號處於圖6的狀態6的狀態。因此，於封裝20AA的與訊號IO_0對應的記憶體晶片22Ad中，邏輯電路LGCnd將使自I/F晶片21A接收到的「L」位準的訊號ODT_EN的邏輯位準反轉而得的「H」位準的訊號作為訊號ODT_ENnd輸出。藉此，作為存取對象的記憶體晶片22Ad的ODT電路50A的開關SW4～開關SW6分別被設為接通狀態。其結果，封裝20AA的與訊號IO_0對應的記憶體晶片22Ad的輸入/輸出引腳組220A的DQS引腳、DQ引腳及RE引腳分別被終止。即，於選擇側的封裝20AA中，與訊號IO_0對應的記憶體晶片22Ad的ODT電路50A被接通。
於時刻t2至時刻t3的期間，輸入至非選擇側的封裝20AB的訊號處於圖6的狀態2的狀態。因此，於封裝20AB的與訊號IO_1對應的記憶體晶片22Ad中，邏輯電路LGCnd將使自I/F晶片21A接收到的「H」位準的訊號ODT_EN的邏輯位準反轉而得的「L」位準的訊號作為訊號ODT_ENnd輸出。藉此，並非存取對象的記憶體晶片22Ad的ODT電路50A的開關SW4～開關SW6分別被設為斷開狀態。其結果，封裝20AB的與訊號IO_1對應的記憶體晶片22Ad的輸入/輸出引腳組220A的DQS引腳、DQ引腳及RE引腳分別未被終止。即，於非選擇側的封裝20AB中，與訊號IO_1對應的記憶體晶片22Ad的ODT電路50A未被接通。
再者，於所述以外的期間，於封裝20AA中，與訊號IO_0對應的記憶體晶片22Ad的ODT電路50A未被接通，於封裝20AB中，與訊號IO_1對應的記憶體晶片22Ad的ODT電路50A未被接通。
進行讀出動作時的非目標ODT動作與第一實施方式相同。讀出資料時，於封裝20AA中，與訊號IO_0對應的記憶體晶片22Ad的ODT電路50A未被接通，於封裝20AB中，與訊號IO_1對應的記憶體晶片22Ad的ODT電路50A未被接通。
[2-6]效果 根據本實施方式的結構，起到與第一實施方式相同的效果。
另外，於本實施方式的結構中，I/F晶片21A的記憶體晶片側的輸入/輸出引腳組210Ab具有用於發送訊號ODT_EN的ODT引腳。記憶體晶片22Aa～記憶體晶片22Ad各自的輸入/輸出引腳組220A具有用於接收訊號ODT_EN的ODT引腳。記憶體晶片22Aa～記憶體晶片22Ad分別包含ODT電路50A。ODT電路50A對相對應的記憶體晶片22A的ODT動作進行控制。I/F晶片21A的ODT引腳與位於距I/F晶片21A最遠的位置處的記憶體晶片22Ad的ODT引腳連接。記憶體晶片22Ad的ODT電路50A於寫入動作中相對於記憶體控制器10正在存取的封裝而言，基於自I/F晶片21A接收到的訊號ODT_EN而被接通。因此，可抑制來自位於距I/F晶片21A最遠的位置處的記憶體晶片22Ad的訊號的反射。因此，可提高記憶體系統1A的運作可靠性。
[3]變形例等 如上所述，實施方式的記憶體系統包括第一封裝（20A）、第二封裝（20B）以及控制器（10），所述第一封裝（20A）包含：第一記憶體晶片（22a/22b/22c/22d），可儲存資料；及第一晶片（21），含有基於作為儲存於第一記憶體晶片中的資料的讀出的控制訊號的第一訊號（RE/REn），來控制片內終止（On Die Termination，ODT）動作的第一電路（40/41），所述第二封裝（20B）包含：第二記憶體晶片（22a/22b/22c/22d），可儲存資料；及第二晶片（21），含有基於第一訊號來控制ODT動作的第二電路（40/41），所述控制器（10）向第一晶片及第二晶片發送第一訊號。
再者，實施方式並不限定於所述說明的方式，可進行各種變形。
對本發明的若干實施方式進行了說明，但該些實施方式是作為例子而提示出，並不意圖限定發明的範圍。該些實施方式可以其他各種方式來實施，且可於不脫離發明的主旨的範圍內進行各種省略、置換、變更。該些實施方式或其變形包含於發明的範圍或主旨中，同樣地包含於申請專利範圍中所記載的發明與其均等的範圍中。
00h:讀出指令 1、1A:記憶體系統 2:主機裝置 10:記憶體控制器（控制器） 10h:寫入執行指令 11:IC晶片 12:接合構件 13、23:基板 14、24、31:芯構件 15a～15c、25a～25d、27、29、32a～32d:配線 16、26:球電極 17、28:樹脂 20A:記憶體封裝（第一封裝、封裝） 20B:記憶體封裝（第二封裝、封裝） 20AA、20AB:記憶體封裝（封裝） 21:I/F晶片（第一晶片、第二晶片） 21A:I/F晶片 22、22A、22Aa～22Ad:記憶體晶片 22a～22d:記憶體晶片（第一記憶體晶片、第二記憶體晶片） 30:印刷配線基板（印刷基板） 30h:讀出執行指令 40、41:ODT電路（第一電路、第二電路） 40A、41A、50A:ODT電路 80h:寫入指令 100、101、200、201、210a、210b、211a、211b、220、210Aa、210Ab、211Aa、211Ab、220A:輸入/輸出引腳組 AD1～AD5:位址 ALE:位址鎖存賦能訊號（訊號） CE00、CE02、CE00n、CE01n、CE02n、CE03n、CE0n、CE1n、CE10n、CE11n、CE12n、CE13n、IO_0、IO_1:訊號 CEn:晶片賦能訊號（訊號） CH、CH0、CH1:通道 CLE:指令鎖存賦能訊號（訊號） CTL、CTLnd:IO控制電路 D0～Dn:資料 DQ:輸入/輸出訊號（寫入資料/讀出資料）（訊號） DQ[7：0]:訊號 DQS、DQSn:資料選通訊號（訊號） LGC、LGCA、LGCnd:邏輯電路 ODT_EN、ODT_ENnd:ODT賦能訊號（訊號） RE、REn:讀出賦能訊號（訊號、第一訊號） RT1、RT2、RT3、RT4、RT5、RT6:電阻元件 SW1、SW2、SW3、SW4、SW5、SW6:開關 t1、t2、t3、t4、t5、t11、t12、t13、t14、t15:時刻 Vccq/2:電壓 Vref:內部基準電壓 WEn:寫入賦能訊號（訊號） X、Y、Z:方向
圖1是第一實施方式的記憶體系統的方塊圖。 圖2是表示第一實施方式的記憶體系統的結構的一例的剖面圖。 圖3是表示第一實施方式的記憶體系統中的記憶體匯流排的結構的一例的電路圖。 圖4是表示第一實施方式的記憶體系統中所包含的封裝中所包括的介面晶片的結構的一例的電路圖。 圖5是表示第一實施方式的記憶體系統中所包含的封裝的結構的一例的電路圖。 圖6是表示第一實施方式的記憶體系統中所包含的介面晶片中所包括的邏輯電路的處理的一例的真值表。 圖7是第一實施方式的記憶體系統中的寫入動作的時序圖。 圖8是第一實施方式的記憶體系統中的讀出動作的時序圖。 圖9是表示第二實施方式的記憶體系統的結構的一例的剖面圖。 圖10是表示第二實施方式的記憶體系統中所包含的封裝中所包括的介面晶片的結構的一例的電路圖。 圖11是表示第二實施方式的記憶體系統中所包含的封裝的結構的一例的電路圖。 圖12是表示第二實施方式的記憶體系統中所包含的封裝的相對應的記憶體晶片的結構的一例的電路圖。
21:I/F晶片(第一晶片、第二晶片)
40、41:ODT電路(第一電路、第二電路)
210a、210b、211a、211b:輸入/輸出引腳組
ALE:位址鎖存賦能訊號(訊號)
CE00n、CE01n、CE02n、CE03n、IO_0、IO_1:訊號
CLE:指令鎖存賦能訊號(訊號)
CTL:IO控制電路
DQ[7：0]:訊號
DQS、DQSn:資料選通訊號(訊號)
LGC:邏輯電路
ODT_EN:ODT賦能訊號(訊號)
RE、REn:讀出賦能訊號(訊號、第一訊號)
RT1、RT2、RT3:電阻元件
SW1、SW2、SW3:開關
Vccq/2:電壓
WEn:寫入賦能訊號(訊號)

Claims (8)

  1. 一種記憶體系統，包括第一封裝、第二封裝以及控制器， 所述第一封裝包含： 第一記憶體晶片，能夠儲存資料；及 第一晶片，含有基於第一訊號，來控制片內終止動作的第一電路，所述第一訊號為儲存於所述第一記憶體晶片中的資料的讀出的控制訊號， 所述第二封裝包含： 第二記憶體晶片，能夠儲存資料；及 第二晶片，含有基於所述第一訊號來控制片內終止動作的第二電路， 所述控制器向所述第一晶片及所述第二晶片發送所述第一訊號。
  2. 如請求項1所述的記憶體系統，其中，於對所述第一記憶體晶片的寫入動作的情況下， 所述第一晶片的所述第一電路不執行片內終止動作， 所述第二晶片的所述第二電路執行片內終止動作。
  3. 如請求項2所述的記憶體系統，其中，於對所述第一記憶體晶片的讀出動作的情況下，所述第二晶片的所述第二電路不執行片內終止動作。
  4. 如請求項3所述的記憶體系統，其中，於所述寫入動作中，當所述控制器向所述第一晶片及所述第二晶片發送所述第一訊號以及位址資訊時，所述第一訊號為第一邏輯位準， 於所述讀出動作中，當所述控制器向所述第一晶片及所述第二晶片發送所述第一訊號以及位址資訊時，所述第一訊號為與所述第一邏輯位準不同的第二邏輯位準。
  5. 如請求項1至請求項4中任一項所述的記憶體系統，其中，所述第二晶片更包含接收所述第一訊號的第一引腳及接收其他訊號的第二引腳， 所述第二電路更包含在第三電路、所述第一引腳或所述第二引腳及對所述第二電路供給電源電壓的節點之間串聯連接的第一電阻元件及第一切換元件， 所述第三電路向所述第一切換元件發送基於所述第一訊號的第四訊號， 所述第一切換元件基於所述第四訊號而被控制。
  6. 如請求項5所述的記憶體系統，其中，於對所述第一記憶體晶片的寫入動作的情況下， 所述第一切換元件基於所述第四訊號而被控制為連接狀態。
  7. 如請求項5所述的記憶體系統，其中，於對所述第一記憶體晶片的讀出動作的情況下， 所述第一切換元件基於所述第四訊號而被控制為非連接狀態。
  8. 如請求項1至請求項7中任一項所述的記憶體系統，其中，所述第一記憶體晶片及所述第二記憶體晶片包含反及型快閃記憶體的電路。
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