CN105280210B - 半导体器件 - Google Patents
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Abstract
本发明涉及一种半导体器件,其包括:封装接口,其包括设置在其第一侧上的N个第一组数据焊球、设置在其第二侧上的N个第二组数据焊球和设置在所述第一侧和所述第二侧之间的M个命令/地址焊球;第一半导体芯片,其在所述封装接口之上堆叠在所述第一侧上,并且包括2N个第一组数据焊盘和M个第一命令/地址焊盘;以及第二半导体芯片,其在所述封装接口之上堆叠在所述第二侧上,并且包括2N个第二组数据焊盘和M个第二命令/地址焊盘。
Description
相关申请的交叉引用
本申请要求与2014年6月16日提交的申请号为10-2014-0072890的韩国专利申请的优先权,该韩国专利申请以参阅方式全文并入本申请。
技术领域
本发明的示意性实施例涉及半导体设计技术,更具体地涉及包括多个半导体芯片的半导体器件的封装接口。
背景技术
正在开发一种垂直设置多个半导体芯片的多芯片封装以满足在电子/信息电器中对多功能、高速操作和大容量存储的需求,并且通过提高存储模块的封装密度使电子/信息器件小型化。
发明内容
本发明的示意性实施例涉及一种将两个半导体芯片设置在一个封装接口上的半导体器件。
根据本发明的一个实施例,一种半导体器件包括:封装接口,其包括设置在其第一侧上的N个第一组数据焊球、设置在其第二侧上的N个第二组数据焊球和设置在所述第一侧和所述第二侧之间的M个命令/地址焊球;第一半导体芯片,其在所述封装接口之上堆叠在所述第一侧上,并且包括2N个第一组数据焊盘和M个第一命令/地址焊盘;和第二半导体芯片,其在所述封装接口之上堆叠在所述第二侧上,并且包括2N个第二组数据焊盘和M个第二命令/地址焊盘,其中M个所述第一命令/地址焊盘和M个所述第二命令/地址焊盘与M个所述命令/地址焊球共同联接,其中2N个所述第一组数据焊盘的一半与N个所述第一组数据焊球联接,并且其中2N个所述第二组数据焊盘的一半与N个所述第二组数据焊球联接。
通过使用与N个所述第一组数据焊球联接的2N个所述第一组数据焊盘的所述一半,所述第一半导体芯片可以以N位带宽操作。
通过使用与N个所述第二组数据焊球联接的2N个所述第二组数据焊盘的所述一半,所述第二半导体芯片可以以N位带宽操作。
通过响应于同时启用所述第一半导体芯片和所述第二半导体芯片而使用N个所述第一组数据焊球和N个所述第二组数据焊球,所述封装接口可以以2N位带宽操作。
所述第一侧可以是所述封装接口的左侧。所述第二侧可以是所述封装接口的右侧。所述第二半导体芯片可以靠近所述第一半导体芯片水平地设置。
所述第一侧可以是所述封装接口的右侧。所述第二侧可以是所述封装接口的左侧。所述第二半导体芯片可以靠近所述第一半导体芯片水平地设置。
所述第一半导体芯片可以还包括第一ZQ焊盘。所述第二半导体芯片可以还包括第二ZQ焊盘。所述封装接口可以还包括ZQ焊球,并且其中所述第一ZQ焊盘和所述第二ZQ焊盘共同地联接所述ZQ焊球联接。
所述第一半导体芯片可以还包括第一ZQ焊盘。所述第二半导体芯片可以还包括第二ZQ焊盘。所述封装接口可以还包括ZQ焊球和虚拟焊球,并且其中所述第一ZQ焊盘与所述ZQ焊球联接,并且所述第二ZQ焊盘与所述虚拟焊球联接。
N个所述第一组数据焊球可以分成N个所述第一组数据焊球的设置在所述封装接口的第一侧的第一区域中的一半和N个所述第一组数据焊球的设置在所述封装接口的第一侧的第二区域中的另一半。N个所述第二组数据焊球可以分成N个所述第二组数据焊球的设置在所述封装接口的第二侧的第一区域中的一半和N个所述第二组数据焊球的设置在所述封装接口的第二侧的第二区域中的另一半。2N个所述第一组数据焊盘可以分成2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第一区域中的一半和2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第二区域中的另一半。2N个所述第二组数据焊盘可以分成2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第一区域中的一半和2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第二区域中的另一半。在2N个所述第一组数据焊盘的所述一半当中的2N个所述第一组数据焊盘的四分之一可以与N个所述第一组数据焊球的所述一半联接。在2N个所述第一组数据焊盘的所述另一半当中的2N个所述第一组数据焊盘的四分之一可以与N个所述第一组数据焊球的所述另一半联接。在2N个所述第二组数据焊盘的所述一半当中的2N个所述第二组数据焊盘的四分之一可以与N个所述第二组数据焊球的所述一半联接。在2N个所述第二组数据焊盘的所述另一半当中的2N个所述第二组数据焊盘的四分之一可以与N个所述第二组数据焊球的所述另一半联接。
所述封装接口可以还包括设置在所述第一侧的所述第一区域中的第一组数据时钟焊球,和设置在所述第二侧的所述第一区域中的第二组数据时钟焊球。所述半导体器件可以还包括:第一线路,其联接所述第一半导体芯片的相对不靠近所述第一组数据时钟焊球的所述第二区域;第二线路,其联接所述第一半导体芯片的相对靠近所述第一组数据时钟焊球的所述第一区域,并且是具有和所述第一线路相同长度的迂回线路;第三线路,其联接所述第二半导体芯片的相对不靠近所述第二组数据时钟焊球的所述第二区域;和第四线路,其联接所述第二半导体芯片相对靠近所述第二组数据时钟焊球的所述第一区域,并且是具有和所述第三线路相同长度的迂回线路。
根据本发明的另一实施例,一种半导体器件包括:封装接口,其包括设置在第一侧的第一区域中的N个第一组数据焊球的一半,设置在所述第一侧的第二区域中的N个所述第一组数据焊球的另一半,设置在第二侧的第一区域中的N个所述第二组数据焊球的一半,设置在所述第二侧的第二区域中的N个所述第二组数据焊球的另一半,和设置在所述第一侧和所述第二侧之间的中间区域中的M个命令/地址焊球;第一半导体芯片,其在所述封装接口之上堆叠并且与所述第一侧的所述第一区域、所述第一侧的所述第二区域和所述中间区域的一部分重叠,并且包括2N个第一组数据焊盘和M个第一命令/地址焊盘;和第二半导体芯片,其在所述封装接口之上堆叠并且与所述第二侧的所述第一区域、所述第二侧的所述第二区域和所述中间区域的其它部分重叠,并且包括2N个第二组数据焊盘和M个第二命令/地址焊盘,其中M个所述第一命令/地址焊盘和M个所述第二命令/地址焊盘与M个所述地址/命令焊球共同联接,其中与所述第一侧的所述第一区域重叠的2N个所述第一组数据焊盘的四分之一与N个所述第一组数据焊球的一半联接,其中与所述第一侧的所述第二区域重叠的2N个所述第一组数据焊盘的另外四分之一与N个所述第一组数据焊球的所述另一半联接,其中与所述第二侧的所述第一区域重叠的2N个所述第二组数据焊盘的四分之一与N个所述第二组数据焊球的一半联接,并且其中与所述第二侧的所述第二区域重叠的2N个所述第二组数据焊盘的另外四分之一与N个所述第二组数据焊球的所述另一半联接。
通过使用与N个所述第一组数据焊球的所述一半和N个所述第一组数据焊球的所述另一半联接的2N个所述第一组数据焊盘的所述一半,所述第一半导体芯片可以以N位带宽操作。
通过使用与N个所述第二组数据焊球的所述一半和N个所述第二组数据焊球的所述另一半联接的2N个所述第二组数据焊盘的所述一半,所述第二半导体芯片可以以N位带宽操作。
通过响应于同时启用所述第一半导体芯片和所述第二半导体芯片使用N个所述第一组数据焊球的所述一半、N个所述第一组数据焊球的所述另一半、N个所述第二组数据焊球的所述一半和N个所述第二组数据焊球的所述另一半,所述封装接口可以以2N位带宽操作。
所述第一侧可以是所述封装接口的左侧。所述第二侧可以是所述封装接口的右侧。
所述第一侧可以是所述封装接口的右侧。所述第二侧可以是所述封装接口的左侧。
所述第一半导体芯片可以还包括第一ZQ焊盘。所述第二半导体芯片可以还包括第二ZQ焊盘。所述封装接口可以还包括ZQ焊球,并且其中所述第一ZQ焊盘和所述第二ZQ焊盘共同联接所述ZQ焊球联接。
所述第一半导体芯片可以还包括第一ZQ焊盘。所述第二半导体芯片可以还包括第二ZQ焊盘。所述封装接口可以还包括ZQ焊球和虚拟焊球,并且其中所述第一ZQ焊盘与所述ZQ焊球联接,并且所述第二ZQ焊盘与所述虚拟焊球联接。
2N个所述第一组数据焊盘可以分成2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第一区域中的一半和2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第二区域中的另一半。2N个第二组数据焊盘可以分成2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第一区域中的一半和2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第二区域中的另一半。在2N个所述第一组数据焊盘的所述一半当中的2N个所述第一数据焊盘的四分之一可以与N个所述第一组数据焊球的所述一半联接。在2N个所述第一组数据焊盘的所述另一半当中的2N个所述第一数据焊盘的四分之一可以与N个所述第一组数据焊球的所述另一半联接。在2N个所述第二组数据焊盘的所述一半当中的2N个所述第二数据焊盘的四分之一可以与N个所述第二组数据焊球的所述一半联接。在2N个所述第二组数据焊盘的所述另一半当中的2N个所述第二数据焊盘的四分之一可以与N个所述第二组数据焊球的所述另一半联接。
所述封装接口可以还包括设置在所述第一侧的所述第一区域中的第一组数据时钟焊球,和设置在所述第二侧的所述第一区域中的第二组数据时钟焊球。所述半导体器件可以还包括:第一线路,其联接所述第一半导体芯片的相对不靠近所述第一组数据时钟焊球的所述第二区域;第二线路,其联接所述第一半导体芯片的相对靠近所述第一组数据时钟焊球的所述第一区域,并且是具有和所述第一线路相同长度的迂回线路;第三线路,其联接所述第二半导体芯片的相对不靠近所述第二组数据时钟焊球的所述第二区域;和第四线路,其联接所述第二半导体芯片的相对靠近所述第二组数据时钟焊球的所述第一区域,并且是具有和所述第三线路相同长度的迂回线路。
附图说明
图1说明堆叠在半导体器件的封装接口上的单个半导体芯片。
图2说明了平行堆叠在根据本发明实施例的半导体器件的封装接口上的两个半导体芯片。
图3说明了在图2中示出的半导体器件的阻抗校准。
图4说明了在图2中示出的半导体器件的数据时钟路径。
具体实施方式
下文将参照附图更详细地描述本发明的示意性实施例。提供这些实施例来使本文全面和完整,并且向本领域技术人员完整表达本发明的范围。
图1说明堆叠在半导体器件的封装接口上的一个半导体芯片。
参照图1,单个半导体芯片20堆叠在封装接口10上。
封装接口10包括设置在封装接口10的一侧(称为“一侧区域120和130”)的两个区域120和130中的N个第一组数据焊球DQ<0:7>和DQ<8:15>,设置在封装接口10的另一侧(称为“另一侧区域140和150”)的两个区域140和150中的N个第二组数据焊球DQ<16:23>和DQ<24:31>、以及设置在封装接口10的一侧上的区域120和130和封装接口10的另一侧上的区域140和150之间的中间区域100和110中的M个命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>。
在封装接口10之上,半导体芯片20与一侧区域120和130、另一侧区域140和150以及中间区域100和110重叠地堆叠。半导体芯片20包括2N个数据焊盘BYTE0、BYTE1、BYTE2和BYTE3以及M个命令/地址焊盘CMD/ADD。2N个数据焊盘BYTE0、BYTE1、BYTE2和BYTE3被分成设置在半导体芯片20的第一区域220中的N个第一组数据焊盘BYTE0和BYTE1和设置在半导体芯片20的第二区域240中的N个第二组数据焊盘BYTE2和BYTE3。M个命令/地址焊盘CMD/ADD设置在半导体芯片20的第一区域220和第二区域240之间的中间区域200中。
由于在封装接口10之上半导体芯片20堆叠在中间区域100和110中,半导体芯片20的第一区域220靠近封装接口10的一侧区域120和130设置,并且半导体芯片20的第二区域240靠近封装接口10的另一侧区域140和150设置。
彼此靠近地设置的N个第一组数据焊球DQ<0:7>和DQ<8:15>和N个第一组数据焊盘BYTE0和BYTE1彼此联接。
彼此靠近地设置的N个第二组数据焊球DQ<16:23>和DQ<24:31>和N个第二组数据焊盘BYTE2和BYTE3彼此联接。
M个命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>和M个命令/地址焊盘CMD/ADD彼此联接。
如上所述,当半导体芯片20堆叠在封装接口10上时,堆叠在封装接口10的中间区域100和110中的半导体芯片20使用所有2N个第一和第二组数据焊球DQ<0:7>、DQ<8:15>、DQ<16:23>和DQ<24:31>和M个命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>。换句话说,半导体芯片20使用分别联接至2N个第一和第二组数据焊盘BYTE0、BYTE1、BYTE2和BYTE3的封装接口10的2N个第一和第二组数据焊球DQ<0:7>、DQ<8:15>、DQ<16:23>和DQ<24:31>。类似地,半导体芯片20使用分别联接至M个命令/地址焊盘CMD/ADD的封装接口10的M个命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>。
图2说明了平行堆叠在根据本发明实施例的半导体器件的封装接口上的两个半导体芯片。
参照图2,第一半导体芯片30和第二半导体芯片40可以在半导体器件的封装接口10之上平行堆叠。
封装接口10可以包括设置在封装接口10的一侧(称为“一侧区域120和130”)上的两个区域120和130中的N个第一组数据焊球DQ<0:7>和DQ<8:15>、设置在封装接口10的另一侧(称为“另一侧区域140和150”)上的第二区域140和150中的N个第二组数据焊球DQ<16:23>和DQ<24:31>、以及设置在封装接口10的一侧上的区域120和130和在封装接口10的另一侧的区域140和150之间的中间区域100和110中的M个命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>。N个第一组数据焊球DQ<0:7>和DQ<8:15>可以分成设置在封装接口10的一侧区域120和130的第一区域120中的N个第一组数据焊球的一半DQ<0:7>,和设置在封装接口10的一侧区域120和130的第二区域130中的N个第一组数据焊球的另一半DQ<8:15>。N个第二组数据焊球DQ<16:23>和DQ<24:31>可以被分成设置在封装接口10的另一侧区域140和150中的第一区域140中的N个第二组数据焊球的一半DQ<16:23>和设置在封装接口10的另一侧区域140和150的第二区域150中的N个第二组数据焊球的另一半DQ<24:31>。M个命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>可以设置在封装接口10的一侧区域120和130的第一区域120和另一侧区域140和150的第一区域140之间的中间区域100中,和在封装接口10的一侧区域120和130的第二区域130和另一侧区域140和150的第二区域150之间的中间区域110中。
在图2中示出的封装接口10的结构可以与在图1中示出的封装接口10的结构完全相同。
在封装接口10之上,第一半导体芯片30可以堆叠在一侧区域120和130上。换句话说,第一半导体芯片30可以在封装接口10之上堆叠,并且可以与封装接口10的一侧区域120和130的第一区域120和第二区域130以及中间区域100和110的一部分重叠。第一半导体芯片30包括2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13和M个第一命令/地址焊盘CMD1/ADD1。2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13可以被分成设置在第一半导体芯片30的第一区域320中的2N个第一组数据焊盘的一半BYTE10和BYTE11和设置在第一半导体芯片30的第二区域340中的2N个第一组数据焊盘的另一半BYTE12和BYTE13。M个第一命令/地址焊盘CMD1/ADD1设置在第一半导体芯片30的第一区域320和第二区域340之间的中间区域300中。
在图2中示出的第一半导体芯片30的结构类似于在图1中示出的半导体芯片20的结构。由于在封装接口10之上,第一半导体芯片30堆叠在一侧区域120和130上,第一半导体芯片30的第一区域320靠近一侧区域120和130的第一区域120设置,并且第一半导体芯片30的第二区域340靠近一侧区域120和130的第二区域130设置。
第二半导体芯片40可以在封装接口10之上堆叠在另一侧区域140和150上。换句话说,第二半导体芯片40在封装接口10之上被堆叠,并且可以与另一侧区域140和150的第一区域140和第二区域150以及封装接口10的中间区域100和110的一部分重叠。第二半导体芯片40包括2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23和M个第二命令/地址焊盘CMD2/ADD2。2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23可以分成设置在第二半导体芯片40的第一区域420中的2N个第二组数据焊盘的一半BYTE20和BYTE21和设置在第二半导体芯片40的第二区域440中的2N个第二组数据焊盘的另一半BYTE22和BYTE23。M个第二命令/地址焊盘CMD2/ADD2设置在第二半导体芯片40的第一区域420和第二区域440之间的中间区域400中。
在图2中示出的第二半导体芯片40的结构与在图1中示出的半导体芯片20的结构类似。由于在封装接口10之上,第二半导体芯片40堆叠在另一侧区域140和150上,第二半导体芯片40的第一区域420靠近另一侧区域140和150的第一区域140设置,第二半导体芯片40的第二区域440靠近另一侧区域140和150的第二区域150设置。
包括在第一半导体芯片30中的M个第一命令/地址焊盘CMD1/ADD1和包括在第二半导体芯片40中的M个第二命令/地址焊盘CMD2/ADD2可以与包括在封装接口10中的M个命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>共同地联接。
在包括在第一半导体芯片30中彼此靠近设置的2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13当中的N个第一组数据焊盘BYTE10和BYTE12可以与包括在封装接口10中的N个第一组数据焊球DQ<0:7>和DQ<8:15>联接。尽管它们彼此靠近设置,可以不使用包括在第一半导体芯片30中的2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13当中的2N个第一组数据焊盘的另一半BYTE11和BYTE13。这是因为在2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13当中,与封装接口10的一侧区域120和130的第一区域120重叠的N个第一组数据焊盘的一半可以被设置为与N个第一组数据焊球的一半DQ<0:7>联接,并且在2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13当中,与封装接口10的一侧区域120和130的第二区域130重叠的N个第一组数据焊盘的另一半BYTE12可以被设置为与N个第一组数据焊球的另一半DQ<8:15>联接。具体来说,在2N个第一组数据焊盘的一半BYTE10和BYTE11当中,2N个第一组数据焊盘的四分之一BYTE10和N个第一组数据焊球DQ<0:7>彼此联接,并且2N个第一组数据焊盘的另外四分之一BYTE11可以不与封装接口10联接。而且,在2N个第一组数据焊盘的另一半BYTE12和BYTE13当中,2N个第一数据焊盘的四分之一BYTE12与第二组数据焊球DQ<8:15>彼此联接,并且2N个第一组数据焊盘的另外四分之一BYTE13可以不与封装接口10联接。
总之,当包括2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13的第一半导体芯片30被应用于图1中示出的半导体芯片20堆叠在封装接口10上的结构时,半导体芯片20可以以2N位带宽操作,在该带宽2N位数据同时地输入/输出。
但是,由于在包括在半导体芯片30中的2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13当中,N个第一组数据焊盘BYTE10和BYTE12可以与包括在封装接口10中的N个第一组数据焊球DQ<0:7>和DQ<8:15>联接,并且另外N个第一组数据焊盘BYTE11和BYTE13可以不与在图2中示出的本发明的实施例的封装接口10联接,第一半导体芯片30可以以N位带宽操作,在该带宽N位数据同时输入/输出。
在包括在第二半导体芯片40中的2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23当中,彼此靠近地设置的N个第二组数据焊盘BYTE20和BYTE22可以与包括在封装接口10中的N个第二组数据焊球DQ<16:23>和DQ<24:31>联接。尽管它们彼此靠近地设置,可以不使用在包括在第二半导体芯片40中的2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23当中的2N个第二组数据焊盘中的另一半BYTE1和BYTE23。这是因为,在2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23当中的与封装接口10的另一侧区域140和150的第一区域140重叠的N个第二组数据焊盘的一半BYTE20可以被设置为与N个第二组数据焊球的一半DQ<16:23>联接,并且在2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23当中的与封装接口10的另一侧区域140和150的第二区域150重叠的N个第二组数据焊盘的另一半BYTE22可以被设置为与N个第二组数据焊球的另一半DQ<24:31>联接。具体来说,在2N个第二组数据焊盘的一半BYTE20和BYTE21当中,2N个第二组数据焊盘的四分之一BYTE20与N个第二组数据焊球的一半DQ<16:23>彼此联接,并且2N个第二组数据焊盘的另外四分之一BYTE21可以不与封装接口10联接。另外,在2N个第二组数据焊盘的另一半BYTE22和BYTE23当中,2N个第二组数据焊盘的四分之一BYTE22与N个第二组数据焊球的另一半DQ<24:31>彼此联接,并且2N个第二组数据焊盘的另外四分之一BYTE23可以不与封装接口10联接。
总之,当包括2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23的第二半导体芯片40被应用于图1中示出的半导体芯片20堆叠在封装接口10上的结构时,可以以2N位带宽操作半导体芯片20,在该带宽2N位数据被同时输入/输出。
但是,由于在包括在半导体芯片40中的2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23当中,N个第二组数据焊盘BYTE20和BYTE22可以与包括在封装接口10中的N个第二组数据焊球DQ<16:23>和DQ<24:31>联接,并且其它N个第二组数据焊盘BYTE21和BYTE23可以不与在图2所示的本发明的实施例中的封装接口10联接,第二半导体芯片40可以以N位带宽操作,在该带宽N位数据被同时输入/输出。
如上所示,根据本发明的实施例,第一半导体芯片30和第二半导体芯片40独立地以N位带宽操作。但是,第一和第二半导体芯片30和40可以被同时启用。在这种情况下,封装接口10可以以2N位带宽操作,在该带宽上,通过使用N个第一组数据焊球DQ<0:7>和DQ<8:15>和N个第二组数据焊球DQ<16:23>和DQ<24:31>,2N位数据被同时输入/输出。
换句话说,如图1所示的具有堆叠在其上的单个半导体芯片20的封装接口10以2N位带宽操作,在该带宽上2N位数据被同时输入/输出,类似地,根据本发明的实施例,如图2所示,具有平行堆叠在其上的第一和第二半导体芯片30和40的封装接口10可以以2N位带宽操作,在该带宽上2N位数据被同时输入/输出。
由于根据本发明的实施例在图2中示出的封装接口10的半导体芯片30和40共同使用命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>,并且同时接收它们,两个半导体芯片30和40可以操作为单个半导体芯片。
因此,根据本发明的实施例在图2中示出的半导体器件和在图1中示出的半导体器件可以看似以完全相同的方式操作。但是,由于两个半导体芯片30和40在图2中所示的半导体器件的封装接口10之上平行堆叠,单个半导体芯片20堆叠在图1中所示的半导体器件的封装接口10之上,在图2中示出的半导体器件的封装接口10的存储容量可以比图1所示的半导体器件的封装接口10的存储容量大2倍。
在上述结构中,描述了第一半导体芯片30可以堆叠在封装接口10之上的一侧区域120和130上,并且第二半导体芯片40可以堆叠在封装接口10之上的另一侧区域140和150上。如图2所示,一侧区域120和130可以设置在封装接口10的左侧上,并且另一侧区域140和150可以设置在封装接口10的右侧上。
但是,在图2中示出的结构仅是一个实施例。根据器件设计,与附图所示不同,一侧区域120和130可以设置在封装接口10的右侧上,另一侧区域140和150可以设置在封装接口10的左侧上。
图3说明了在图2中示出的半导体器件的阻抗校准。
下面简要描述半导体器件需要阻抗校准的原因。
半导体器件被应用于各种电子器件,并且广泛应用于许多不同的领域。另外,由于电子器件以高速运行,可以减小在半导体器件之间交换的信号的摆动宽度从而使在信号传送过程中发生的延迟时间最短。由于信号的摆动宽度减小,噪音的影响增加,在半导体器件间由阻抗不匹配引起的信号的反射效应增强。由于工艺、电压和温度(PVT)变化发生阻抗不匹配,因此数据的高速传送被干扰,并且输出数据会发生畸变。
为了解决这些问题,终端电阻(On-Die Termination,ODT)电路被应用于需要高速运行的半导体器件,并且在输出器件之间的阻抗不匹配通过ODT电路解决。因此,ODT电路必须被实现以控制电阻,并且引入阻抗校准电路以通过例如ZQ焊盘的预定片来控制ODT电路的电阻。
虽然在图3中没有详细示出,在第一半导体芯片30内包括ODT电路、阻抗校准电路和第一ZQ焊盘。
类似地,尽管在图3中没有详细示出,在第二半导体芯片40内包括ODT电路、阻抗校准电路和第二ZQ焊盘。
如图3所示,在封装接口10中可以包括ZQ焊球ZQ。因此,包括在封装接口10中的ZQ焊球ZQ可以与包括在第一半导体芯片30中的第一ZQ焊盘和包括在第二半导体芯片40中的第二ZQ焊盘共同联接。
换句话说,在第一半导体芯片30上的阻抗校准操作和在第二半导体芯片40上的阻抗校准操作可以通过包括在封装接口10中的单个ZQ焊球ZQ控制。
同时,例如参照图1描述的封装接口10,可以为单个半导体芯片设计图3中示出的封装接口10。因此,如图3所示,单个ZQ焊球ZQ可以包括在封装接口10中。
为了使半导体芯片的阻抗校准效果最大化,如果在每一个半导体芯片中独立地包括用于阻抗校准的ZQ焊盘将是有益的。因此,包括在封装接口10中的可用的虚拟焊球NC和单个ZQ焊球ZQ可以用于阻抗校准。
例如,包括在封装接口10中的ZQ焊球ZQ可以与第一半导体芯片30的ZQ焊盘联接,并且包括在封装接口10中的虚拟焊球NC可以与第二半导体芯片40的ZQ焊盘联接。换句话说,在第一半导体芯片30上的阻抗校准操作可以通过包括在封装接口10中的单个ZQ焊球ZQ控制,并且在第二半导体芯片40上的阻抗校准操作可以通过包括在封装接口10中的单个虚拟焊球NC控制。
相反,包括在封装接口10中的ZQ焊球ZQ可以与第二半导体芯片40的ZQ焊盘联接,包括在封装接口10中的虚拟焊球NC可以与第一半导体芯片30的ZQ焊盘联接。换句话说,在第二半导体芯片40上的阻抗校准操作可以通过包括在封装接口10中的单个ZQ焊球ZQ被控制,并且在第一半导体芯片30上的阻抗校准操作可以通过包括在封装接口10中的单个虚拟焊球NC控制。
如上所述,当阻抗校准操作通过使用包括在封装接口10中的可用的虚拟焊球NC和ZQ焊球ZQ被控制时,比当在半导体芯片30和40上的阻抗校准操作通过单个ZQ焊球ZQ被共同控制可能需要更复杂的控制操作。
当在半导体芯片30和40上的阻抗校准操作可以通过包括在封装接口10中的单个ZQ焊球ZQ被共同控制时,应用于参照图1描述的半导体芯片20的传统阻抗校准操作可以被应用于半导体芯片30和40。
但是,当通过使用包括在封装接口10中的虚拟焊球NC和ZQ焊球ZQ控制阻抗校准操作时,应用于参照图1描述的半导体芯片20的传统阻抗校准操作可以被应用于联接至ZQ焊球ZQ的半导体芯片30,而且,单独的阻抗校准操作可以应用于联接至虚拟焊球NC的半导体芯片40。
由于通过ZQ焊球ZQ在半导体芯片30和40上的阻抗校准操作对于本领域技术人员是公知的,因此本文省略了关于其的详细说明。
图4说明了在图2中示出的半导体器件的数据时钟路径。
数据时钟是在半导体器件中输入/输出数据的基准。系统时钟是关于例如半导体器件的命令/地址的半导体器件操作的信号输入/输出的基准。
由于最近开发的半导体器件的数据通常以高速输入/输出,数据时钟的频率通常比系统时钟的频率高很多。
因此,稳定地传送数据时钟是重要的问题,因为即使在传送数据时钟的过程中发生很小的抖动或噪音,数据传送的可靠性也会显著地下降。
参照图4,封装接口10还包括设置在一侧区域120和130的第一区域120中的第一组数据时钟焊球WCK01和WCK01#和设置在另一侧区域140和150的第一区域140中的第二组数据时钟焊球WCK23和WCK23#。
通过第一组数据时钟焊球WCK01和WCK01#提供的数据时钟可以被共同传送至包括在第一半导体芯片30中的2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13。
具体来说,数据时钟必须被稳定地提供至在包括在第一半导体芯片30中的2N个第一组数据焊盘BYTE10、BYTE11、BYTE12和BYTE13中的直接联接封装接口10联接的2N个第一组数据焊盘的一半BYTE10和BYTE11当中的2N个第一组数据焊盘的四分之一BYTE10和2N个第一组数据焊盘当中的另一半BYTE12和BYTE13中的2N个第一组数据焊盘的四分之一BYTE12。
由于在2N个第一组数据焊盘的一半BYTE10和BYTE11当中的2N个第一组数据焊盘的四分之一BYTE10设置在第一半导体芯片30的第一区域320中,在2N个第一组数据焊盘的一半BYTE10和BYTE11当中的2N个第一组数据焊盘的四分之一BYTE10相对靠近封装接口10的一侧区域120和130的第一区域120,在该第一区域120中设置第一组数据时钟焊球WCK01和WCK01#。由于在2N个第一组数据焊盘的另一半BYTE12和BYTE13当中的2N个第一组数据焊盘的四分之一BYTE12设置在第一半导体芯片30的第二区域340中,在2N个第一组数据焊盘的另一半BYTE12和BYTE13当中的2N个第一组数据焊盘的四分之一BYTE12相对不靠近封装接口10的一侧区域120和130的第一区域120,在该第一区域120中设置第一组数据时钟焊球WCK01和WCK01#。
因此,将第一组数据时钟焊球WCK01和WCK01#联接至第一半导体芯片30的相对不靠近第一组数据时钟焊球WCK01和WCK01#的第二区域340的第一线路LINE1,和将第一组数据时钟焊球WCK01和WCK01#联接至第一半导体芯片30的相对靠近第一组数据时钟焊球WCK01和WCK01#的第一区域320的第二线路LINE2可以被设置为使得第一线路LINE1和第二线路LINE2的长度彼此相同。例如,如图4所示,第一线路LINE1将第一组数据时钟焊球WCK01和WCK01#沿直线联接至第二区域340,并且第二线路LINE2将第一组数据时钟焊球WCK01和WCK01#迂回联接至第一区域320,使得第一线路LINE1和第二线路LINE2的长度彼此相同。
类似地,通过第二组数据时钟焊球WCK23和WCK23#提供的数据时钟可以被共同传送至包括在第二半导体芯片40中的2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23。
具体来说,数据时钟必须被稳定地提供至包含在第二半导体芯片40中的2N个第二组数据焊盘BYTE20、BYTE21、BYTE22和BYTE23当中的直接与封装接口10联接的2N个第二组数据焊盘BYTE20和BYTE21当中的2N个第二组数据焊盘的四分之一BYTE20和2N个第二组数据焊盘的另一半BYTE22和BYTE23当中的2N个第二组数据焊盘的四分之一BYTE22。
由于在2N个第二组数据焊盘的一半BYTE20和BYTE21当中的2N个第二组数据焊盘的四分之一BYTE20设置在第二半导体芯片40的第一区域中,在2N个第二组数据焊盘的一半BYTE20和BYTE21当中的2N个第二组数据焊盘的四分之一BYTE20相对靠近封装接口10的另一侧区域140和150的第一区域140,在该第一区域140中设置第二组数据时钟焊球WCK23和WCK23#。由于在2N个第二组数据焊盘的另一半BYTE22和BYTE23当中的2N个第二组数据焊盘的四分之一BYTE22设置在第二半导体芯片40的第二区域440中,在2N个第二组数据焊盘的另一半BYTE22和BYTE23当中的2N个第二组数据焊盘的四分之一BYTE22相对不靠近封装接口10的另一侧区域140和150的第一区域140,在该第一区域140中设置第二组数据时钟焊球WCK23和WCK23#。
因此,当将数据时钟焊球WCK23和WCK23#联接至第二半导体芯片40的相对不靠近第二组数据时钟焊球WCK23和WCK23#的第二区域440的第三线路LINE3和将第二组数据时钟焊球WCK23和WCK23#联接至第二半导体芯片40的相对靠近第二组数据时钟焊球WCK23和WCK23#的第一区域420的第四线路LINE4可以被设置为使得第三线路LINE3和第四线路LINE4的长度彼此相同。例如,如图4所示,第三线路LINE3沿直线将第二组数据时钟焊球WCK23和WCK23#联接至第二区域440,第四线路LINE4将第二组数据时钟焊球WCK23和WCK23#迂回地联接至第一区域420使得第三线路LINE3和第四线路LINE4的长度彼此相同。
根据本发明的实施例,包括在封装接口10中的命令/地址焊球RAS#、CAS#、CS#和WE#/A<0:13>和BA<0:3>可以被两个半导体芯片共用,在两个半导体芯片30和40平行堆叠在典型地堆叠单个半导体芯片20的封装接口10之上之后,包括在封装接口10中的第一组和第二组数据焊球DQ<0:7>、DQ<8:15>、DQ<16:23>和DQ<24:31>可以针对两个半导体芯片30和40分别被分成DQ<0:7>和DQ<8:15>/DQ<16:23>和DQ<24:31>的两组。由于在数据输入/输出带宽减小一半时,半导体芯片30和40同时操作,所以在典型的数据输入/输出带宽保持不变时,两个半导体芯片30和40通过封装接口10可以一起操作为单个半导体芯片。
另外,对于单个半导体芯片20的操作控制也可以用于两个半导体芯片30和40。
总之,根据本发明的实施例,由于多个命令/地址焊球可以被两个半导体芯片共同使用,所以两个半导体芯片可以操作为单个半导体芯片,并且多个数据焊球可以针对两个半导体芯片被分成两半,所述两个半导体芯片平行堆叠在典型地堆叠单个半导体芯片的封装接口之上。
因此,封装接口的容量可以被翻倍而封装接口的尺寸和控制方法与传统封装接口相同。
尽管已经参照特定实施例描述了本发明,应注意,本发明的实施例是描述性的,而非限制性的。另外,应注意,在不偏离由随附权利要求书限定的本发明的范围的情况下,本发明可以由本领域技术人员通过替换、修改和变型并采用各种方式来实现。
Claims (20)
1.一种半导体器件,其包括:
封装接口,其包括设置在其第一侧上的N个第一组数据焊球、设置在其第二侧上的N个第二组数据焊球和设置在所述第一侧和所述第二侧之间的M个命令/地址焊球;
第一半导体芯片,其在所述封装接口之上堆叠在所述第一侧上,并且包括2N个第一组数据焊盘和M个第一命令/地址焊盘;以及
第二半导体芯片,其在所述封装接口之上堆叠在所述第二侧上,并且包括2N个第二组数据焊盘和M个第二命令/地址焊盘,
其中M个所述第一命令/地址焊盘和M个所述第二命令/地址焊盘与M个所述命令/地址焊球共同联接,
其中2N个所述第一组数据焊盘的一半与N个所述第一组数据焊球联接,并且
其中2N个所述第二组数据焊盘的一半与N个所述第二组数据焊球联接。
2.根据权利要求1所述的半导体器件,其中通过使用与N个所述第一组数据焊球联接的2N个所述第一组数据焊盘的所述一半,所述第一半导体芯片以N位带宽操作。
3.根据权利要求2所述的半导体器件,其中通过使用与N个所述第二组数据焊球联接的2N个所述第二组数据焊盘的所述一半,所述第二半导体芯片以N位带宽操作。
4.根据权利要求3所述的半导体器件,其中通过响应于同时启用所述第一半导体芯片和所述第二半导体芯片而使用N个所述第一组数据焊球和N个所述第二组数据焊球,所述封装接口以2N位带宽操作。
5.根据权利要求1所述的半导体器件,
其中所述第一侧是所述封装接口的左侧,
其中所述第二侧是所述封装接口的右侧,并且
其中所述第二半导体芯片靠近所述第一半导体芯片水平地设置。
6.根据权利要求1所述的半导体器件,
其中所述第一侧是所述封装接口的右侧,
其中所述第二侧是所述封装接口的左侧,并且
其中所述第二半导体芯片靠近所述第一半导体芯片水平地设置。
7.根据权利要求1所述的半导体器件,
其中所述第一半导体芯片还包括第一ZQ焊盘,
其中所述第二半导体芯片还包括第二ZQ焊盘,
其中所述封装接口还包括ZQ焊球,并且
其中所述第一ZQ焊盘和所述第二ZQ焊盘与所述ZQ焊球共同地联接。
8.根据权利要求1所述的半导体器件,
其中所述第一半导体芯片包括第一ZQ焊盘,
其中所述第二半导体芯片还包括第二ZQ焊盘,
其中所述封装接口还包括ZQ焊球和虚拟焊球,并且
其中所述第一ZQ焊盘与所述ZQ焊球联接,并且所述第二ZQ焊盘与所述虚拟焊球联接。
9.根据权利要求1所述的半导体器件,
其中N个所述第一组数据焊球分成N个所述第一组数据焊球的设置在所述封装接口的第一侧的第一区域中的一半,和N个所述第一组数据焊球的设置在所述封装接口的第一侧的第二区域中的另一半,
其中N个所述第二组数据焊球分成N个所述第二组数据焊球的设置在所述封装接口的第二侧的第一区域中的一半和N个所述第二组数据焊球的设置在所述封装接口的第二侧的第二区域中的另一半,
其中2N个所述第一组数据焊盘分成2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第一区域中的一半和2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第二区域中的另一半,
其中2N个所述第二组数据焊盘分成2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第一区域中的一半和2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第二区域中的另一半,
其中在2N个所述第一组数据焊盘的所述一半当中的2N个所述第一组数据焊盘的四分之一与N个所述第一组数据焊球的所述一半联接,
其中在2N个所述第一组数据焊盘的所述另一半当中的2N个所述第一组数据焊盘的四分之一与N个所述第一组数据焊球的所述另一半联接,
其中在2N个所述第二组数据焊盘的所述一半当中的2N个所述第二组数据焊盘的四分之一与N个所述第二组数据焊球的所述一半联接,并且
其中在2N个所述第二组数据焊盘的所述另一半当中的2N个所述第二组数据焊盘的四分之一与N个所述第二组数据焊球的所述另一半联接。
10.根据权利要求9所述的半导体器件,
其中所述封装接口还包括设置在所述第一侧的所述第一区域中的第一组数据时钟焊球,和设置在所述第二侧的所述第一区域中的第二组数据时钟焊球,并且
所述半导体器件还包括:
第一线路,其联接所述第一半导体芯片的相对不靠近所述第一组数据时钟焊球的所述第二区域;
第二线路,其联接所述第一半导体芯片的相对靠近所述第一组数据时钟焊球的所述第一区域,并且是具有和所述第一线路相同长度的迂回线路;
第三线路,其联接所述第二半导体芯片的相对不靠近所述第二组数据时钟焊球的所述第二区域;和
第四线路,其联接所述第二半导体芯片的相对靠近所述第二组数据时钟焊球的所述第一区域,并且是具有和所述第三线路相同长度的迂回线路。
11.一种半导体器件,其包括:
封装接口,其包括设置在第一侧的第一区域中的N个第一组数据焊球的一半,设置在所述第一侧的第二区域中的N个所述第一组数据焊球的另一半,设置在第二侧的第一区域中的N个第二组数据焊球的一半,设置在所述第二侧的第二区域中的N个所述第二组数据焊球的另一半,和设置在所述第一侧和所述第二侧之间的中间区域中的M个命令/地址焊球;
第一半导体芯片,其在所述封装接口之上堆叠并且与所述第一侧的所述第一区域、所述第一侧的所述第二区域和所述中间区域的一部分重叠,并且包括2N个第一组数据焊盘和M个第一命令/地址焊盘;以及
第二半导体芯片,其在所述封装接口之上堆叠并且与所述第二侧的所述第一区域、所述第二侧的所述第二区域和所述中间区域的其它部分重叠,并且包括2N个第二组数据焊盘和M个第二命令/地址焊盘,
其中M个所述第一命令/地址焊盘和M个所述第二命令/地址焊盘与M个所述命令/地址焊球共同联接,
其中与所述第一侧的所述第一区域重叠的2N个所述第一组数据焊盘的四分之一与N个所述第一组数据焊球的一半联接,
其中与所述第一侧的所述第二区域重叠的2N个所述第一组数据焊盘的另外四分之一与N个所述第一组数据焊球的所述另一半联接,
其中与所述第二侧的所述第一区域重叠的2N个所述第二组数据焊盘的四分之一与N个所述第二组数据焊球的一半联接,并且
其中与所述第二侧的所述第二区域重叠的2N个所述第二组数据焊盘的另外四分之一与N个所述第二组数据焊球的所述另一半联接。
12.根据权利要求11所述的半导体器件,其中通过使用与N个所述第一组数据焊球的所述一半和N个所述第一组数据焊球的所述另一半联接的2N个所述第一组数据焊盘的所述一半,所述第一半导体芯片以N位带宽操作。
13.根据权利要求12所述的半导体器件,其中通过使用与N个所述第二组数据焊球的所述一半和N个所述第二组数据焊球的所述另一半联接的2N个所述第二组数据焊盘的所述一半,所述第二半导体芯片以N位带宽操作。
14.根据权利要求13所述的半导体器件,其中通过响应于同时启用所述第一半导体芯片和所述第二半导体芯片而使用N个所述第一组数据焊球的所述一半、N个所述第一组数据焊球的所述另一半、N个所述第二组数据焊球的所述一半和N个所述第二组数据焊球的所述另一半,所述封装接口以2N位带宽操作。
15.根据权利要求11所述的半导体器件,
其中所述第一侧是所述封装接口的左侧,并且
其中所述第二侧是所述封装接口的右侧。
16.根据权利要求11所述的半导体器件,
其中所述第一侧是所述封装接口的右侧,
其中所述第二侧是所述封装接口的左侧。
17.根据权利要求11所述的半导体器件,
其中所述第一半导体芯片还包括第一ZQ焊盘,
其中所述第二半导体芯片还包括第二ZQ焊盘,
其中所述封装接口还包括ZQ焊球,并且
其中所述第一ZQ焊盘和所述第二ZQ焊盘与所述ZQ焊球共同联接。
18.根据权利要求11所述的半导体器件,
其中所述第一半导体芯片还包括第一ZQ焊盘,
其中所述第二半导体芯片还包括第二ZQ焊盘,
其中所述封装接口还包括ZQ焊球和虚拟焊球,并且
其中所述第一ZQ焊盘与所述ZQ焊球联接,并且所述第二ZQ焊盘与所述虚拟焊球联接。
19.根据权利要求11所述的半导体器件,
其中2N个所述第一组数据焊盘分成2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第一区域中的一半和2N个所述第一组数据焊盘的设置在所述第一半导体芯片的第二区域中的另一半,
其中2N个第二组数据焊盘分成2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第一区域中的一半和2N个所述第二组数据焊盘的设置在所述第二半导体芯片的第二区域中的另一半,
在2N个所述第一组数据焊盘的所述一半当中的2N个所述第一组数据焊盘的四分之一与N个所述第一组数据焊球的所述一半联接,
在2N个所述第一组数据焊盘的所述另一半当中的2N个所述第一组数据焊盘的四分之一与N个所述第一组数据焊球的所述另一半联接,
在2N个所述第二组数据焊盘的所述一半当中的2N个所述第二组数据焊盘的四分之一与N个所述第二组数据焊球的所述一半联接,
在2N个所述第二组数据焊盘的所述另一半当中的2N个所述第二组数据焊盘的四分之一与N个所述第二组数据焊球的所述另一半联接。
20.根据权利要求19所述的半导体器件,
其中所述封装接口还包括设置在所述第一侧的所述第一区域中的第一组数据时钟焊球,和设置在所述第二侧的所述第一区域中的第二组数据时钟焊球,并且
其中所述半导体器件还包括:
第一线路,其联接所述第一半导体芯片的相对不靠近所述第一组数据时钟焊球的所述第二区域;
第二线路,其联接所述第一半导体芯片的相对靠近所述第一组数据时钟焊球的所述第一区域,并且是具有和所述第一线路相同长度的迂回线路;
第三线路,其联接所述第二半导体芯片的相对不靠近所述第二组数据时钟焊球的所述第二区域;和
第四线路,其联接所述第二半导体芯片的相对靠近所述第二组数据时钟焊球的所述第一区域,并且是具有和所述第三线路相同长度的迂回线路。
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