CN108133724A - Zq校准方法和执行该方法的存储器器件 - Google Patents

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Abstract

被配置为执行ZQ校准方法的存储器器件可以包括共享连接到ZQ引脚的电阻器的第一裸芯和第二裸芯。第一裸芯可以被配置为响应于从存储器器件外部施加的ZQ校准命令，使用电阻器执行第一校准操作。第一裸芯可以被配置为在第一校准操作结束之后生成ZQ标志信号以及执行第二校准操作。第二裸芯可以被配置为响应于ZQ标志信号执行第一校准操作并在第二裸芯的第一校准操作结束之后执行第二校准操作。

Description

ZQ校准方法和执行该方法的存储器器件
相关申请的交叉引用
本申请要求于2016年12月1日在韩国知识产权局提交的韩国专利申请第10-2016-0162912号的优先权，其公开的全部内容通过引用并入本文。
技术领域
各种示例性实施例涉及半导体器件，更具体地，涉及用于在具有共享ZQ引脚的存储器器件中保持校准操作时间的ZQ校准方法。
背景技术
信号的摆动宽度正在减小，以便最小化半导体器件之间接口的信号的发送时间。随着信号的摆动宽度减小，外部噪声对半导体器件的影响增大，并且可能由接口中的阻抗失配所引起的信号反射可能是严重的问题。为了解决阻抗失配，存储器器件包括ZQ引脚以从存储器器件外部接收ZQ校准命令，并且执行ZQ校准操作，从而控制阻抗匹配。
根据大容量存储器的趋势，可以在一个封装中提供多通道存储器器件。多通道存储器器件包括通过不同通道来独立地操作的多个存储器芯片(或者裸芯)。在多通道存储器器件中，为每个存储器芯片发送命令、地址、以及数据的信号线配置每个存储器芯片的通道。由于每通道若干信号线导致芯片尺寸的开销，所以存储器芯片的ZQ引脚可以被共享以便减少信号线的数量。在这种情况下，用于充分地保持每个存储器芯片的ZQ校准操作时间的方案在多通道存储器器件的说明书中所提供的一段时间期间是有用的。
发明内容
一些示例实施例提供了具有共享ZQ引脚的存储器器件的ZQ校准方法。
一些示例实施例还提供了执行ZQ校准方法的存储器器件。
根据本发明构思的一方面，提供了一种由包括共享一连接到ZQ引脚的电阻器的第一裸芯和第二裸芯的存储器器件所执行的ZQ校准方法，该ZQ校准方法可以包括：响应于从存储器器件外部施加的ZQ校准命令，使用电阻器来对第一裸芯执行第一校准操作；在第一校准操作结束之后，从第一裸芯生成ZQ标志信号并执行第一裸芯的第二校准操作；响应于ZQ标志信号，使用电阻器来执行第二裸芯的第一校准操作；以及在第一裸芯的第一校准操作结束之后，执行第二裸芯的第二校准操作。
根据本发明构思的另一方面，提供了一种存储器器件，其包括：电阻器、包括一连接到电阻器的第一焊盘的第一裸芯，所述第一裸芯被配置为响应于ZQ校准命令，基于电阻器来执行第一校准操作，当第一校准操作结束时生成ZQ标志信号，以及执行第二校准操作；以及包括一连接到电阻器的第二焊盘的第二裸芯，所述第二裸芯被配置为响应于ZQ标志信号，使用电阻器来执行第一校准操作以及执行第二校准操作。
根据本发明构思的另一方面，提供了一种电子设备，包括：第一存储器器件，其包括连接到电阻器的第一输出驱动器并被配置为使用电阻器来执行校准操作；第二存储器器件，其包括连接到电阻器的第二输出驱动器并被配置为在第一存储器器件的校准操作期间，使用电阻器来执行校准操作。第一存储器器件被配置为在第一存储器器件的校准操作期间，调整第一输出驱动器的阻抗值。第二存储器器件被配置为在第二存储器器件的校准操作期间，调整第二输出驱动器的阻抗值。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本发明构思的示例实施例，其中：
图1是根据示例性实施例的多通道存储器件100的框图；
图2是用于说明根据示例实施例的图1的ZQ校准电路的详细配置的图；
图3是根据示例性实施例的图2的ZQ引擎212的电路图；
图4是根据示例性实施例的图2的ZQ控制逻辑210的一部分的电路图；
图5是根据示例性实施例的ZQ校准操作方法的流程图；
图6是根据示例性实施例的ZQ校准操作的定时图；
图7是根据其它示例性实施例的多通道存储器器件700的框图；
图8是根据示例性实施例的图7的ZQ引擎712的电路图；
图9是根据在示例性实施例的与图8相关联的ZQ校准方法的流程图；
图10是根据示例性实施例的图9的ZQ校准操作的定时图；
图11是用于说明根据示例性实施例的执行ZQ校准方法的多芯片封装1100；
图12是示出根据示例性实施例的应用于执行ZQ校准方法的存储器器件的计算系统的示例的框图；
图13是示出根据示例性实施例的应用于执行ZQ校准方法的存储器器件的移动设备的示例。
具体实施方式
以下将参考附图更全面地描述各种示例性实施例，在所述附图中示出了一些示例性实施例。
应该理解的是，虽然术语第一、第二、第三等可以在本公开中被用于描述各种元件，但这些元件不应受这些术语的限制。除非另有说明，否则这些术语通常被用于将一个元件与另一元件区分开。因此，以下在说明书的一个部分中讨论的第一元件可能在本说明书的不同部分中被称为第二元件，而不脱离本公开的教导。此外，诸如“第一”和“第二”的术语可以在权利要求中被用于命名权利要求的元件，即使具体的名称不被用于与说明书中的元件相关联地描述。如本公开中所使用的，术语“和/或”包括相关的列出的项目中的一个或多个的任何和所有组合。
如本公开中所使用的，存储器器件可以指，例如，诸如半导体芯片(例如，从晶圆所形成的存储器芯片、存储器裸芯和/或逻辑芯片)、半导体芯片的堆叠、堆叠在封装基板上的包括一个或多个半导体芯片的半导体封装、或者包括多个封装的封装体叠层器件(package-on-package device)的器件。
如本公开中所使用的电子设备可以指这些设备中的一个，并且还可以包括产品，所述产品包括这些器件，诸如存储器卡、存储器模块、包括附加组件的硬盘驱动器、移动电话、膝上型计算机、平板计算机、台式计算机、相机、服务器、计算系统、或其他消费电子设备等。
图1是根据示例性实施例的多通道存储器器件100的框图。
参考图1，多通道存储器器件100可以包括被封装到一个封装中的第一裸芯110、第二裸芯120、和电阻器130。作为示例，该封装包括被安装在基板上并被密封剂覆盖的第一裸芯110、第二裸芯120和电阻器130。第一裸芯110可以用作第一芯片并具有第一通道CH_A。第二裸芯120可以用作第二芯片并具有第二通道CH_B。电阻器130可以在ZQ校准操作中被用于调整第一和第二裸芯110和120的终端阻抗值。电阻器130可以是，例如，240Ω。
可以通过使用诸如PoP(Package On Package，层叠封装)、BGA(Ball GridArrays，球栅阵列)、CSP(Chip Scale Package，芯片级封装)、PLCC(Plastic Leaded ChipCarrier，塑料有引线芯片载体)、PDIP(Plastic Dual In-line Package，塑料双列直插式封装)、窝伏尔包式裸芯(Die in Waffle Pack)、晶圆式裸芯、COB(Chip On Board，板上芯片)、CERDIP(CERamic Dual In-line Package，陶瓷双列直插式封装)、MQFP(Metric QuadFlat Package，四方扁平封装)、TQFP(Thin Quad FlatPack，薄型四方扁平封装)、小外形(Small Outline，SOIC)、SSOP(Shrink Small Outline Package，收缩小外形封装)、TSOP(Thin Small Outline，薄型小尺寸封装)、SIP(System In Package，系统级封装)、MCP(Multi Chip Package，多芯片封装)、WFP(Wafer-level Fabricated Package，晶圆级制造封装)，WSP(Wafer-level processed Stack Package，晶圆级处理堆叠封装)等等的封装将第一和第二裸芯110和120安装在多通道存储器器件100中。
在实施例中，裸芯是指在晶圆上制造的单独的存储器芯片。一个裸芯可以是一个存储器芯片。两个或更多个存储器芯片可以被分组以配置一个多通道存储器器件。
第一通道CH_A可以包括发送专用于第一裸芯110的命令、地址和数据的信号线。第二通道CH_B包括发送专用于第二裸片120的命令、地址和数据的信号线。
第一和第二通道CH_A和CH_B可以被连接到与中央处理单元(central processingunit，CPU)通信的存储器控制器。存储器控制器可以通过第一和第二通道CH_A和CH_B将从CPU接收到的写入命令和读取命令发送到多通道存储器器件100。存储器控制器可以将ZQ校准命令ZQ_CMD(图2中所示)发送到第一和第二通道CH_A和CH_B中的一个。其中ZQ校准命令ZQ_CMD被发送到第一通道CH_A的情况将在本实施例中进行说明。
第一裸芯110可以包括第一存储器单元阵列111、第一ZQ校准电路112和第一输出驱动(driver)114。
第一和第二裸芯110和120中的每一个可以用包括易失性存储器或者非易失性存储器的任何存储介质来实施。例如，第一和第二裸芯110和120中的每一个可以包括诸如动态随机存取存储器(dynamic random access memory，DRAM)、静态RAM(static RAM，SRAM)、晶闸管RAM(thyristor RAM，TRAM)、零电容器RAM(zero capacitor RAM，Z-RAM)、双晶体管RAM(twin transistor RAM，TTRAM)等等的易失性存储器。
第一存储器单元阵列111可以包括诸如DRAM单元、SRAM单元、MRAM单元、PRAM单元、RRAM单元、快闪存储器单元等等的多个存储器单元。DRAM存储器单元可以包括一个存取晶体管和一个存储电容器。存储器单元可以被排列成矩阵结构的列和行。第一裸芯110可以通过第一通道CH_A接收命令、地址和数据，并且通过第一通道CH_A输出从第一存储器单元阵列111读取的数据。
第一ZQ校准电路112可以执行生成上拉(pull-up)校准码PCODE[0:N](图2和图3中所示)和(pull-down)下拉校准码NCODE[0:N](图2和图3中所示)的ZQ校准操作，其中所述上拉校准码和下拉校准码使用电阻器130调整第一输出驱动器114的终端阻抗值。此处，N可以是等于或大于1的自然数。
第二裸芯120可以以与第一裸芯110一样的方法被配置，并且可以包括第二存储器单元阵列121、第二ZQ校准电路122、以及第二输出驱动器124。例如，第一裸芯110和第二裸芯120可以以镜面裸芯形式排列。
第二裸芯120可以通过第二通道CH_B接收命令、地址和数据，并且可以通过第二通道CH_B输出从存储器单元阵列121读取的数据。第二ZQ校准电路122可以执行生成上拉校准码PCODE[0:N](图2和图3中所示)和下拉校准码NCODE[0:N](图2和图3中所示)的ZQ校准操作，其中所述上拉校准码和下拉校准码使用电阻器130调整第二输出驱动器124的终端阻抗值。
第一裸芯110的第一ZQ校准电路112和第二裸芯120的第二ZQ校准电路122可以共享电阻器130。电阻器130可以是ZQ校准操作的参考。电阻器130可以被第一裸芯110和第二裸芯120共享，因此第一通道CH_A和第二通道CH_B的信号线的数量可以被减少。
响应于通过第一通道CH_A所施加的ZQ校准命令ZQ_CMD(图2中所示)，第一ZQ校准电路112可以通过相对于电阻器130微调电阻器330、340和350(图3中所示)来生成第一裸芯110的下拉校准码NCODE[0:N]和上拉校准码PCODE[0:N]。
第一ZQ校准电路112可以在对下拉校准码NCODE[0:N]的微调操作之后生成ZQ标志信号ZA_FLAG。ZQ标志信号ZA_FLAG可以被提供给第二ZQ校准电路122。
响应于ZQ标志信号ZA_FLAG，第二ZQ校准电路122可以通过相对于电阻器130微调电阻器330、340和350来生成第二裸芯120的下拉校准码NCODE[0:N]和上拉校准码PCODE[0:N]。
在示例性实施例中，第一ZQ校准电路112可以响应于ZQ校准命令ZQ_CMD，在生成上拉校准码PCODE[0:N]之后生成下拉校准码NCODE[0:N]。第一ZQ校准电路112可以在生成上拉校准码PCODE[0:N]之后生成ZQ标志信号ZA_FLAG，并且将ZQ标志信号ZA_FLAG提供给第二ZQ校准电路122。第二ZQ校准电路122可以响应于ZQ标志信号ZA_FLAG顺序地生成第二裸芯120的上拉校准码PCODE[0:N]和下拉校准码NCODE[0:N]。
图2是根据示例实施例的用于说明图1的ZQ校准电路的详细配置的图。
参考图2，第一裸芯110的第一ZQ校准电路112可以包括ZQ控制逻辑210和ZQ引擎212。第二裸芯120的第二ZQ校准电路122可以包括ZQ控制逻辑220和ZQ引擎222。
在第一裸芯110中，ZQ控制逻辑210可以接收通过第一通道CH_A所发送的ZQ校准命令ZQ_CMD，并且可以响应于ZQ校准命令ZQ_CMD将一个或多个使能信号EN提供给ZQ引擎212。ZQ引擎212可以通过第一焊盘P10被连接到电阻器130，并且可以响应于一个或多个使能信号EN使用电阻器130执行ZQ校准操作。
ZQ引擎212可以响应于一个或多个使能信号EN执行下拉校准操作以生成下拉校准码NCODE[0:N]，并且可以执行上拉校准操作以生成上拉校准码PCODE[0:N]。ZQ引擎212可以生成指示生成下拉校准码NCODE[0:N]的下拉校准操作结束的标志信号FLAG。
根据其它示例性实施例，ZQ引擎212可以生成指示生成上拉校准码PCODE[0:N]的上拉校准操作结束的标志信号FLAG(图7至图10中所示)。
第一裸芯110的上拉校准码PCODE[0:N]和下拉校准码NCODE[0:N]可以被分别提供给第一输出驱动器114的第一上拉驱动器214和下拉驱动器216。作为示例性，通过校准操作所确定的上拉校准码PCODE[0:N]和下拉校准码NCODE[0:N]可以被存储在寄存器中。在第一裸芯110的正常读取操作中，所存储的上拉校准码PCODE[0:N]和下拉校准码NCODE[0:N]可以被提供给第一输出驱动器114的第一上拉驱动器214和下拉驱动器216。标志信号FLAG可以被提供给ZQ控制逻辑210。
ZQ控制逻辑210可以响应于ZQ校准命令ZQ_CMD和标志信号FLAG生成ZQ标志信号ZQ_FLAG。ZQ标志信号ZQ_FLAG可以通过在第二焊盘P11和第三焊盘P21之间连接的信号线，从第一裸芯110的第二焊盘P11被发送到第二裸芯120的第三焊盘P21。
在第二裸芯120中，ZQ控制逻辑220可以接收通过第三焊盘P21所发送的ZQ标志信号ZQ_FLAG，并且可以响应于ZQ标志信号ZQ_FLAG将一个或多个使能信号EN提供给ZQ引擎222。在示例性实施例中，当ZQ控制逻辑210接收ZQ标志信号ZQ_FLAG时，ZQ控制逻辑220可以在没有接收ZQ校准命令ZQ_CMD的情况下，响应于ZQ标志信号ZQ_FLAG将一个或多个使能信号EN提供给ZQ引擎222。ZQ引擎222可以通过第四焊盘P20被连接到电阻器，并且可以响应于一个或多个使能信号EN对电阻器130执行ZQ校准操作。
响应于一个或多个使能信号EN，ZQ引擎222可以执行下拉校准操作以生成下拉校准码NCODE[0:N]，并且可以执行上拉校准操作以生成上拉校准码PCODE[0:N]。第二裸芯120的上拉校准码PCODE[0:N]和下拉校准码NCODE[0:N]可以被分别提供给第二输出驱动器214的第一上拉驱动器224和下拉驱动器226。
电阻器130所连接到的、通过有线连接的互连(interconnection)可以在第一焊盘P10和第四焊盘P20之间被呈现。
通过有线连接的互连可以在传递ZQ标志信号ZQ_FLAG的第二焊盘P11和第三焊盘P21之间被呈现。例如，第二焊盘P11和第三焊盘P21之间的互连可以在第一和第二裸芯110和120的晶圆中被切断，然后通过在封装过程中使用引线接合或者内插器被形成。根据示例性实施例，第二焊盘P11和第三焊盘P21之间的互连可以通过使用光学I/O被无线地实施。
多通道存储器器件100可能不得不在由与ZQ校准命令ZQ_CMD相关联的标准所指定的一段时间期间，结束第一和第二裸芯110和120的ZQ校准操作。
第一裸芯110可以根据ZQ校准命令ZQ_CMD执行下拉校准操作和上拉校准操作以结束第一裸芯的110的ZQ校准操作。当第一裸芯110的下拉校准操作结束时，第一裸芯110可以生成ZQ标志信号ZQ_FLAG并将ZQ标志信号ZQ_FLAG传递给第二裸芯120，并执行第一裸芯110的上拉校准操作。
第二裸芯120可以响应于ZQ标志信号ZQ_FLAG，与第一裸芯110的上拉校准操作同时地执行下拉校准操作和上拉校准操作。作为示例，第二裸芯120可以在执行第一裸芯110的上拉校准操作期间执行下拉校准操作。第二裸芯120可以在使用电阻器130完成第一裸芯110的下拉校准操作之后使用电阻器130执行下拉校准操作。
在多通道存储器器件100中，当第一裸芯110的下拉校准操作结束使用电阻器130时，第一裸芯110可以不再需要使用电阻器130。在这一方面，第二裸芯120可以使用电阻器130执行下拉校准操作。
例如，让我们假定由标准所指定的ZQ校准时间是1μs。如果第二裸芯120的ZQ校准操作在第一裸芯110的ZQ校准操作结束之后被执行，则第一裸芯110的ZQ校准操作时间和第二裸芯120的ZQ校准操作可以被限于大约500ns，即ZQ校准时间的一半。
然而，随着多通道存储器器件100的过程、电压、温度(process,voltage,temperature，PVT)条件变化，第一裸芯110和第二裸芯120中的每一个的ZQ校准操作时间可以比500ns更长。在这种情况下，第一裸芯110和第二裸芯120中的每一个的ZQ校准操作可能不被适当地执行。
在示例性实施例中，当使用电阻器130的第一裸芯110的下拉校准操作在第一裸芯110的ZQ校准操作结束之前结束时，使用电阻器130的第二裸芯120的下拉校准操作可以开始。
图3是根据示例性实施例的图2的ZQ引擎212的电路图。
参考图3，ZQ引擎212可以包括：第一和第二比较器310和312、第一和第二计数器320和322、下拉参考电阻器330、虚拟参考电阻器340、以及上拉参考电阻器350。ZQ引擎212可以以与第二裸芯120的ZQ引擎222一样的方式来配置。下拉参考电阻器330、虚拟参考电阻器340和上拉参考电阻器350的并联电阻器的阻抗值可以根据二进制权重被设置。
第一比较器310可以响应于第一使能信号EN1，比较第一焊盘P10的电压与参考电压VREF。第一焊盘P10的电压可以是通过电源电压VDD和接地电压VSS之间连接的电阻器130和下拉参考电阻器330的电压分布而生成的电压。参考电压VREF可以被设置为VDD/2。
第一比较器310可以响应于第一使能信号EN1和第一焊盘P10的电压输出第一上信号UP1或者第一下信号DN1。当第一焊盘P10的电压高于参考电压VREF时，第一比较器310可以输出第一上信号UP1。第一上信号UP1可以增加第一计数器320的下拉校准码NCODE[0:N]，增加在下拉参考电阻器330中导通的NMOS晶体管331的数量，以及增加下拉参考电阻器330的电阻器332的数量。由于在下拉参考电阻器330中互相并联连接的电阻器332的数量增加，所以随着下拉参考电阻器330的阻抗值被减小，第一焊盘P10的电压电平可以被降低。这样的下拉校准操作可以被重复执行直到第一焊盘P10的电压降低到等于参考电压VREF。
当第一焊盘P10的电压低于参考电压VREF时，第一比较器310可以输出第一下信号DN1。第一下信号DN1可以减少第一计数器320的下拉校准码NCODE[0:N]，减少在下拉参考电阻器330中导通的NMOS晶体管331的数量，以及减少下拉参考电阻器330的电阻器332的数量。由于在下拉参考电阻器330中互相并联连接的电阻器332的数量减少，所以随着下拉参考电阻器330的阻抗值被增加，第一焊盘P10的电压电平可以被增加。这样的下拉校准操作可以被重复执行直到第一焊盘P10的电压增加到等于参考电压VREF。
第一计数器320可以响应于第一使能信号EN1和第一焊盘P10的电压电平，根据第一比较器310的第一上/下信号UP1/DN1来执行上/下计数操作以生成下拉校准码NCODE[0:N]。作为示例，第一计数器320可以响应于除了第一使能信号EN1的使能信号，根据第一比较器310的第一上/下信号UP1/DN1来执行上/下计数操作。第一计数器320可以将下拉校准码NCODE[0:N]提供给下拉参考电阻器330和虚拟参考电阻器340。当第一裸芯110的下拉校准操作结束时，第一计数器320可以生成标志信号FLAG。标志信号FLAG可以被提供给ZQ控制逻辑210(图2中所示)。
虚拟参考电阻器340可以以与下拉参考电阻器330一样的方式被配置，并且响应于下拉校准码NCODE[0:N]，具有和下拉参考电阻器330的阻抗值相同的阻抗值。
第二比较器312可以响应于第二使能信号EN2来比较第一节点NA的电压与参考电压VREF，并且根据比较结果输出第二上/下信号UP2/DN2。作为示例，第二使能信号EN2可以在第一使能信号EN1失效之后被激活。第一节点NA的电压可以是通过上拉参考电阻器350和虚拟参考电阻器340的电压分布而生成的电压。
当第一节点NA的电压低于参考电压VREF时，第二比较器312可以输出第二下信号DN2。第二下信号DN2可以减少第二计数器322的上拉校准码PCODE[0:N]，增加在上拉参考电阻器350中导通的PMOS晶体管351的数量，以及增加上拉参考电阻器350的电阻器352的数量。由于在上拉参考电阻器350中互相并联连接的电阻器352的数量增加，所以随着上拉参考电阻器350的阻抗值被减小，第一节点NA的电压电平可以被增大。这样的上拉校准操作可以被重复执行直到第一节点NA的电压增大到等于参考电压VREF。
当第一节点NA的电压高于参考电压VREF时，第二比较器312可以输出第二上信号UP2。第二下信号UP2可以增加第二计数器322的上拉校准码PCODE[0:N]，减少在上拉参考电阻器350中导通的PMOS晶体管351的数量，以及减少上拉参考电阻器350的电阻器352的数量。由于在上拉参考电阻器350中互相并联连接的电阻器352的数量减少，所以随着上拉参考电阻器350的阻抗值增大，第一节点NA的电压电平可以被降低。这样的上拉校准操作可以被重复执行直到第一节点NA的电压降低到等于参考电压VREF。
第二计数器322可以响应于第二使能信号EN2和节点NA的电压，根据第二比较器312的第二上/下信号UP2/DN2来执行上/下计数操作以生成上拉校准码PCODE[0:N]。作为示例，第二计数器322可以响应于除了第二使能信号EN2以外的使能信号，根据第二比较器312的第二上/下信号UP2/DN2执行上/下计数操作。
通过以上描述的下拉校准操作和上拉校准操作所生成的下拉校准码NCODE[0:N]和上拉校准码PCODE[0:N]可以被用来调整第一裸芯110的输出驱动器114的导通电阻值或者终结电阻(on-die termination)值。作为示例，第一节点NA可以被连接到输出驱动器114。
图4是根据示例性实施例的图2的ZQ控制逻辑210的一部分的电路图。
参考图4，ZQ控制逻辑210可以输入施加到第一通道CH_A的ZQ校准命令ZQ_CMD和由ZQ引擎212提供的标志信号FLAG，以生成ZQ标志信号ZQ_FLAG。ZQ控制逻辑210可以包括输入ZQ校准命令ZQ_CMD和标志信号FLAG的与非门402，以及输入与非门402的输出并输出ZQ标志信号ZQ_FLAG的反相器404。
图5是根据示例性实施例的ZQ校准操作方法的流程图。
参考图2至图5，指示ZQ校准操作的ZQ校准命令ZQ_CMD可以被接收(操作S510)。下拉校准操作在接收ZQ校准命令ZQ_CMD的第一通道CH_A的第一裸芯110中被执行(操作S511)。可以检查第一裸芯110的下拉校准操作是否结束(操作S512)。
在操作S512中，当第一裸芯110的下拉校准操作没有结束时，操作S511可以被再次执行。当第一裸芯110的下拉校准操作结束时，在操作S513中，ZQ标志信号ZQ_FLAG可以被生成。ZQ标志信号ZQ_FLAG可以被提供给第二裸芯120，然后操作S521可以被执行。
当ZQ标志信号ZQ_FLAG被生成时，上拉校准操作可以在第一裸芯110中被执行(操作S514)。可以检查第一裸芯110的上拉校准操作是否结束(操作S515)。
在操作S515中，当第一裸芯110的上拉校准操作没有结束时，操作S514可以被再次执行。当第一裸芯110的上拉校准操作结束时，第一通道CH_A的第一裸芯110的ZQ校准可以结束(操作S516)。
下拉校准操作可以响应于ZQ标志信号ZQ_FLAG，在第二通道CH_B的第二裸芯120中被执行(操作S521)。可以检查第二裸芯120的下拉校准操作是否结束(操作S522)。
在操作S522中，当第二裸芯120的下拉校准操作没有结束时，操作S521可以被再次执行。当第二裸芯120的下拉校准操作结束时，第二裸芯120的上拉校准操作可以被执行(操作S524)。可以检查第二裸芯120的上拉校准操作是否结束(操作S525)。
在操作S525中，当第二裸芯120的上拉校准操作没有结束时，操作S524可以被再次执行。当第二裸芯120的上拉校准操作结束时，第二通道CH_B的第二裸芯120的ZQ校准操作可以结束(操作S526)。
在本实施例中，当第一裸芯110的下拉校准操作通过将ZQ校准命令ZQ_CMD施加到第一通道CH_A而结束时，第二裸芯120的下拉校准操作可以被执行。根据另一实施例，ZQ校准命令ZQ_CMD可以被施加到第二通道CH_B。在这种情况下，当第二裸芯120的下拉校准操作结束时，ZQ标志信号ZQ_FLAG可以被生成并被提供给第一裸芯110，并且第一裸芯110的下拉校准操作可以被执行。
图6是根据示例性实施例的ZQ校准操作的时序图。
参考图6，在时间T1处，第一通道CH_A的第一裸芯110可以响应于ZQ命令ZQ_CMD开始下拉校准操作。在时间T2处，第一裸芯110可以结束下拉校准操作，生成ZQ标志信号ZQ_FLAG，并且开始上拉校准操作。
在从时间T2，ZQ标志信号ZQ_FLAG从第一裸芯110被发送到第二裸芯120期间的飞行时间之后，在时间T3处，第二通道CH_B的第二裸芯120可以响应于ZQ标志信号ZQ_FLAG开始下拉校准操作。在时间T4处，第二裸芯120可以结束下拉校准操作并开始上拉校准操作。在时间T5处，第一裸芯110和第二裸芯120可以结束上拉校准操作。第一裸芯110的上拉校准操作可以在第二裸芯120的下拉校准操作开始之前于时间T2处开始。第一裸芯110的上拉校准操作可以在时间T5之前结束。第二裸芯120的下拉校准操作和上拉校准操作可以与第一裸芯110的上拉校准操作重叠。因此，通过重叠第一和第二裸芯110和120中的每一个的校准操作，第一和第二裸芯110和120中的每一个可以具有足够的时间进行校准操作。
图7是根据其它示例性实施例的多通道存储器器件700的框图。
参考图7，多通道存储器器件700可以首先用上拉校准操作执行ZQ校准操作，然而，图1的多通道存储器器件100首先用下拉校准操作执行ZQ校准操作。为了首先用上拉校准操作执行ZQ校准操作，多通道存储器器件700可以将连接到第一焊盘P10和第四焊盘P20的电阻器730连接到接地电压VSS。
多通道存储器器件700可以包括被封装在一个封装中的第一裸芯710、第二裸芯720和电阻器730。第一裸芯710可以包括ZQ控制逻辑711和ZQ引擎712。第二裸芯720可以包括ZQ控制逻辑721和ZQ引擎722。
在第一裸芯710中，ZQ控制逻辑711可以接收通过第一通道CH_A所发送的ZQ校准命令ZQ_CMD，并且可以响应于ZQ校准命令ZQ_CMD将一个或多个使能信号EN提供给ZQ引擎712。ZQ引擎712可以通过第一焊盘P10被连接到电阻器730，并且可以响应于一个或多个使能信号EN使用电阻器730执行ZQ校准操作。
ZQ引擎712可以响应于一个或多个使能信号EN执行上拉校准操作以生成上拉校准码PCODE[0:N]，并且可以执行下拉校准操作以生成下拉校准码NCODE[0:N]。ZQ引擎712可以生成指示生成上拉校准码PCODE[0:N]的上拉校准操作结束的标志信号FLAG。
标志信号FLAG可以被提供给ZQ控制逻辑711。ZQ控制逻辑711可以响应于ZQ校准命令ZQ_CMD和标志信号FLAG生成ZQ标志信号ZQ_FLAG。ZQ标志信号ZQ_FLAG可以通过第一裸芯710的第二焊盘P11被发送到第二裸芯720的第三焊盘P21。
在第二裸芯720中，ZQ控制逻辑721可以接收通过第三焊盘P21所发送的ZQ校准命令ZQ_CMD，并且可以响应于ZQ标志信号ZQ_FLAG将一个或多个使能信号EN提供给ZQ引擎722。在示例性实施例中，当ZQ控制逻辑711接收ZQ校准命令ZQ_CMD时，ZQ控制逻辑721可以在没有接收ZQ校准命令ZQ_CMD的情况下，响应于ZQ标志信号ZQ_FLAG，将一个或多个使能信号EN提供给ZQ引擎722。
ZQ引擎722可以通过第四焊盘P20被连接到电阻器730，并且可以响应于一个或多个使能信号EN，在电阻器730上执行ZQ校准操作。ZQ引擎722可以执行上拉校准操作以生成上拉校准码PCODE[0:N]，并且可以执行下拉校准操作以生成下拉校准码NCODE[0:N]。
图8是根据示例性实施例的图7的ZQ引擎712的电路图。
参考图8，ZQ引擎712可以包括第一和第二比较器810和812、第一和第二计数器820和822、上拉参考电阻器830、虚拟参考电阻器840、以及下拉参考电阻器850。ZQ引擎712可以以与第二裸芯720的ZQ引擎722一样的方法被配置。上拉参考电阻器830、虚拟参考电阻器840、和下拉参考电阻器850的并联电阻器的阻抗值可以根据二进制权重被设置。
第一比较器810可以响应于第一使能信号EN1比较第一焊盘P10的电压和参考电压VREF。第一焊盘P10的电压可以是由电源电压VDD和接地电压VSS之间连接的电阻器730和上拉参考电阻器830的电压分布而生成的电压。参考电压VREF可以被设置为VDD/2。
第一比较器810可以响应于第一使能信号EN1和第一焊盘P10的电压，输出第一上信号UP1或者第一下信号DN1。当第一焊盘P10的电压高于参考电压VREF时，第一比较器810可以输出第一上信号UP1。第一上信号UP1可以增加第一计数器820的上拉校准码PCODE[0:N]，增加在上拉参考电阻器830中被截止的PMOS晶体管831的数量，以及减少上拉参考电阻器830的电阻器832的数量。由于在上拉参考电阻器830中互相并联连接的电阻器832的数量的减少，所以随着上拉参考电阻器830的阻抗值被增大，第一焊盘P10的电压电平可以被降低。这样的上拉校准操作可以被重复执行直到第一焊盘P10的电压被降低到等于参考电压VREF。
当第一焊盘P10的电压低于参考电压VREF时，第一比较器810可以输出第一下信号DN1。第一下信号DN1可以减少第一计数器820的上拉校准码PCODE[0:N]，增加在上拉参考电阻器830中被导通的PMOS晶体管831的数量，以及增加上拉参考电阻器830的电阻器832的数量。由于在上拉参考电阻器830中互相并联的电阻器832的数量增加，所以随着上拉参考电阻器830的阻抗值减小，第一焊盘P10的电压电平可以被增大。这样的上拉校准操作可以被重复执行直到第一焊盘P10的电压增大到等于参考电压VREF。
第一计数器820可以响应于第一使能信号EN1和第一焊盘P10的电压电平，根据第一比较器810的第一上/下信号UP1/DN1来执行上/下计数操作以生成上拉校准码PCODE[0:N]。作为示例，第一计数器820可以响应于除了第一使能信号EN1以外的使能信号，根据第一比较器810的第一上/下信号UP1/DN1来执行上/下计数操作。第一计数器820可以将上拉校准码PCODE[0:N]提供给上拉参考电阻器830和虚拟参考电阻器840。当第一裸芯710的上拉校准操作结束时，第一计数器820可以生成标志信号FLAG。标志信号FLAG可以被提供给ZQ控制逻辑711。
虚拟参考电阻器840可以以与上拉参考电阻器830一样的方法被配置，并且响应于上拉校准码PCODE[0:N]，可以具有和上拉参考电阻器830的阻抗值相同的阻抗值。
第二比较器812可以响应于第二使能信号EN2来比较第二节点NB的电压与参考电压VREF，并且根据比较结果输出第二上/下信号UP2/DN2。作为示例，第二使能信号EN2可以在第一使能信号EN1失效之后被激活。第二节点NB的电压可以是由虚拟参考电阻器840和下拉参考电阻器850的电压分布而生成的电压。
当第二节点NB的电压低于参考电压VREF时，第二比较器812可以输出第二下信号DN2。第二下信号DN2可以减少第二计数器822的下拉校准码NCODE[0:N]，减少在下拉参考电阻器850中被导通的NMOS晶体管851的数量，以及减少下拉参考电阻器850的电阻器852的数量。由于在下拉参考电阻器850中互相并联连接的电阻器852的数量减少，所以随着下拉参考电阻器850的阻抗值增大，第二节点NB的电压电平可以被增大。这样的下拉校准操作可以被重复执行直到第二节点NB的电压增大到等于参考电压VREF。
当第二节点NB的电压高于参考电压VREF时，第二比较器812可以输出第二上信号UP2。第二上信号UP2可以增加第二计数器822的下拉校准码NCODE[0:N]，增加在下拉参考电阻器850中被导通的NMOS晶体管851的数量，以及增加下拉参考电阻器850的电阻器852的数量。由于在下拉参考电阻器850中互相并联连接的电阻器852的数量增加，所以随着下拉参考电阻器850的阻抗值减小，第二节点NB的电压电平可以被降低。这样的下拉校准操作可以被重复执行直到第二节点NB的电压降低到等于参考电压VREF。
第二计数器822可以响应于第二使能信号EN2，根据第二比较器812的第二上/下信号UP2/DN2来执行上/下计数操作以生成下拉校准码NCODE[0:N]。作为示例，第二计数器822可以响应于除第二使能信号EN2以外的使能信号，根据第二上/下信号UP2/DN2来执行上/下计数操作。
通过上述的第一和第二裸芯710和712的下拉校准操作和上拉校准操作分别生成的下拉校准码NCODE[0:N]和上拉校准码PCODE[0:N]可以被用来调整第一和第二裸芯710和712的输出驱动器的导通电阻值或者终结电阻值。
图9是根据在示例性实施例的与图8相关联的ZQ校准方法的流程图。
参考图7、图8和图9，指示ZQ校准操作的ZQ校准命令ZQ_CMD可以被接收(操作S910)。上拉校准操作在接收ZQ校准命令ZQ_CMD的第一通道CH_A的第一裸芯710中被执行(操作S911)。可以检查第一裸芯710的上拉校准操作是否结束(操作S912)。
在操作S912中，当第一裸芯710的上拉校准操作没有结束时，操作S911可以被再次执行。当第一裸芯710的上拉校准操作结束时，在操作S913中，ZQ标志信号ZQ_FLAG可以被生成。ZQ标志信号ZQ_FLAG可以被提供给第二裸芯720，然后操作S921可以被执行。
当ZQ标志信号ZQ_FLAG被生成时，下拉校准操作可以在第一裸芯710中被执行(操作S914)。可以检查第一裸芯710的下拉校准操作是否结束(操作S915)。
在操作S915中，当第一裸芯710的下拉校准操作没有结束时，操作S914可以被再次执行。当第一裸芯710的下拉校准操作结束时，第一通道CH_A的第一裸芯710的ZQ校准操作可以结束(操作S916)。
响应于ZQ标志信号ZQ_FLAG，上拉校准操作可以在第一通道CH_A的第二裸芯720中被执行(操作S921)。可以检查第二裸芯720的上拉校准操作是否结束(操作S922)。
在操作S922中，当第二裸芯720的上拉校准操作没有结束时，操作S921可以被再次执行。当第二裸芯720的上拉校准操作结束时，第二裸芯720的下拉校准操作可以被执行(操作S924)。可以检查第二裸芯720的下拉校准操作是否结束(操作S925)。
在操作S925中，当第二裸芯720的下拉校准操作没有结束时，操作S924可以被再次执行。当第二裸芯720的下拉校准操作结束时，第一通道CH_A的第二裸芯720的ZQ校准操作可以结束(操作S926)。
在本实施例中，如果第一裸芯710的上拉校准操作通过将ZQ校准命令ZQ_CMD施加到第一通道CH_A而结束时，第二裸芯720的上拉校准操作可以被执行。根据另一实施例，ZQ校准命令ZQ_CMD可以被施加到第二通道CH_B。在这种情况下，当第二裸芯720的上拉校准操作结束时，ZQ标志信号ZQ_FLAG可以被生成并被提供给第一裸芯710，并且第一裸芯710的上拉校准操作可以被执行。
图10是根据示例性实施例的图9的ZQ校准操作的时序图。
参考图10，在时间Ta处，第一通道CH_A的第一裸芯710可以响应于ZQ命令ZQ_CMD开始上拉校准操作。在时间Tb处，第一裸芯710可以结束上拉校准操作，生成ZQ标志信号ZQ_FLAG，并且开始下拉校准操作。
在从时间Tb的ZQ标志信号ZQ_FLAG从第一裸芯710被发送到第二裸芯720期间的飞行时间之后，在时间Tc处，第二通道CH_B的第二裸芯720可以响应于ZQ标志信号ZQ_FLAG开始上拉校准操作。在时间Td处，第二裸芯720可以结束上拉校准操作并开始下拉校准操作。在时间Te处，第一裸芯710和第二裸芯720可以结束上拉校准操作。第一裸芯710的下拉校准操作可以在第二裸芯720的上拉校准操作开始之前于时间Tb处开始。第一裸芯710的下拉校准操作可以在时间Te之前结束。第二裸芯720的上拉校准操作和下拉校准操作可以与第一裸芯710的下拉校准操作重叠。因此，通过重叠第一和第二裸芯710和720中的每一个的校准操作，第一和第二裸芯710和720中的每一个可以具有足够的时间进行校准操作。
图11是根据示例性实施例的用于说明执行ZQ校准方法的多芯片封装1100的示图。多芯片封装是指多个半导体芯片或者各种类型的半导体芯片互相堆叠从而形成封装的半导体封装。
参考图11，多芯片封装1100可以包括互相堆叠的存储器层1110、1120、1130和1140下方的存储器缓冲器1102。存储器层1110、1120、1130和1140中可以构成被称为通道的多个独立的接口。存储器层1110、1120、1130和1140中的每一个可以具有两个各自的通道。例如，存储器层1110可以具有两个通道CHANNEL0和CHANNEL1，存储器层1120可以具有两个通道CHANNEL2和CHANNEL3，存储器层1130可以具有两个通道CHANNEL4和CHANNEL5，存储器层1140可以具有两个通道CHANNEL6和CHANNEL7。存储器层1110、1120、1130和1140可以分别包括两个存储器器件1111和1112、1121和1122、1131和1132、以及1141和1142。各个存储器器件1111、1112、1121、1122、1131、1132、1141和1142可以包括独立的存储器组(memorybank)，并且被独立记时(clock)。各个存储器器件1111和1112、1121和1122、1131和1132、以及1141和1142可以通过各自的通道CHANNEL0至CHANNEL7与存储器缓冲器1102通信。
在本实施例中，多芯片封装1100作为示例被提供，在所述多芯片封装1100中四个存储器层1110、1120、1130和1140堆叠在一起，并且包括八个存储器器件1111、1112、1121、1122、1131、1132、1141和1142。根据示例性实施例，2至8个存储器层可以在多芯片封装1100中被堆叠在一起。根据示例性实施例，存储器层1110、1120、1130和1140中的每一个可以包括1至4个通道。根据示例性实施例，通道可以被分布于多个存储器层1110、1120、1130和1140。
存储器缓冲器1102可以提供从存储器控制器接收命令、地址、时钟和数据，并且将接收到的命令、地址、时钟和数据提供给存储器层1110、1120、1130和1140的信号分布功能。由于存储器缓冲器1102缓冲命令、地址、时钟和数据中的全部，存储器控制器可以通过仅驱动存储器缓冲器1102的载荷来与存储器层1110、1120、1130和1140接口。
存储器缓冲器1102和存储器层1110、1120、1130和1140可以经由硅通孔(through-silicon via，TSV)互相收发信号。存储器缓冲器1102可以经由在多芯片封装1100的外表面上形成的导电元件(例如，焊球)与存储器控制器通信。
存储器层1110、1120、1130和1140的两个各自的存储器器件1111和1112、1121和1122、1131和1132、以及1141和1142可以共享一个ZQ电阻器，并且包括执行本公开所描述的ZQ校准操作的ZQ校准电路112和122。例如，存储器层1140的两个存储器器件1141和1142可以共享ZQ电阻器。第一存储器器件1141可以包括ZQ校准电路112，所述ZQ校准电路112响应于从存储器缓冲器1102经由硅通孔TSV所发送的ZQ校准命令，使用ZQ电阻器来执行下拉校准操作，在下拉校准操作结束之后生成ZQ标志信号ZQ_FLAG，并且执行上拉校准操作。第二存储器器件1142可以包括ZQ校准电路122，所述ZQ校准电路122响应于ZQ标志信号ZQ_FLAG，在第一存储器器件1141的上拉校准操作期间执行下拉校准操作，并且在结束下拉校准操作之后执行上拉校准操作。
图12是示出根据示例性实施例的应用于执行ZQ校准方法的存储器器件的计算系统1200的示例的框图。
参考图12，计算系统1200包括处理器1210、输入/输出中心1220、输入/输出控制器中心1230、易失性存储器设备1240和图形卡1250。根据实施例，计算系统1200可以是诸如个人计算机(personal computer，PC)、服务器计算机、工作站、膝上型计算机、移动电话、智能电话、个人数字助理(personal digital assistant，PDA)、便携式多媒体播放器(portablemultimedia player，PMP)、数字相机、数字TV、机顶盒、音乐播放器、便携式游戏机、导航系统等等的任意计算系统。
处理器1210可以执行诸如特定计算或者任务的各种计算功能。例如，处理器1210可以是微处理器或者中央处理单元(CPU)。根据实施例，处理器1210可以包括单核或者多核。例如，处理器1210可以包括双核、四核、或者六核处理器。图12示出包括处理器1210的计算系统1200。然而，根据实施例，计算系统1200可以包括多个处理器。并且，根据实施例，处理器1210可以进一步包括位于处理器1210内部或者外部的高速缓冲存储器。
处理器1210可以包括用于控制存储器器件1240的操作的存储器控制器1211。被包括在处理器1210中的存储器控制器1211可以被称为集成存储器控制器(integratedmemory controller，IMC)。根据实施例，存储器控制器1211可以位于输入/输出中心1220中。包括存储器控制器1011的输入/输出中心1220可以被称为存储器控制器中心(memorycontroller hub，MCH)。
易失性存储器器件1240可以是本公开所公开的多通道存储器器件或者多芯片封装。易失性存储器器件1240可以是包括共享ZQ电阻器的第一裸芯和第二裸芯的多通道存储器器件。多通道存储器器件可以响应于从外部施加的ZQ校准命令，使用电阻器执行下拉校准操作，在结束下拉校准操作之后，生成ZQ标志信号并执行上拉校准操作。多通道存储器器件可以响应于ZQ标志信号，在第一裸芯的上拉校准操作期间执行下拉校准操作，并且在结束第二裸芯的下拉校准操作之后，执行第二裸芯的上拉校准操作。
输入/输出中心1220可以管理处理器1210与诸如图形卡1250的器件之间的数据传输。例如，输入/输出中心1220和处理器1210可以经由诸如前端总线(front side bus，FSB)、系统总线、超传输、闪电数据传送(lightning data transport，LDT)、快速通道互连(quickpath interconnect，QPI)、通用系统接口、外围组件高速互连(peripheralcomponent interconnect Express，PCI-E)等等的各种接口的标准被互相连接。图12示出了包括输入/输出中心1220的计算系统1200。然而，计算系统1200可以包括多个输入/输出中心。
输入/输出中心1220可以向器件提供各种接口。例如，输入/输出中心1220可以提供加速图形端口(accelerated graphics port，AGP)接口、外围组件高速接口(PCIe)、通信流架构(communications streaming architecture，CSA)接口等等。
图形卡1250可以经由AGP或者PCIe被连接到输入/输出中心1220。图形卡1250可以控制用于显示图像的显示设备(未示出)。图形卡1250可以包括用于处理图像数据的内部处理器和内部半导体存储器器件。根据实施例，输入/输出中心1220可以包括在输入/输出中心1220中的图形设备而不是图形卡1250，或者除了位于输入/输出中心1220外部的图形卡1250之外还可以包括在输入/输出中心1220中的图形设备。包括在输入/输出中心1220中的图形设备可以被称为集成显卡。另外，包括存储器控制器和图形设备的输入/输出中心1220可以被称为图形和存储器控制器中心(graphics and memory controller hub，GMCH)。
输入/输出控制器中心1230可以执行数据缓冲和接口仲裁使得各种系统接口可以高效地操作。输入/输出控制器中心1230可以经由内部总线被连接到输入/输出中心1220。例如输入/输出中心1220和输入/输出控制器中心1230可以经由直接媒体接口(directmedia interface，DMI)、中心接口、企业式南桥接口(enterprise southbridgeinterface，ESI)、PCIe等等互相连接。
输入/输出控制器中心1230可以向外围设备提供各种接口。例如，输入/输出控制器中心1230可以提供USB端口、串行高级技术附件(serial advanced technologyattachment，SATA)端口、通用输入/输出(general purpose input/output，GPIO)、低引脚数(low pin count，LPC)总线、串行外围接口(serial peripheral interface，SPI)、PCI、PCIe等等。
根据示例性实施例，从处理器1210、输入/输出中心1220和输入/输出控制器中心1230当中的两个或更多个元件可以被实施为芯片组(chipset)。
图13是示出根据示例性实施例的应用于执行ZQ校准方法的存储器器件的移动设备1300的示例的框图。移动设备可以是移动电话或者智能电话。
参考图13，移动设备1300可以包括全球移动通信系统(global system formobile communication，GSM)块1310、NFC收发器1320、输入/输出块1330、应用块1340、存储器1350和显示器1360。图13示出移动设备1300的组件/块的示例。移动设备1300可以包括更多或更少的组件/块。并且，虽然GSM技术被用于本实施例，移动设备1300可以通过使用诸如码多分址(code division multiple access，CDMA)的不同技术来实施。图13的块可以以集成电路形式被实施。或者，块中的一些可以以集成电路形式被实施，然而其它的块可以以单独的形式被实施。
GSM块1310可以被连接到天线1311，并且可以对通过已知的方案提供无线电话操作起作用。GSM块1310可以包括接收器和发送器以执行接收和发送操作。
NFC收发器1320可以被配置为通过使用用于无线通信的电感耦合来发送与接收NFC信号。NFC收发器1320可以将NFC信号提供给NFC天线匹配网络系统1321。NFC天线匹配网络系统1321可以通过电感耦合发送NFC信号。NFC天线匹配网络系统1321可以接收从另一NFC设备提供的信号，并且将接收到的NFC信号提供给NFC收发器1320。
NFC收发器1320可以以时间序列方案(time serial scheme)发送与接收NFC信号。因此，NFC收发器1320发送NFC信号的时间段被称为“发送段”，并且与NFC收发器1320相对应的操作模式可以被称为“发送模式”或者“NFC阅读器发送模式”。类似地，NFC收发器1320接收NFC信号的时间段被称为“接收段”，并且与NFC收发器1320相对应的操作模式可以被称为“接收模式”或者“NFC阅读器接收模式”。
NFC收发器1320可以与在NFC接口协议1NFCIP-1、NFC接口和协议2NFCIP-2中描述并且在ECMA-340、ISO/IEC 18092、ETSI TS 102 190、ISO21481、ECMA 352、ETSI TS 102312等等中被标准化的规则一致地操作。
应用块1340可以包括硬件电路，例如，一个或多个处理器，并且对提供由移动设备1300所提供的各种用户应用起作用。用户应用可以包括话音呼叫操作、数据发送、数据交换等等。应用块1340可以与GSM块1310和/或NFC收发器1320操作以提供GSM块1310和/或NFC收发器1320的操作特性。或者，应用块1340可以包括用于移动销售点(mobile point ofsales，POS)的程序。程序可以使用移动电话(即智能电话)提供信用卡购买和支付功能。
显示器1360可以响应于从应用块1340接收的显示信号显示图像。图像可以由应用块1340提供或者由包括在移动设备1300中的相机生成。显示器1360可以包括帧缓冲器以临时存储像素值，并且可以被配置为具有相关控制电路的液晶显示器屏幕。
输入/输出块1330可以向用户提供输入功能，并且提供要通过应用块1340被接收的输出。
存储器1350可以存储要由应用块1340使用的程序(命令)和/或数据，并且可以被实施为RAM、ROM、快闪存储器等等。因此，存储器1350可以包括易失性和非易失性存储器件中的至少一个。例如，存储器1350可以与图1和图7的多通道存储器器件100和700相对应。
存储器1350可以是包括共享ZQ电阻器的第一裸芯和第二裸芯的多通道存储器器件。第一裸芯中的多通道存储器器件可以响应于从存储器1350外部施加的ZQ校准命令，使用电阻器执行下拉校准操作，在结束下拉校准操作之后，生成ZQ标志信号并执行上拉校准操作。在第二裸芯中的多通道存储器器件可以响应于ZQ标志信号，在第一裸芯的上拉校准操作期间执行下拉校准操作，并且在结束下拉校准操作之后，执行上拉校准操作。
尽管已经参考本公开的实施例具体示出和描述了本发明构思，但是应当理解，可以在形式和细节上对本公开进行各种改变，而不脱离所附权利要求的精神和范围。

Claims (20)

1.一种由存储器器件执行的ZQ校准方法，所述存储器器件包括共享一被连接到ZQ引脚的电阻器的第一裸芯和第二裸芯，所述ZQ校准方法包括：
响应于从所述存储器器件外部施加的ZQ校准命令，使用所述电阻器对所述第一裸芯执行第一校准操作；
在所述第一校准操作结束之后，从所述第一裸芯生成ZQ标志信号并执行所述第一裸芯的第二校准操作；
响应于所述ZQ标志信号，使用所述电阻器执行所述第二裸芯的第一校准操作；以及
在所述第二裸芯的第一校准操作结束之后，执行所述第二裸芯的第二校准操作。
2.如权利要求1所述的ZQ校准方法，其中所述第一和第二裸芯中的每一个的第一校准操作是生成上拉校准码的上拉校准操作和生成下拉校准码的下拉校准操作中的一个，被用来调整所述第一和第二裸芯中的每一个的终端阻抗值，并且
其中所述第一和第二裸芯中的每一个的第二校准操作是所述上拉校准操作和所述下拉校准操作中的另一个。
3.如权利要求2所述的ZQ校准方法，其中所述第一裸芯的第二校准操作和所述第二裸芯的第一校准操作在一段时间期间重叠。
4.如权利要求1所述的ZQ校准方法，其中所述第一裸芯的第二校准操作在所述第二裸芯的第一校准操作开始之前开始。
5.如权利要求1所述的ZQ校准方法，进一步包括：
通过所述第一裸芯和所述第二裸芯之间的有线互连将所述ZQ标志信号发送给所述第二裸芯。
6.如权利要求1所述的ZQ校准方法，进一步包括：
将所述电阻器与所述第一裸芯和所述第二裸芯封装到所述存储器器件中。
7.一种存储器器件，包括：
电阻器；
第一裸芯，其包括连接到所述电阻器的第一焊盘，所述第一裸芯被配置为响应于ZQ校准命令，使用所述电阻器来执行第一校准操作，当所述第一校准操作结束时，生成ZQ标志信号，并且执行第二校准操作；以及
第二裸芯，其包括连接到所述电阻器的第二焊盘，所述第二裸芯被配置为响应于所述ZQ标志信号，使用所述电阻器来执行第一校准操作，并且执行第二校准操作。
8.如权利要求7所述的存储器器件，其中所述电阻器、所述第一裸芯和所述第二裸芯被封装到存储器器件中。
9.如权利要求7所述的存储器器件，进一步包括：
有线互连，其在所述第一裸芯的第三焊盘和所述第二裸芯的第四焊盘之间连接，
其中所述第三焊盘被配置为输出所述ZQ标志信号，以及
其中所述第四焊盘被配置为接收所述ZQ标志信号。
10.如权利要求7所述的存储器器件，进一步包括：
第一通道和第二通道，其每个通道包括将命令、地址和数据分别发送给所述第一裸芯和所述第二裸芯的信号线，
其中所述ZQ校准命令通过所述第一通道被提供。
11.如权利要求7所述的存储器器件，其中所述第一和第二裸芯中的每一个包括输出驱动器，以及
其中所述输出驱动器包括上拉驱动器和下拉驱动器。
12.如权利要求11所述的存储器器件，其中所述第一和第二裸芯中的每一个的第一校准操作是将上拉校准码提供给所述第一和第二裸芯中的每一个的上拉驱动器的上拉校准操作和将下拉校准码提供给所述第一和第二裸芯中的每一个的下拉驱动器的下拉校准操作中的一个，被用来调整所述第一和第二裸芯的上拉和下拉驱动器中的每一个的终端阻抗值，
其中所述第一和第二裸芯中的每一个的第二校准操作是所述上拉校准操作和所述下拉校准操作中的另一个。
13.如权利要求7所述的存储器器件，其中所述第一裸芯被配置为通过连接在所述第一裸芯的焊盘和所述第二裸芯的焊盘之间的信号线将所述ZQ标志信号发送给所述第二裸芯。
14.如权利要求7所述的存储器器件，其中所述第一裸芯被配置为执行所述第二校准操作并且所述第二裸芯被配置为执行在一段时间期间与所述第一裸芯的第二校准操作重叠的第一校准操作。
15.如权利要求14所述的存储器器件，其中所述第一裸芯被配置为在所述第二裸芯的第一校准操作开始之前执行所述第二校准操作。
16.一种电子设备，包括：
第一存储器器件，其包括连接到电阻器的第一输出驱动器，并且被配置为使用所述电阻器来执行校准操作；以及
第二存储器器件，其包括连接到所述电阻器的第二输出驱动器，并且被配置为在所述第一存储器器件的校准操作期间使用所述电阻器来执行校准操作，
其中所述第一存储器器件被配置为在所述第一存储器器件的校准操作期间调整所述第一输出驱动器的阻抗值，并且
其中所述第二存储器器件被配置为在所述第二存储器器件的校准操作期间调整所述第二输出驱动器的阻抗值。
17.如权利要求16所述的电子设备，其中所述第一输出驱动器包括第一上拉驱动器和第一下拉驱动器，并且所述第二输出驱动器包括第二上拉驱动器和第二下拉驱动器，
其中所述第一存储器器件被配置为在所述第一存储器器件的第一校准操作期间，将第一校准码提供给所述第一输出驱动器的第一上拉驱动器和第一下拉驱动器中的一个，并且在所述第一存储器器件的第一校准操作之后的第二校准操作期间，将第二校准码提供给所述第一输出驱动器的所述第一上拉驱动器和所述第一下拉驱动器中的另一个，
其中所述第二存储器器件被配置为在所述第二存储器器件的第三校准操作期间，将第三校准码提供给所述第二输出驱动器的第二上拉驱动器和第二下拉驱动器中的一个，并且在所述第二存储器器件的第三校准操作之后的第四校准操作期间，将第四校准码提供给所述第二输出驱动器的所述第二上拉驱动器和所述第二下拉驱动器中的另一个，并且
其中所述第一存储器器件的第二校准操作和所述第二存储器器件的第三校准操作在一段时间期间重叠。
18.如权利要求17所述的电子设备，其中所述第一存储器器件被配置为在所述第二存储器器件的第三校准操作开始之前执行所述第二校准操作。
19.如权利要求17所述的电子设备，其中所述第一存储器器件被配置为在所述第二存储器器件的第四校准操作结束之前结束所述第二校准操作。
20.如权利要求17所述的电子设备，其中所述第一存储器器件被配置为响应于从外部设备施加的ZQ校准命令执行所述第一校准操作，并且当所述第一校准操作结束时生成ZQ标志信号，并且
其中所述第二存储器器件被配置为响应于所述ZQ标志信号执行所述第三校准操作。
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