CN106157996A - 半导体器件 - Google Patents

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Abstract

一种半导体器件可以包括被提供于第一裸片中的第一通道。半导体器件可以包括被提供于第二裸片中且与第一通道邻近设置的第二通道，并且第二通道被配置成与第一通道交换信号和数据。第一通道和第二通道可以通过接合从彼此接收和向彼此输出校准相关信号，并且可以共享校准开始信号。校准开始信号可以分别在第一通道和第二通道中产生。

Description

半导体器件
相关申请的交叉引用
本发明要求在2014年12月5日向韩国知识产权局提交的申请号为10-2014-0174068的韩国专利申请的优先权，其全部内容通过引用结合于此。
技术领域
各种实施例大体涉及一种半导体器件，尤其涉及一种用于控制包括两个裸片的半导体器件的ZQ校准的技术，其中这两个裸片被配置为单个芯片。
背景技术
正进行一些开发来增加半导体存储器件的集成度及操作速度。已经开发了同步存储器件来增加半导体存储器件的操作速度。这些同步存储器件能够与从存储器芯片外部接收的时钟信号同步地进行操作。
例如，可以实施SDR(单数据速率)同步存储器件，藉此数据在单个时钟周期期间经由单个数据引脚输入和输出。在SDR同步存储器件中，数据的输入和输出与时钟信号的上升沿同步。
然而，SDR同步存储器件难于与要求高速操作的系统进行操作。因此，可以实施DDR(双数据速率)同步存储器件，藉此数据与时钟信号的上升沿和下降沿同步地经由每个数据输入/输出引脚连续地输入和输出。
照此，在不增加时钟信号的频率的情况下，可以实现是常规SDR同步存储器件至少2倍的带宽，因此可以达到高速操作。
正在针对消耗更少功率的方向上设计半导体器件，并且通过由规范来限定数据模式信息信号而使用数据模式信息信号。
特别地，正将用于高速操作的存储器设计成能够不仅在外部时钟的上升沿接收地址而且也在下降沿接收地址。由于在一个周期能够两次接收地址，所以当与常规半导体存储器件相比较时，地址引脚的数目可以得到减少。再者，额外数目的引脚可以与电源电压或接地电压连接，以增加半导体存储器件的操作速度。
在诸如动态随机存取存储器(DRAM)之类的半导体存储器件中，为了从单位面积取得更大的容量，层叠多个半导体芯片(或裸片)，然后进行封装。
可以将仅利用一个半导体芯片封装的半导体存储器件称为单裸片封装(single diepackage,SDP)。再者，可以将利用两个半导体芯片层叠和封装的半导体存储器件称为双裸片封装(dual die package,DDP)。此外，可以将利用四个半导体芯片层叠和封装的半导体存储器件称为四裸片封装(QDP)。
低电压半导体器件(例如，LPDDR4)在内部由两个通道来配置，并且通过在一个裸片中镜像两个相同的芯片来实现。在为了多种商务或者净裸片(net die)的实际最大化而在一个裸片中仅实现一个通道的情况中，两个裸片应当在封装级电耦接。
最初，在低电压半导体器件的一个芯片中，针对两个通道仅存在一个ZQ引脚。
发明内容
在实施例中，一种半导体器件可以包括提供在第一裸片中的第一通道和提供在第二裸片中且与第一通道邻近设置的第二通道，并且所述第二通道可以被配置成与第一通道交换信号和数据。第一通道和第二通道可以通过接合从彼此接收和向彼此输出校准相关信号，并且可以共享分别在第一通道和第二通道中产生的校准开始信号。
在实施例中，一种半导体器件可以包括形成在单个封装体中的多个通道，并且可以被配置成通过在相应裸片之间交换信号和数据来共享校准信息。半导体器件可以包括分别提供在多个通道中的ZQ驱动块，并且可以被配置成控制相应通道的校准操作。半导体器件可以包括ZQ控制块，其被配置成确定多个通道中的校准操作的开始次序，以及在相应通道中校准操作结束的时间。
附图说明
图1是图示根据一实施例的半导体器件的示例的表示的配置图。
图2是图示图1中所图示的ZQ控制块的示例的表示的详细配置图。
图3是图示图2中所图示的开始命令生成单元的示例的表示的详细电路图。
图4是图示图2中所图示的标志生成单元的示例的表示的详细电路图。
图5是图示图2中所图示的屏蔽信号生成单元的示例的表示的详细电路图。
图6是图示根据一实施例的半导体器件中的两个通道的示例的表示的配置图。
图7图示了采用根据上述关于图1～6所论述的实施例的半导体器件的系统的表示示例的框图。
具体实施方式
在下文中，下面将通过实施例的各种示例参考附图来描述半导体器件。
在通过封装2个裸片来配置2个通道的示例中，应当针对ZQ引脚来进行考虑。
各种实施例可以针对一种用于控制多通道半导体器件的ZQ校准定时的技术，该多通道半导体器件包括两个裸片，这两个裸片被配置为单个芯片。
根据各种实施例，或许能够与包括被配置为单个芯片的两个裸片的多通道半导体器件的PVT(过程、电压和温度)对应地独立控制ZQ校准。
图1是图示根据一个实施例的半导体器件的示例的表示的配置图。
根据一实施例的半导体器件可以包括命令信号生成块100、ZQ控制块200和ZQ驱动块300。
命令信号生成块100可以产生校准开始信号CAL_S，校准开始信号CAL_S用于开始对应通道的校准操作，并且可以输出校准开始信号CAL_S至ZQ控制块200。命令信号生成块100可以产生用于锁存校准信号的校准锁存信号CAL_LATP，并且可以输出校准锁存信号CAL_LATP至ZQ驱动块300。
ZQ控制块200可以从另一通道接收用于关于校准操作的信息的信号。另一通道的用于关于校准操作的信息的信号可以包括校准开始信号CAL_S_I、校准结束信号ENDP_I、校准时段信号CAL_P_I、和选项信号BOND_OPT。ZQ控制块200可以从另一通道接收校准操作信号。另一通道的校准操作信号可以包括校准开始信号CAL_S_I、校准结束信号ENDP_I、和校准时段信号CAL_P_I。
校准开始信号CAL_S_I可以是指示另一通道的校准操作已经开始的信号。校准结束信号ENDP_I可以是指示另一通道的校准操作已经结束的信号。校准时段信号CAL_P_I可以是指示另一通道的校准时段的信号。选项信号BOND_OPT可以是确定执行校准操作的次序的信号。
ZQ控制块200可以从驱动块300接收结束信号ENDP。ZQ控制块200可以接收结束信号ENDP，结束信号ENDP指示对应通道的校准已经结束，并且结束信号ENDP可以被反馈有校准时段信号CAL_P。校准时段信号CAL_P可以指示对应通道的校准时段。ZQ控制块200可以输出开始信号ISTART至ZQ驱动块300。开始信号ISTART可以指示对应通道的校准操作的开始。
ZQ驱动块300可以根据校准锁存信号CAL_LATP来控制校准操作。校准锁存信号CAL_LATP可以从命令信号生成块100施加。ZQ驱动块300可以根据开始信号ISTART来开始校准操作，并且可以与校准时段信号CAL_P对应地执行校准操作。当校准操作已经结束时，ZQ驱动块300可以使能结束信号ENDP，并且可以输出使能的结束信号ENDP至ZQ控制块200。
图2是图示图1中所图示的ZQ控制块200的示例的表示的详细配置图。
ZQ控制块200可以包括开始命令生成单元210、标志生成单元220和屏蔽信号生成单元230。
开始命令生成单元210可以接收对应通道的校准开始信号CAL_S和另一通道的校准开始信号CAL_S_I，并且可以产生用于控制对应通道的校准操作的开始时间的开始信号ISTART。
这样的开始命令生成单元210接收对应通道的校准开始信号CAL_S、另一通道的校准开始信号CAL_S_I、选项信号BOND_OPT、另一通道的校准结束信号ENDP_I、和屏蔽信号CMD_MB。开始命令生成单元210可以输出开始信号ISTART至标志生成单元。开始信号ISTART可以指示对应通道的校准操作的开始。
当开始信号ISTART被使能(即，达到预定电平)时，标志生成单元220可以使能校准时段信号CAL_P，以及当结束信号ENDP被使能时，标志生成单元220可以禁止校准时段信号CAL_P。结束信号ENDP的使能可以结束校准操作。
标志生成单元220可以从开始命令生成单元210接收开始信号ISTART，并且可以从ZQ驱动块300接收指示对应通道的校准结束的结束信号ENDP。标志生成单元220可以与开始信号ISTART和结束信号ENDP对应地输出校准时段信号CAL_P至屏蔽信号生成单元230。
屏蔽信号生成单元230可以根据选项信号BOND_OPT接收关于对应通道的操作定时的信息。屏蔽信号生成单元230可以与对应通道的校准时段信号CAL_P和另一通道的校准时段信号CAL_P_I对应地产生屏蔽信号CMD_MB，屏蔽信号CMD_MB用于屏蔽对应通道的校准操作。
屏蔽信号生成单元230在另一通道正在操作的状态下可以与校准时段信号CAL_P_I对应地屏蔽对应通道的操作，并且可以防止对应通道进行操作，直到另一通道的操作已经结束为止。
屏蔽信号生成单元230可以从标志生成单元220接收校准时段信号CAL_P。屏蔽信号生成单元230可以接收校准时段信号CAL_P_I和选项信号BOND_OPT，校准时段信号CAL_P_I指示另一通道的校准时段。屏蔽信号生成单元230可以生成屏蔽信号CMD_MB并且可以输出屏蔽信号CMD_MB。屏蔽信号生成单元230可以输出屏蔽信号CMD_MB至开始命令生成单元210。
图3是图示图2中所图示的开始命令生成单元的示例的表示的详细电路图。
开始命令生成单元210可以执行逻辑运算。开始命令生成单元210可以包括至少一逻辑门，例如，或非(NOR)门NOR1、多个反相器IV1到IV3、多个传输门T1和T2、以及与非(NAND)门ND1。
或非门NOR1对校准开始信号CAL_S和校准开始信号CAL_S_I执行NOR逻辑功能或者使它们进行NOR。反相器IV1使或非门NOR1的输出反相，并且输出命令信号CMD_M。
传输门T1与选项信号BOND_OPT和选项信号BOND_OPT的反相信号对应地，选择性地输出命令信号CMD_M。由于反相器IV2使选项信号BOND_OPT反相，所以产生了选项信号BOND_OPT的反相信号。传输门T2与选项信号BOND_OPT和选项信号BOND_OPT的反相信号对应地，选择性地输出校准结束信号ENDP_I。由于反相器IV2使选项信号BOND_OPT反相，所以产生了选项信号BOND_OPT的反相信号。传输门T1和传输门T2互补地进行操作。
与非门ND1对传输门T1和T2的输出与屏蔽信号CMD_MB执行NAND逻辑功能或者将它们与非。反相器IV3使与非门ND1的输出反相，并且输出开始信号ISTART。
在对应通道的校准开始信号CAL_S和另一通道的校准开始信号CAL_S_I中的至少任何一个被使能(例如，或者处于预定电平)的示例中，具有上述配置的开始命令生成单元210可以输出例如处于高电平的命令信号CMD_M。
选项信号BOND_OPT处于高电平的示例表示，通道CH_A(见图6)首先进行操作的示例。因此，如果选项信号BOND_OPT处于高电平，则传输门T1导通，并且输出具有高电平的命令信号CMD_M至与非门ND1。
在命令信号CMD_M和屏蔽信号CMD_MB都具有高电平的示例中，与非门ND1和反相器IV3将开始信号ISTART使能至高电平。由于屏蔽信号CMD_MB是被使能至低电平的信号，所以在不执行屏蔽操作时，屏蔽信号CMD_MB保持被禁止至高电平的状态。
相反地，选项信号BOND_OPT处于低电平的示例表示，通道CH_B(见图6)首先进行操作的示例。因此，如果选项信号BOND_OPT处于低电平，则传输门T2导通，并输出另一通道的校准结束信号ENDP_I至与非门ND1。
仅在校准结束信号ENDP_I和屏蔽信号CMD_MB都具有高电平的示例，与非门ND1和反相器IV3将开始信号ISTART使能至高电平。
在校准结束信号ENDP_I具有低电平的示例中，由于它意味着在另一通道执行校准操作，所以开始信号ISTART保持禁止状态。如果另一通道的校准操作结束，则校准结束信号ENDP_I转变到高电平，并且开始信号ISTART被使能至高电平。
在屏蔽信号CMD_MB被使能至低电平的示例中，开始信号ISTART被禁止至低电平。因此，开始命令生成单元210屏蔽开始信号ISTART，直到执行校准的另一通道的校准结束信号ENDP_I被使能为止。
图4是图示图2中所图示的标志生成单元220的示例的表示的详细电路图。
标志生成单元220可以包括多个反相器IV4至IV8、多个PMOS晶体管P1和P2、及多个NMOS晶体管N1和N2。
PMOS晶体管P1与NMOS晶体管N1和N2串联电耦接在外围电压VPERI的施加端子与接地电压VSS的施加端子之间。PMOS晶体管P1和NMOS晶体管N1被施加有结束信号ENDP的反相信号。由于反相器IV4使结束信号ENDP反相，所以产生了结束信号ENDP的反相信号。PMOS晶体管P1和NMOS晶体管N1经由公共栅极端子被施加有结束信号ENDP的反相信号。NMOS晶体管N2经由其栅极端子被施加有开始信号ISTART。
PMOS晶体管P2电耦接在外围电压VPERI的施加端子与节点NODE1之间。PMOS晶体管P2经由其栅极端子被施加有上电信号PWRUP。反相器IV5和IV6采用锁存器结构电耦接，并且将节点NODE1的输出锁存长达预定时间。反相器IV7和IV8非反相地使反相器IV6的输出延迟，并且输出校准时段信号CAL_P。
在具有上述配置的标志生成单元220中，在指示对应通道的校准操作结束的结束信号ENDP具有高电平的示例中,PMOS晶体管P1被导通。因此，节点NODE1变为外围电压VPERI的电平，并且节点NODE1的输出被反相器IV5和IV6锁存长达预定时间。校准时段信号CAL_P被反相器IV7和IV8输出至低电平。
如果对应通道的校准操作结束，则标志生成单元220将校准时段信号CAL_P禁止至低电平，并且输出禁止的校准时段信号CAL_P。
在标志生成单元220中，NMOS晶体管N1在指示对应通道的校准操作结束的结束信号ENDP处于低电平的示例中被导通。此时，在开始信号ISTART处于高电平的示例中，NMOS晶体管N2也被导通。
节点NODE1变为低电压电平，并且节点NODE1的输出被反相器IV5和IV6锁存长达预定时间。校准时段信号CAL_P被反相器IV7和IV8输出至高电平。
如果对应通道的校准操作未结束且正在执行，则标志生成单元220将校准时段信号CAL_P使能至高电平，并且输出使能的校准时段信号CAL_P。如果开始信号ISTART被使能，则标志生成单元220使能校准时段信号CAL_P并输出使能的校准时段信号CAL_P，直到对应通道的结束信号ENDP被使能(即，或者处于预定电平)为止。
如果上电信号PWRUP转变至低电平，则PMOS晶体管P2被导通，并且节点NODE1保持外围电压VPERI的电平。然后，校准时段信号CAL_P保持低电平。
图5是图示图2中所图示的屏蔽信号生成单元230的示例的表示的详细电路图。
屏蔽信号生成单元230可以包括或非门NOR2、多个反相器IV9到IV11、以及多个传输门T3和T4。
或非门NOR2对校准时段信号CAL_P_I与校准时段信号CAL_P执行或非逻辑功能或者将它们或非。反相器IV9使或非门NOR2的输出反相，并且输出时段信号CAL_P_M。
传输门T3与选项信号BOND_OPT和选项信号BOND_OPT的反相信号对应地，选择地输出时段信号CAL_P_M。由于反相器IV10使选项信号BOND_OPT反相所以产生了选项信号BOND_OPT的反相信号。传输门T4与选项信号BOND_OPT和选项信号BOND_OPT的反相信号对应地，选择性地输出接地电压VSS。由于反相器IV10使选项信号BOND_OPT反相，所以产生了选项信号BOND_OPT的反相信号。传输门T3和传输门T4互补地进行操作。反相器IV11使传输门T3和T4的输出反相，并且输出屏蔽信号CMD_MB。
在另一通道的校准时段信号CAL_P_I和对应通道的校准时段信号CAL_P中的至少任何一个被使能(即，处于预定电平)的示例中，具有上述配置的屏蔽信号生成单元230输出例如处于高电平的时段信号CAL_P_M。
校准时段信号CAL_P处于高电平的示例表示通道CH_A(见图6)正进行操作的示例。校准时段信号CAL_P_I处于高电平的示例表示通道CH_B(参照图6)正进行操作的示例。
因此，如果选项信号BOND_OPT处于高电平，则传输门T3被导通，并且向反相器IV11输出具有高电平的时段信号CAL_P_M。反相器IV11使时段信号CAL_P_M反相，并且将屏蔽信号CMD_MB使能至低电平且输出使能的屏蔽信号CMD_MB。由于这个事实，在将屏蔽信号CMD_MB使能的状态下，实施屏蔽，使得在通道CH_A操作时不输入其它命令信号。
选项信号BOND_OPT处于低电平的示例表示通道CH_B(参照图6)首先进行操作的示例。因此，如果选项信号BOND_OPT处于低电平，则传输门T4被接通并输出接地电压VSS到反相器IV11。然后，反相器IV11将屏蔽信号CMD_MB禁止至高电平，并输出禁止的屏蔽信号CMD_MB。
在通道CH_A比通道CH_B操作得早的实施例中已将它作为示例进行了描述。因此，在选项信号BOND_OPT具有高电平的示例中，校准时段信号CAL_P_I和校准时段信号CAL_P通过或非门NOR2进行逻辑组合。由于这个事实，仅在正进行操作的对应通道的示例中，根据屏蔽信号CMD_MB来屏蔽开始信号ISTART。
图6是图示根据一实施例的半导体器件中的2个通道的示例的表示的配置图。
在实施例中，两个通道CH_A和CH_B可以被配置为一个芯片。这两个通道CH_A和CH_B可以设置在单独的裸片中。为了处理输入到相应通道CH_A和CH_B的ZQ校准命令，ZQ相关信号通过分隔开地设置在封装体中的裸片之间的接合来彼此电耦接。
通道CH_A的命令信号生成块100_1可以输出校准开始信号CAL_S到ZQ控制块200_1，从而使通道CH_A的校准操作使能。命令信号生成块100_1可以通过与接合焊盘的接合输出校准开始信号CAL_S_I到另一通道CH_B。
通道CH_B的命令信号生成块100_2可以输出校准开始信号CAL_S到ZQ控制块200_2，从而使通道CH_B的校准操作使能。命令信号生成块100_2可以通过与接合焊盘的接合输出校准开始信号CAL_S_I到另一通道CH_A。
在实施例中，两个通道CH_A和CH_B通过校准开始信号CAL_S开始校准操作，并且彼此共享校准操作开始信息。
在实施例中，两个通道CH_A和CH_B顺序地开始校准操作。两个通道CH_A和CH_B的任何一个通道，例如，CH_A首先开始或者在另一通道(例如通道CH_B)之前开始校准操作。
在实施例中，通道CH_B可以首先执行校准操作，而不是让通道CH_A首先进行操作。实施例并不限于这样的示例。电子熔断器(电熔丝)可以用在确定相应通道的优先级中。
通道CH_A的ZQ控制块200_1可以从外部接收具有电源电压VDD的选项信号BOND_OPT，其指示接合选项。通道CH_B的ZQ控制块200_2从外部接收具有接地电压VSS的选项信号BOND_OPT，其指示接合选项。
可以根据接合选项，确定这两个通道CH_A和CH_B执行校准操作的次序。例如，可以将选项信号BOND_OPT具有电源电压VDD的电平的通道CH_A设定成首先进行操作，而可以将选项信号BOND_OPT具有接地电压VSS的电平的通道CH_B设定成下一个进行操作。这些实施例并不限于这样的示例，并且应当指出，可以将通道CH_B设定成首先进行操作。
在实施例中，通道CH_A和通道CH_B可以是基本相同制造的裸片或相同制造的裸片。通道CH_A和通道CH_B可以通过在封装过程中镜像两个裸片来实现，并且，由于通道CH_A和通道CH_B可以是相同的裸片，所以可以根据接合选项在功能上对它们进行分类。
命令信号生成块100_1可以产生校准锁存信号CAL_LATP，并且可以输出校准锁存信号CAL_LATP到ZQ驱动块300_1。ZQ控制块200_1接收指示通道CH_A的校准结束的结束信号ENDP。ZQ控制块200_1从ZQ驱动块300_1接收校准时段信号CAL_P，并且向ZQ驱动块300_1输出指示通道CH_A的校准操作开始的开始信号ISTART。
ZQ控制块200_1从通道CH_B接收校准开始信号CAL_S_I、校准结束信号ENDP_I和校准时段信号CAL_P_I。ZQ控制块200_1通过接合焊盘的接合，向通道CH_B输出指示通道CH_A的校准结束的结束信号ENDP_O和校准时段信号CAL_P_O。
命令信号生成块100_2可以产生校准锁存信号CAL_LATP，并且可以输出校准锁存信号CAL_LATP到ZQ驱动块300_2。ZQ控制块200_2接收指示通道CH_B的校准结束的结束信号ENDP。ZQ控制块200_2从ZQ驱动块300_2接收校准时段信号CAL_P，并且向ZQ驱动块300_2输出指示通道CH_B的校准操作开始的开始信号ISTART。
ZQ控制块200_2从通道CH_A接收校准开始信号CAL_S_I、校准结束信号ENDP_I和校准时段信号CAL_P_I。ZQ控制块200_2通过接合焊盘的接合向通道CH_A输出指示通道CH_B的校准结束的结束信号ENDP_O和校准时段信号CAL_P_O。
在实施例中，相应的通道CH_A和CH_B通过单独的ZQ驱动块300_1和300_2进行操作。通道CH_A利用ZQ驱动块300_1执行校准操作，而通道CH_B利用ZQ驱动块300_2执行校准操作。
在相应的通道CH_A和CH_B中，后缀“_I”意指从另一通道输入到对应通道的信号，以及后缀“_O”意指从对应通道输出到另一通道的信号。
在实施例中，ZQ引脚可以仅包括一个电耦接到芯片外部的焊盘。如果通过封装2个裸片配置了两个通道，则这两个裸片具有不同的工艺分布。由于存在一个外部ZQ电阻器，所以需要一种独立地校准两个裸片并且确保两个裸片的校准时段彼此不重叠的技术。
实际上已经提议了一种方法，其中，将ZQ焊盘接合在一个裸片中，并且所接合的通道(例如，通道CH_A)的校准结果被更新至未接合的通道(例如，通道CH_B)。然而，由于两个通道CH_A和CH_B是单独的裸片，所以在这两个裸片之间的分布差异大的示例中，校准结果的精度可能明显劣化。
两个通道CH_A和CH_B这二者可以与外部ZQ焊盘接合，并且可以共享ZQ校准开始命令。校准操作可以通过使用分别设置在两裸片中的ZQ驱动块来分别执行，并且可以促使这两个裸片根据从一个通道施加的开始信号来进行操作。
虽然可以保持校准的精度，但是在ZQ锁存命令与不产生开始信号的通道的校准时段重叠的示例中，校准结果可能不被更新。
在实施例中，两个通道CH_A和CH_B都与外部ZQ焊盘接合。另外，这2个通道CH_A和CH_B从彼此接收和向彼此输出关于校准开始命令、校准结束命令和校准时段信息。在本示例中，在这两个通道CH_A和CH_B中校准操作时段彼此不重叠。
换句话说，仅当首先开始进行操作的通道CH_A的操作已经结束时，才开始通道CH_B的校准。另外，屏蔽外部命令至通道CH_A的输入使得不开始通道CH_A的操作，直到通道CH_B的操作结束为止。因此，有可能防止下面情况发生：在这两个通道CH_A和CH_B中ZQ操作彼此重叠。
这被作为在这两个通道CH_A和CH_B被配置为一个芯片的实施例中的示例进行了描述。然而，应当注意，这些实施例并不限于这样的示例并且可以使用两个以上的多个通道来配置一个芯片。
在存储器件、处理器和计算机系统的设计上，上面论述的半导体器件(见图1-6)特别有用。例如，参照图7，图示了采用根据实施例的半导体器件的系统的框图，并且该系统通常由附图标记1000来标明。系统1000可以包括一个或多个处理器或中央处理单元(“CPU”)1100。CPU 1100可以独立地使用或者与其它CPU相结合地使用。虽然CPU 1100将主要指单数形式，但是本领域技术人员将理解，可以实现具有任何数目个物理CPU和逻辑CPU的系统。
芯片组1150在工作中可以耦接至CPU 1100。芯片组1150为CPU 1100与系统1000的其他组件之间的信号的通信通路，其他组件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250以及盘驱动器控制器1300。根据该系统的配置，许多不同信号中的任一个可以通过芯片组1150来传输，并且本领域技术人员将理解在不改变该系统的基本性质的情况下可以容易地调节信号在系统1000中的路由。
如上所陈述的，存储器控制器1200在工作中可以耦接至芯片组1150。存储器控制器1200可以包括上面参照图1～6所论述的至少一个半导体器件。因此，存储器控制器1200可以通过芯片组1150接收来自CPU 1100的请求。在替代实施例中，可以将存储器控制器1200集成到芯片组1150中。存储器控制器1200在工作中可以耦接至一个或多个存储器件1350。在一实施例中，存储器件1350可以包括上面关于图1至6论述的至少一个半导体器件，存储器件1350可以包括多个字线和多个位线，用来限定多个存储器单元。存储器件1350可以为许多工业标准存储器类型中的任何一个，其包括但不限于：单列直插式存储器模块(“SIMM”)和双列直插式存储器模块(“DIMM”)。此外，存储器件1350可以通过储存指令和数据这二者来使外部数据储存设备的安全移除便利。
芯片组1150也可以耦接至I/O总线1250。I/O总线1250可以用作从芯片组1150至I/O设备1410、1420和1430的信号的通信通路。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以采用许多通信协议中的任何一个，与I/O设备1410、1420和1430通信。此外，I/O总线1250可以被集成于芯片组1150中。
盘驱动器控制器1450(即，内部盘驱动器)在工作中也耦接至芯片组1150。盘驱动器控制器1450可以用作芯片组1150与一或多个内部盘驱动器1450之间的通信通路。内部盘驱动器1450可以通过储存指令和数据这二者使外部数据储存设备的断连便利。盘驱动器控制器1300和内部盘驱动器1450可以实际上使用任何类型的通信协议彼此通信或者与芯片组1150通信，所述通信协议包括上面关于I/O总线1250所提及的所有那些协议。
重要的是要注意，上面关于图7所描述的系统1000仅仅是采用上述关于图1至6所论述的半导体器件的系统的一个示例。在诸如移动电话或数字相机之类的替代实施例中，所述部件可以不同于图7中所图示的实施例。
虽然上面已经描述了各种实施例，但是对于本领域技术人员而言将理解，所描述的实施例仅仅是举例说明。因此，不应当基于所描述的实施例来限制本文所描述的半导体器件。
附图中各元素的符号
100 命令信号生成块
200 ZQ控制块
300 ZQ驱动块
通过本发明的实施例可以看出，本发明提供了下面技术方案:
1.一种半导体器件，包括：
第一通道，其被提供于第一裸片中；以及
第二通道，其被提供于第二裸片中并且被设置成邻近于所述第一通道，以及所述第二通道被配置成与所述第一通道交换信号和数据，
其中，所述第一通道和所述第二通道通过接合从彼此接收和向彼此输出校准相关信号，并且共享校准开始信号，以及
其中，所述校准开始信号分别在所述第一通道和所述第二通道中产生。
2.依据技术方案1所述的半导体器件，其中，所述第一通道包括第一ZQ驱动块，所述第一ZQ驱动块被配置成根据校准锁存信号控制校准操作。
3.依据技术方案1所述的半导体器件，其中，所述第二通道包括第二ZQ驱动块，所述第二ZQ驱动块被配置成根据校准锁存信号控制校准操作。
4.依据技术方案1所述的半导体器件，其中，所述第一通道和所述第二通道顺序地进行操作。
5.依据技术方案1所述的半导体器件，其中，所述第一通道和所述第二通道的操作次序根据接合选项来确定。
6.依据技术方案5所述的半导体器件，其中，所述第一通道接收包括电源电压电平的选项信号。
7.依据技术方案5所述的半导体器件，其中，所述第二通道接收包括接地电压电平的选项信号。
8.依据技术方案1所述的半导体器件，
其中，所述第一通道从和向所述第二通道接收和输出校准开始信号、校准结束信号和校准时段信号中的至少任何一个信号；以及
其中，所述第二通道从和向所述第一通道接收和输出所述校准开始信号、所述校准结束信号和所述校准时段信号中的至少任何一个信号。
9.依据技术方案1所述的半导体器件，其中，所述第一通道的校准开始信号被屏蔽，直到所述第二通道的校准结束信号达到预定电平为止。
10.依据技术方案1所述的半导体器件，其中，所述第一通道和所述第二通道中的每个包括：
命令信号生成块，其被配置成产生校准开始信号和校准锁存信号；
ZQ控制块，其被配置成接收所述校准开始信号、另一通道的校准操作信号、校准操作信号和选项信号，以及输出用于驱动校准操作的开始信号和校准时段信号；以及
ZQ驱动块，其被配置成与所述开始信号对应地执行所述校准操作，以及将校准结束信号输出至所述ZQ控制块。
11.依据技术方案10所述的半导体器件，其中，另一通道的校准操作信号包括校准开始信号、校准结束信号和校准时段信号。
12.依据技术方案10所述的半导体器件，其中，所述ZQ控制块包括：
开始命令生成单元，其被配置成与所述校准开始信号、另一通道的校准开始信号、所述选项信号、另一通道的校准结束信号和屏蔽信号对应地输出所述开始信号；以及
标志生成单元，其被配置成与所述开始信号和结束信号对应地输出所述校准时段信号。
13.依据技术方案12所述的半导体器件，其中，所述ZQ控制块还包括：
屏蔽信号生成单元，其被配置成接收所述校准时段信号、另一通道的校准时段信号和选项信号，并且产生所述屏蔽信号。
14.依据技术方案13所述的半导体器件，
其中，当所述选项信号具有第一电平时，所述屏蔽信号生成单元在所述校准时段信号和另一通道的校准时段信号中的至少任何一个处于预定电平时，使能所述屏蔽信号；以及
其中，当所述选项信号具有第二电平时，所述屏蔽信号生成单元禁止所述屏蔽信号。
15.依据技术方案12所述的半导体器件，
其中，当所述选项信号具有第一电平时，所述开始命令生成单元在所述校准开始信号和另一通道的校准开始信号中的至少任何一个处于预定电平时，使能所述开始信号；以及
其中，当所述选项信号具有第二电平时，所述开始命令生成单元与所述另一通道的校准结束信号对应地输出所述开始信号。
16.依据技术方案12所述的半导体器件，其中，所述标志生成单元在所述结束信号处于预定电平时禁止所述校准时段信号，而在所述结束信号处于另一预定电平时使能所述校准时段信号。
17.一种半导体器件，包括：
多个通道，其形成在单个封装体中并且被配置成通过在相应裸片之间交换信号和数据来共享校准信息；
ZQ驱动块，其被分别提供在多个通道中，并且被配置成控制相应通道的校准操作；以及
ZQ控制块，其被配置成确定所述多个通道中的校准操作的开始次序，并且确定相应通道中所述校准操作结束的时间。
18.依据技术方案17所述的半导体器件，还包括：
命令信号生成块，其被分别提供在所述多个通道中，并且被配置成产生对应通道的校准开始信号。
19.依据技术方案17所述的半导体器件，其中，所述ZQ控制块中的每个包括：
开始命令生成单元，其被配置成与校准开始信号、另一通道的校准开始信号、选项信号、另一通道的校准结束信号和屏蔽信号对应地输出开始信号；以及
标志生成单元，其被配置成与开始信号和结束信号对应地输出校准时段信号；
屏蔽信号生成单元，其被配置成接收所述校准时段信号、所述另一通道的校准时段信号，并且产生所述屏蔽信号。
20.依据技术方案17所述的半导体器件，
其中，所述多个通道的操作次序根据接合选项来确定；以及
其中，所述多个通道顺序地进行操作。

Claims (10)

1.一种半导体器件，包括：
第一通道，其被提供于第一裸片中；以及
第二通道，其被提供于第二裸片中并且被设置成邻近于所述第一通道，以及所述第二通道被配置成与所述第一通道交换信号和数据，
其中，所述第一通道和所述第二通道通过接合从彼此接收和向彼此输出校准相关信号，并且共享校准开始信号，以及
其中，所述校准开始信号分别在所述第一通道和所述第二通道中产生。
2.依据权利要求1所述的半导体器件，其中，所述第一通道包括第一ZQ驱动块，所述第一ZQ驱动块被配置成根据校准锁存信号控制校准操作。
3.依据权利要求1所述的半导体器件，其中，所述第二通道包括第二ZQ驱动块，所述第二ZQ驱动块被配置成根据校准锁存信号控制校准操作。
4.依据权利要求1所述的半导体器件，其中，所述第一通道和所述第二通道顺序地进行操作。
5.依据权利要求1所述的半导体器件，其中，所述第一通道和所述第二通道的操作次序根据接合选项来确定。
6.依据权利要求5所述的半导体器件，其中，所述第一通道接收包括电源电压电平的选项信号。
7.依据权利要求5所述的半导体器件，其中，所述第二通道接收包括接地电压电平的选项信号。
8.依据权利要求1所述的半导体器件，
其中，所述第一通道从和向所述第二通道接收和输出校准开始信号、校准结束信号和校准时段信号中的至少任何一个信号；以及
其中，所述第二通道从和向所述第一通道接收和输出所述校准开始信号、所述校准结束信号和所述校准时段信号中的至少任何一个信号。
9.依据权利要求1所述的半导体器件，其中，所述第一通道的校准开始信号被屏蔽，直到所述第二通道的校准结束信号达到预定电平为止。
10.一种半导体器件，包括：
多个通道，其形成在单个封装体中并且被配置成通过在相应裸片之间交换信号和数据来共享校准信息；
ZQ驱动块，其被分别提供在多个通道中，并且被配置成控制相应通道的校准操作；以及
ZQ控制块，其被配置成确定所述多个通道中的校准操作的开始次序，并且确定相应通道中所述校准操作结束的时间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133724A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 Zq校准方法和执行该方法的存储器器件

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
JP2015219936A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
CN107623509B (zh) * 2016-07-14 2023-06-20 三星电子株式会社 包括三态反相器的触发器
US10348270B2 (en) 2016-12-09 2019-07-09 Micron Technology, Inc. Apparatuses and methods for calibrating adjustable impedances of a semiconductor device
KR20180106127A (ko) * 2017-03-17 2018-10-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 플래그 생성회로와 데이터 출력 방법
US10193711B2 (en) 2017-06-22 2019-01-29 Micron Technology, Inc. Timing based arbitration methods and apparatuses for calibrating impedances of a semiconductor device
US10141043B1 (en) * 2017-07-24 2018-11-27 Nanya Technology Corporation DRAM and method for managing power thereof
US10615798B2 (en) 2017-10-30 2020-04-07 Micron Technology, Inc. Apparatuses and methods for identifying memory devices of a semiconductor device sharing an external resistance
KR102649322B1 (ko) 2018-05-25 2024-03-20 삼성전자주식회사 메모리 장치, 메모리 시스템, 및 메모리 장치의 동작 방법
KR102642194B1 (ko) 2019-10-11 2024-03-05 삼성전자주식회사 전압 컨트롤러 및 이를 포함하는 메모리 장치
US10747245B1 (en) 2019-11-19 2020-08-18 Micron Technology, Inc. Apparatuses and methods for ZQ calibration
KR20230018773A (ko) * 2021-07-30 2023-02-07 에스케이하이닉스 주식회사 신호 경로들을 스와핑할 수 있는 반도체 회로 및 이를 이용하는 반도체 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941166A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 半导体存储装置
US20100202227A1 (en) * 2007-07-19 2010-08-12 Rambus Inc. Reference voltage and impedance calibration in a multi-mode interface
CN102034529A (zh) * 2009-09-30 2011-04-27 海力士半导体有限公司 半导体装置及其校准方法
CN102486931A (zh) * 2010-11-30 2012-06-06 三星电子株式会社 多通道半导体存储器装置以及包括该装置的半导体装置
US20130083611A1 (en) * 2010-08-13 2013-04-04 Frederick A. Ware Fast-wake memory
US20130208524A1 (en) * 2012-02-14 2013-08-15 Samsung Electronics Co., Ltd. Memory module for high-speed operations
US8749267B2 (en) * 2011-10-17 2014-06-10 Elpida Memory, Inc. Device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7920601B2 (en) * 2003-12-19 2011-04-05 Gentex Corporation Vehicular communications system having improved serial communication
JP4655891B2 (ja) 2005-11-02 2011-03-23 ソニー株式会社 通信用半導体チップ、キャリブレーション方法、並びにプログラム
KR100879783B1 (ko) * 2007-06-26 2009-01-22 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR101937951B1 (ko) * 2012-05-31 2019-01-14 에스케이하이닉스 주식회사 반도체 집적회로 및 그의 구동방법
US9030026B2 (en) * 2012-12-17 2015-05-12 SK Hynix Inc. Stack type semiconductor circuit with impedance calibration
KR101465716B1 (ko) * 2012-12-28 2014-12-01 한국기초과학지원연구원 다중 이온원 중성입자빔의 스펙트럼 해석을 위한 방법 및 시스템
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1941166A (zh) * 2005-09-29 2007-04-04 海力士半导体有限公司 半导体存储装置
US20100202227A1 (en) * 2007-07-19 2010-08-12 Rambus Inc. Reference voltage and impedance calibration in a multi-mode interface
CN102034529A (zh) * 2009-09-30 2011-04-27 海力士半导体有限公司 半导体装置及其校准方法
US20130083611A1 (en) * 2010-08-13 2013-04-04 Frederick A. Ware Fast-wake memory
CN102486931A (zh) * 2010-11-30 2012-06-06 三星电子株式会社 多通道半导体存储器装置以及包括该装置的半导体装置
US20140241024A1 (en) * 2010-11-30 2014-08-28 Samsung Electronics Co., Ltd. Multi channel semiconductor memory device and semiconductor device including the same
US8749267B2 (en) * 2011-10-17 2014-06-10 Elpida Memory, Inc. Device
US20130208524A1 (en) * 2012-02-14 2013-08-15 Samsung Electronics Co., Ltd. Memory module for high-speed operations

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108133724A (zh) * 2016-12-01 2018-06-08 三星电子株式会社 Zq校准方法和执行该方法的存储器器件
CN108133724B (zh) * 2016-12-01 2022-05-17 三星电子株式会社 Zq校准方法和执行该方法的存储器器件

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Publication number Publication date
CN106157996B (zh) 2020-08-18
US20160164521A1 (en) 2016-06-09
US9584124B2 (en) 2017-02-28
TW201622350A (zh) 2016-06-16
US9461647B2 (en) 2016-10-04
KR20160068394A (ko) 2016-06-15
TWI643456B (zh) 2018-12-01
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