TW201622350A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，可包括被提供於一第一芯片之中的一第一通道。該半導體裝置可包括被提供於一第二芯片之中的一第二通道，該第二通道鄰設於該第一通道，並且被配置成與該第一通道交換訊號和數據。該第一通道和該第二通道可接收並輸出校正相關的訊號、彼此粘接、及可共享校正啟動訊號。該校正啟動訊號可分別於該第一通道和該第二通道中被產生。

Description

半導體裝置
本說明書內各種實施例係關於半導體裝置，尤其係關於用於控制ZQ校正的一技術之半導體裝置，包含被設置成一單晶片的二芯片。
本發明主張的優先權為在2014年12月5日向韓國智慧財產局提出申請的申請案，其韓國申請案號為10-2014-0174068，在此併入其全部參考內容。
增加半導體記憶體裝置的集成度及操作速度已在發展中。同步記憶體裝置已被發展，以增加半導體記憶體裝置的操作速度。這些同步記憶體裝置能夠與從記憶體晶片外部接收的一時脈訊號同步地操作。
例如，單數據速率(SDR,single data rate)同步記憶體裝置可被實現，從而數據在單時脈週期其間透過一單數據插針輸入及輸出。在該SDR同步記憶體裝置中，數據的輸入和輸出是與時鐘訊號的上升邊緣同步。
然而，該SDR同步記憶體裝置具有與要求高速操作的系統同步操作的困難。因此，雙數據速率(DDR,double data rate)同步記憶體裝置可被實現，從而數據是透過每一數據輸入/輸出插針而與一時脈訊號的上升邊緣和下降邊緣同步地連續輸入及輸出。
如此，頻寬比習知SDR同步記憶體裝置更寬至少2倍可被實 現，而不會增加一時脈訊號的頻率，並且因此，一高速操作可被實現。
一種半導體裝置，向消耗更少功率的方向被設計，並且一數據模式資訊訊號被用於藉由一規範被定義。
特別地，用於高速操作的一記憶體被設計成能夠接收不僅外部時脈的一上升邊緣而且一下降邊緣的位址。由於有可能於一週期接收位址2次，因此當相較於習知半導體記憶體裝置時，位址插針的數量可被減少。再者，一額外數量的插針可被連接於一電源供應電壓或一接地電壓，以增加該半導體記憶體裝置的操作速度。
在一半導體記憶體裝置中，例如，一動態隨機存取記憶體(DRAM,dynamic random access memory)，為了實現從一個單位面積的更大容量，複數半導體晶片(或芯片)被堆疊然後被封裝。
僅具有一半導體晶片的一半導體記憶體裝置被封裝，可被稱為一單芯片封裝(SDP,single die package)。再者，具有二半導體晶片的一半導體記憶體裝置被堆疊及封裝，可被稱為雙芯片封裝(DDP,dual die package)。此外，具有四半導體晶片的一半導體記憶體裝置被堆疊及封裝，可被稱為四芯片封裝(QDP,quad die package)。
一低電壓半導體裝置(例如，一LPDDR4)藉由二通道在內部構成，並且藉由鏡像相同的二芯片在一個芯片中實現。在僅一通道被實現在一芯片為各種業務或一網芯片(net die)的實際最大化的情況下，二芯片應該被電耦接在一封裝等級。
最初，在低電壓半導體裝置的一晶片中，只有一ZQ插針存在於二通道中。
在本發明一實施例中，半導體裝置可以包括提供於一第一芯 片之中的一第一通道，以及提供於第二芯片之中且鄰設於該第一通道的一第二通道，並可被配置成與該第一通道交換訊號和數據。該第一通道和該第二通道可以透過黏接而彼此接收校正相關的訊號，及輸出校正相關的訊號至彼此，並可共享在該第一通道和第二通道分別產生的校正啟動訊號。
在本發明一實施例中，半導體裝置可包括多個形成在一個封 裝的通道，並且可配置成通過相應的芯片之間交換訊號和數據共享的校正資訊。該半導體裝置可包括該等通道的分別設置的ZQ驅動區塊，並且可被配置成以控制相應通道的校正操作。該半導體裝置可包括被配置成確定在該等通道的啟動校正操作的順序ZQ控制區塊，並且當在該等通道都結束了校正操作。
100‧‧‧指令訊號產生區塊
100_1‧‧‧指令訊號產生區塊
100_2‧‧‧指令訊號產生區塊
200‧‧‧ZQ控制區塊
200_1‧‧‧ZQ控制區塊
200_2‧‧‧ZQ控制區塊
210‧‧‧啟動指令產生單元
220‧‧‧旗標產生單元
230‧‧‧屏蔽訊號產生單元
300‧‧‧ZQ驅動區塊
300_1‧‧‧ZQ驅動區塊
300_2‧‧‧ZQ驅動區塊
CAL_LATP‧‧‧校正鎖存訊號
CAL_S‧‧‧校正啟動訊號
CAL_S_I‧‧‧校正啟動訊號
CAL_P‧‧‧校正期間訊號
CAL_P_I‧‧‧校正期間訊號
CAL_P_M‧‧‧校正期間訊號
ENDP‧‧‧校正結束訊號
ENDP_I‧‧‧校正結束訊號
PWRUP‧‧‧電源接通訊號
ISTART‧‧‧啟動訊號
BOND_OPT‧‧‧選項訊號
CMD_M‧‧‧指令訊號
CMD_MB‧‧‧屏蔽訊號
CH_A‧‧‧通道
CH_B‧‧‧通道
VDD‧‧‧電源供應電壓
VSS‧‧‧接地電壓
IV1~IV11‧‧‧反相器
NOR1~NOR2‧‧‧反或閘
ND1‧‧‧反及閘
NODE1‧‧‧節點
VPERI‧‧‧周邊電壓
T1~T4‧‧‧傳輸閘
P1~P2‧‧‧PMOS電晶體
N1~N2‧‧‧NMOS電晶體
1000‧‧‧系統
1100‧‧‧處理器
1150‧‧‧晶片組
1200‧‧‧記憶體控制器
1250‧‧‧輸入/輸出匯流排
1300‧‧‧磁碟機控制器
1350‧‧‧記憶體裝置
1410‧‧‧I/O裝置(滑鼠)
1420‧‧‧I/O裝置(視訊顯示器)
1430‧‧‧I/O裝置(鍵盤)
1450‧‧‧內部磁碟驅動
〔圖1〕係例示根據一實施例一半導體裝置之一例之代表的配置圖。
〔圖2〕係例示圖1中該ZQ控制區塊之一例之代表的細部配置圖。
〔圖3〕係例示圖2中該啟動指令產生單元之一例之代表的細部電路圖。
〔圖4〕係例示圖2中該旗標產生單元之一例之代表的細部電路圖。
〔圖5〕係例示圖2中該屏蔽訊號產生單元之一例之代表的細部電路圖。
〔圖6〕係例示根據一實施例在一半導體裝置中的二通道之一例之代表的配置圖。
〔圖7〕係例示根據上述討論關於圖1~6之實施例運用該導體裝置之一系統之一例之代表的方塊圖。
以下將透過各種實施例之範例及參考附圖以敘述一半導體裝置。
藉由封裝二芯片配置二通道的例子中，應考慮為該ZQ插針製成。
各種實施例可針對一技術，該技術用於控制包含被配置成作為單晶片的二芯片之多通道半導體裝置的ZQ校正時序。
根據各種實施例，使獨立控制ZQ校正對應在包含二芯片被配置成作為單晶片之多通道半導體裝置中的PVT(流程、電壓、及溫度)成為可能。
圖1係例示根據一實施例一半導體裝置之一例子之代表的配置圖。
根據一實施例，該半導體裝置可包含一指令訊號產生區塊100、一ZQ控制區塊200、及一ZQ驅動區塊300。
該指令訊號產生區塊100可產生一校正啟動訊號CAL_S，該校正啟動訊號CAL_S用於啟動一相應通道的校正操作，並可輸出該校正啟 動訊號CAL_S至該ZQ控制區塊200。該指令訊號產生區塊100可產生一用於鎖存一校正訊號的校正鎖存訊號CAL_LATP，並可輸出該校正鎖存訊號CAL_LATP至該ZQ驅動區塊300。
該ZQ控制區塊200可接收從另一通道來之一校正操作資訊的訊號。另一通道之一校正操作資訊的訊號可包含一校正啟動訊號CAL_S_I、一校正結束訊號ENDP_I、一校正期間訊號CAL_P_I、及一選項訊號BOND_OPT。該ZQ控制區塊200可從另一通道接收一校正操作訊號。另一通道的校正操作訊號可包含該校正啟動訊號CAL_S_I、該校正結束訊號ENDP_I、及該校正期間訊號CAL_P_I。
該校正啟動訊號CAL_S_I可以是表示另一通道的校正操作已經啟動的一訊號。該校正結束訊號ENDP_I可以是表示另一通道的校正操作已經結束的一訊號。該校正期間訊號CAL_P_I可以是表示另一通道的校正週期的一訊號。該選項訊號BOND_OPT可以是決定執行一校正操作之次序的一訊號。
該ZQ控制區塊200可從該驅動區塊300接收一結束訊號ENDP。該ZQ控制區塊200可接收該結束訊號ENDP，該結束訊號ENDP可以是表示該相應通道的校正已經結束，並且該結束訊號ENDP可與一校正期間訊號CAL_P被反饋。該校正期間訊號CAL_P可以是表示另一通道的操作期間。該ZQ控制區塊200可輸出一啟動訊號ISTART至該ZQ驅動區塊300。該啟動訊號ISTART可以是表示相應通道的校正操作啟動。
該ZQ驅動區塊300可根據該校正鎖存訊號CAL_LATP控制該校正操作。該校正鎖存訊號CAL_LATP可從該指令訊號產生區塊100被施 加。該ZQ驅動區塊300可根據該啟動訊號ISTART啟動該校正操作，並可在對應該校正期間訊號CAL_P執行該校正操作。當該校正操作已經結束時，該ZQ驅動區塊300可致能該結束訊號ENDP，並可輸出致能的結束訊號ENDP至該ZQ控制區塊200。
圖2係例示圖1中該ZQ控制區塊之一例之代表的細部配置圖。
該ZQ控制區塊200可包含一啟動指令產生單元210、一旗標產生單元220、及一屏蔽訊號產生單元230。
該啟動指令產生單元210可接收對應通道的校正啟動訊號CAL_S和另一通道的校正啟動訊號CAL_S_I，並可產生用於控制相應通道之校正操作之啟動時間的啟動訊號ISTART。
這樣的啟動指令產生單元210接收相應通道的校正啟動訊號CAL_S、另一通道的校正啟動訊號CAL_S_I、該選項訊號BOND_OPT、另一通道的校正結束訊號ENDP_I、及一屏蔽訊號CMD_MB。該啟動指令產生單元210可輸出該啟動訊號ISTART至該旗標產生單元。該啟動訊號ISTART可以是表示相應通道的校正操作啟動。
當該啟動訊號ISTART被致能(例如，達到一預定位準)時，該旗標產生單元220可致能該校正期間訊號CAL_P，而當該結束訊號ENDP被致能時，該旗標產生單元220可失能該校正期間訊號CAL_P。該結束訊號ENDP的致能可結束該校正操作。
該旗標產生單元220可從該啟動指令產生單元210接收該啟動訊號ISTART，並可從該ZQ驅動區塊300接收到該結束訊號ENDP，表示對 應通道之校正的結束。該旗標產生單元220可與該啟動訊號ISTART和該結束訊號ENDP一致而輸出該校正期間訊號CAL_P至該屏蔽訊號產生單元230。
該屏蔽訊號產生單元230可根據該選項訊號BOND_OPT接 收在相應通道之操作時序的資訊。該屏蔽訊號產生單元230可產生該屏蔽信號CMD_MB，該屏蔽信號CMD_MB用於屏蔽相應通道之校正操作及回應相應通道之校正期間訊號CAL_P和另一通道之校正期間訊號CAL_P_I。
在另一通道正在操作的狀態下，該屏蔽訊號產生單元230可 回應該校正期間訊號CAL_P_I屏蔽相應通道之操作，並可防止相應通道操作，直到另一頻道之操作已經結束。
該屏蔽訊號產生單元230可從該旗標產生單元220接收該校 正期間訊號CAL_P。該屏蔽訊號產生單元230可接收該校正期間訊號CAL_P_I及該選項訊號BOND_OPT，該校正期間訊號CAL_P_I表示另一通道的校正期間。該屏蔽訊號產生單元230可輸出該屏蔽訊號CMD_MB至該啟動指令產生單元210。
圖3係例示圖2中該啟動指令產生單元之一例之代表 的細部電路圖。
該啟動指令產生單元210可執行一邏輯運算。該啟動指令產 生單元210可包含至少一邏輯閘，例如，一反或(OR)閘NOR1、複數反相器IV1到IV3、複數傳輸閘T1和T2、及一反及(AND)閘ND1。
該反或閘NOR1對該校正啟動訊號CAL_S和校正啟動訊號 CAL_S_I執行反或運算或一個反或邏輯功能。該反相器IV1反相該反或閘NOR1的輸出，並輸出一指令訊號CMD_M。
該傳輸閘T1選擇性輸出該指令訊號CMD_M，以回應該選項 訊號BOND_OPT和該選項訊號BOND_OPT的反相訊號。當該反相器IV2反轉該選項訊號BOND_OPT時，該選項訊號BOND_OPT的反相訊號被產生。 該傳輸閘T2選擇性輸出該校正結束訊號ENDP_I，以回應該選項訊號BOND_OPT和該選項訊號BOND_OPT的反相訊號。當該反相器IV2反相該選項訊號BOND_OPT時，該選項訊號BOND_OPT的反相訊號被產生。該傳輸閘T1和該傳輸閘T2互補地操作。
該反及閘ND1對該等傳輸閘T1和T2之輸出及該屏蔽訊號 CMD_MB執行反及運算或一個反及邏輯功能。該反相器TV3反相該反及閘ND1的輸出，並輸出該啟動訊號ISTART。
在至少任一相應通道之校正啟動訊號CAL_S中和另一通道 之校正啟動訊號CAL_S_I被致能(例如，或在一預定位準)的例子中，具有上述配置的啟動指令產生單元210可輸出該指令訊號CMD_M在，例如，一高位準。
該選項訊號BOND_OPT在一高位準的例子，表示一通道 CH_A(見圖6)首先操作的例子。因此，假如該選項訊號BOND_OPT在高位準時，該傳輸閘T1被導通，並輸出具有該高位準的指令訊號CMD_M至該反及閘ND1。
在該指令訊號CMD_M和該屏蔽訊號CMD_MB皆具有高位 準的例子中，該反及閘ND1和該反相器IV3致能該啟動訊號ISTART至一高位準。於一屏蔽操作不執行的同時，由於該屏蔽訊號CMD_MB是被致能至一低位準的訊號，因此該屏蔽訊號CMD_MB保持失能至該高位準的狀態。
相反地，該選項訊號BOND_OPT在一低位準的例子，表示 一通道CH_B(見圖6)首先操作的例子。因此，假如該選項訊號BOND_OPT在該低位準時，該傳輸閘T2被導通，並輸出另一通道之校正結束訊號ENDP_I至該反及閘ND1。
只有在該校正結束訊號ENDP_I和該屏蔽訊號CMD_MB皆 具有高位準的例子中，該反及閘ND1和該反相器IV3致能該啟動訊號ISTART至該高位準。
在該校正結束訊號ENDP_I具有一低位準的例子，由於它是指在另一通道執行該校正操作，因此該啟動訊號ISTART保持一失能狀態。假如另一通道之校正操作結束時，該校正結束訊號ENDP_I轉變到該高位準，並且該啟動訊號ISTART致能至該高位準。
在該屏蔽訊號CMD_MB被致能至該低位準的例子中，該啟動訊號ISTART被失能至以一低位準。因此，該啟動指令產生單元210屏蔽該啟動訊號ISTART，直到執行校正的另一通道之校正結束訊號ENDP_I被致能。
圖4係例示圖2中該旗標產生單元之一例之代表的細部電路圖。
該旗標產生單元220可包括複數反相器IV4至IV8、複數PMOS電晶體P1和P2、及複數NMOS電晶體N1和N2。
該PMOS電晶體P1和該等NMOS電晶體N1和N2電耦接串聯在一周邊電壓VPERI的施加端及一接地電壓VSS的施加端之間。該PMOS電晶體P1和該NMOS電晶體N1被施加該結束訊號ENDP的反相訊號。當該反相 器IV4反相該結束訊號ENDP時，該結束訊號ENDP被產生。該PMOS電晶體P1和該NMOS電晶體N1透過一共通閘極端子被施加該結束訊號ENDP的反相訊號。該NMOS電晶體N2透過其閘極端子被施加該啟動訊號ISTART。
該PMOS電晶體P2被電耦接在該周邊電壓VPERI的施加端 和一節點NODE1之間。該PMOS電晶體P2透過其閘極端子被施加一電源接通訊號PWRUP。該等反相器IV5和IV6以一鎖存器結構被電耦接，並鎖存該節點NODE1的輸出預定時間。該等反相器IV7和IV8非反相地延遲該反相器IV6的輸出，並輸出該校正期間訊號CAL_P。
在具有上述結構的旗標產生單元220中，該PMOS電晶體P1 在該結束訊號ENDP具有一高位準的例子被導通，其中該結束訊號ENDP表示相應通道之校正操作的結束。因此，該節點NODE1變為該周邊電壓VPERI的位準，並且該節點NODE1的輸出藉由該等反相器IV5和IV6被鎖存該預定時間。該校正期間訊號CAL_P藉由該等反相器IV7和IV8被輸出至一低位準。
假如相應通道的校正操作結束，該旗標產生單元220將失能 該校正期間訊號CAL_P至該低位準，並輸出被失能的校正期間訊號CAL_P。
在該旗標產生部220中，該NMOS電晶體N1在該結束訊號 ENDP為一低位準的例子中被導通，其中該結束訊號ENDP表示相應通道之校正操作的結束。在此時，在該啟動訊號ISTART在該高位準的例子中，該NMOS電晶體N2也被導通。
該節點NODE1變為一低電壓位準，並且該節點NODE1的輸 出藉由該等反相器IV5和IV6被鎖存該預定時間。該校正期間訊號CAL_P藉由該等反相器IV7和IV8被輸出至一高位準。
假如相應通道之校正操作未結束且正在執行時，該旗標產生 單元220致能該校正期間訊號CAL_P至該高位準，並輸出被致能的校正期間訊號CAL_P。假如該啟動訊號ISTART被致能，該旗標產生單元220致能該校正期間訊號CAL_P，並輸出被致能的校正期間訊號CAL_P，直到相應通道的結束訊號ENDP被致能(即或是在一預定位準)。
如果該電源接通訊號PWRUP轉變至一低位準，該PMOS電 晶體P2被導通，並且該節點NODE1保持該周邊電壓VPERI的位準。然後，該校正期間訊號CAL_P保持該低位準。
圖5係例示圖2中該屏蔽訊號產生單元230之一例之代表的細部電路圖。
該屏蔽訊號產生單元230可包括一反或閘NOR2、複數反相器IV9到IV11、及複數傳輸閘T3和T4。
該反或閘NOR2對該校正期間訊號CAL_P_I和該校正期間訊號CAL_P執行反或運算或一反或邏輯功能。該反相器IV9反相該反或閘NOR2的輸出，並輸出一期間訊號CAL_P_M。
該傳輸閘T3選擇性輸出該期間訊號CAL_P_M，以回應該選項訊號BOND_OPT和該選項訊號BOND_OPT的反相訊號。當該反相器IV10反相該選項訊號BOND_OPT時，該選項訊號BOND_OPT的反相訊號被產生。該傳輸閘T4選擇性輸出該接地電壓VSS，以回應該選項訊號BOND_OPT和該選項訊號BOND_OPT的反相訊號。當該反相器IV10反相該選項訊號BOND_OPT時，該選項訊號BOND_OPT的反相訊號被產生。該傳輸閘T3和該傳輸閘T4互補地操作。該反相器IV11反相該等傳輸閘T3和T4的輸出，並 輸出該屏蔽訊號CMD_MB。
在另一通道的校正期間訊號CAL_P_I和相應通道的校正期 間訊號CAL_P之至少任一者被致能(即在一預定位準)的例子中，具有上述結構的屏蔽訊號產生單元230輸出該期間訊號CAL_P_M，例如，在一高位準。
在該校正期間訊號CAL_P在該高位準的例子，表示在該通 道CH_A(見圖6)正在操作的例子。在該校正期間訊號CAL_P_I在一高位準的例子，表示在該通道CH_B(見圖6)正在操作的例子。
因此，假如該選項訊號BOND_OPT在該高位準時，該傳輸閘T3被導通，並輸出具有該高位準的期間訊號CAL_P_M至該反相器IV11。該反相器IV11反相該期間訊號CAL_P_M，並且致能該屏蔽訊號CMD_MB至該低位準，並輸出被致能的屏蔽訊號CMD_MB。由於這一事實，在該屏蔽訊號CMD_MB被致能的狀態中，屏蔽被實現，使得在該通道CH_A操作的同時，其它的指令訊號不被輸入。
在該選項訊號BOND_OPT在該低位準的例子，表示在該通道CH_B(參照圖6)的首先操作的例子。因此，假如該選項訊號BOND_OPT在該低位準，該傳輸閘T4被導通，並輸出該接地電壓VSS至該反相器IV11。然後，該反相器IV11失能該屏蔽訊號CMD_MB至該高位準，並輸出被失能的屏蔽訊號CMD_MB。
它被描述在作為實施例中的一例子，該通道CH_A操作早於該通道CH_B。因此，在該選項訊號BOND_OPT具有該高位準的例子中，該校正期間訊號CAL_P_I和該校正期間訊號CAL_P透過該反或閘NOR2而被邏輯組合。由於這事實，僅在相應通道正在操作的例子，根據該屏蔽訊號 CMD_MB，該啟動訊號ISTART被屏蔽。
圖6係例示根據一實施例在一半導體裝置中的二通道 之一例之代表的配置圖。
在一實施例中，二通道CH_A和CH_B可被配置成一芯片。 二通道CH_A和CH_B可能設置在分開的芯片。為了處理被輸入至各通道CH_A和CH_B的一ZQ校正指令，ZQ相關訊號透過分別設置在一封裝中的芯片之間的黏接而彼此電耦接。
該通道CH_A的一指令訊號產生區塊100_1可輸出一校正啟動訊號CAL_S至一ZQ控制區塊200_1，從而致能該通道CH_A的校正操作。該指令訊號產生區塊100_1可透過一黏接墊的黏接而輸出一校正啟動訊號CAL_S_I至另一頻道CH_B。
該通道CH_B的一指令訊號產生區塊100_2可輸出一校正啟動訊號CAL_S至一ZQ控制區塊200_2，從而致能該通道CH_B的校正操作。該指令訊號產生區塊100_2可透過一黏接墊的黏接而輸出一校正啟動訊號CAL_S_I至另一頻道CH_A。
在一實施例中，二通道CH_A和CH_B藉由該校正啟動訊號CAL_S啟動該校正操作，並彼此共享校正操作啟動的資訊。
在一實施例中，二通道CH_A和CH_B依序地啟動該校正操作。二通道CH_A和CH_B中的任一通道(例如，該通道CH_A啟動)可首先或在其他通道(例如通道CH_B)之前開始該校正操作。
在一實施例中，並非具有該通道CH_A首先操作，而是該通道CH_B可首先執行該校正操作。該實施例不限於這樣的例子。E-熔絲(電 熔絲)可能被使用在決定各通道的優先。
該通道CH_A的ZQ控制區塊200_1可從外部接收具有一電源 供應電壓VDD之位準的一選項訊號BOND_OPT，該選項訊號BOND_OPT表示一黏接選項。該通道CH_B的ZQ控制區塊200_2從外部接收具有該接地電壓VSS之位準的一選項訊號BOND_OPT，該選項訊號BOND_OPT表示一黏接選項。
根據該等黏接選項，為了執行該校正操作，二通道CH_A和 CH_B可能被決定。例如，具有該電源供應電壓VDD之位準的選項訊號BOND_OPT在該通道CH_A中，該通道CH_A可被設定為首先操作，並且具有該接地電壓VSS之位準的選項訊號BOND_OPT在該通道CH_B中，該通道CH_B可被設定為接續操作。該實施例不限於這樣的例子，它是要指出的是，該通道CH_B可被設定為首先操作。
在一實施例中，該通道CH_A和該通道CH_B可為實質或相 同被製造的芯片。該通道CH_A和該通道CH_B可能藉由鏡像在一封裝中的兩芯片而被實現，並且，由於該通道CH_A和該通道CH_B可能為相同芯片，它們可能根據黏接選項而在功能上被分類。
該指令訊號產生區塊100_1可產生一校正鎖存訊號CAL_LATP，並可輸出該校正鎖存訊號CAL_LATP至一ZQ驅動區塊300_1。該ZQ控制區塊200_1接收一結束訊號ENDP，該結束訊號ENDP表示該通道CH_A的校正結束。該ZQ控制區塊200_1從該ZQ驅動區塊300_1接收一校正期間訊號CAL_P，並輸出一啟動訊號ISTART至該ZQ驅動區塊300_1，該啟動訊號ISTART表示該通道CH_A的校正操作啟動。
該ZQ控制區塊200_1從該通道CH_B接收該校正啟動訊號 CAL_S_I、一校正結束訊號ENDP_I、及一校正期間訊號CAL_P_I。該ZQ控制區塊200_1透過該等黏接墊的黏接而輸出一結束訊號ENDP_O和一校正期間訊號CAL_P_O至該通道CH_B，該結束訊號ENDP_O表示該通道CH_A的校正結束。
該指令訊號產生區塊100_2可產生一校正鎖存訊號CAL_LATP，並可輸出該校正鎖存訊號CAL_LATP至一ZQ驅動區塊300_2。該ZQ控制區塊200_2接收一結束訊號ENDP，該結束訊號ENDP表示該通道CH_B的校正結束。該ZQ控制區塊200_2從該ZQ驅動區塊300_2接收一校正期間訊號CAL_P，並輸出一啟動訊號ISTART至該ZQ驅動區塊300_2，該啟動訊號ISTART表示該通道CH_B的校正操作啟動。
該ZQ控制區塊200_2從該通道CH_A接收該校正啟動訊號CAL_S_I、一校正結束訊號ENDP_I、及一校正期間訊號CAL_P_I。該ZQ控制區塊200_2透過該等黏接墊的黏接而輸出一結束訊號ENDP_O和一校正期間訊號CAL_P_O至該通道CH_A，該結束訊號ENDP_O表示該通道CH_B的校正結束。
在一實施例中，各通道CH_A和CH_B藉由分別的ZQ驅動區塊300_1和300_2而操作。該通道CH_A與該ZQ驅動區塊300_1執行該校正操作，並且該通道CH_B與該ZQ驅動區塊300_2執行該校正操作。
在各通道CH_A和CH_B，後綴「_I」是指從另一通道被輸入至相應通道的一訊號，並且後綴「_O」是指從相應通道被輸出至另一通道的一訊號。
在一個實施例中，一ZQ插針可包括僅一墊，該墊電耦接至一芯片的外部。假如二通道被封裝於二芯片，二芯片具有不同過程分佈。因為有一外部ZQ電阻器，因此需要用於獨立地校正二芯片並確保該二芯片的校正期間不彼此重疊的一技術。
一ZQ墊被黏接在一芯片的一方法已經提出，被黏接的一通道(例如，該通道CH_A)的校正結果被更新至未黏接的一通道(例如，該通道CH_B)。然而，由於二通道CH_A和CH_B是分開的芯片，因此在該例中二芯片之間的分佈差異為實際的，一校正結果的精確度可能明顯劣化。
二通道CH_A和CH_B皆可被外部的ZQ墊黏接，並可共享一ZQ校正啟動指令。校正操作可藉由使用分別設置在兩芯片中的ZQ驅動區塊被分別執行，並且二芯片可導致根據從一通道施加的啟動訊號而操作。
在該校正的精確度可被保留的同時，在一ZQ鎖存指令重疊於不產生該啟動訊號之一通道的校正週期的例子中，一校正結果可能不被更新。
在一實施例中，二通道CH_A和CH_B皆被黏接於外部ZQ墊。此外，二通道CH_A和CH_B從和向彼此接收及輸出在校正啟動指令、校正結束指令、及校正期間中的資訊。在本例子中，校正操作期間在二通道CH_A和CH_B中不彼此重疊。
換句話說，僅當首先已經啟動運轉的通道CH_A之操作已經結束時，該通道CH_B的校正啟動。此外，直到該通道CH_B之操作結束，至該通道CH_A之一外部指令的輸入被屏蔽，使得該通道CH_A之操作未啟動。因此，有可能防止一種情況的發生，即二通道CH_A和CH_B之ZQ操作 彼此重疊。
一個實施例中，二通道CH_A和CH_B被配置成一芯片作為 一例子敘述。然而，要注意的是，實施例不限於這樣的例子，並且超過二之複數通道可被使用以配置一晶片。
上述討論之半導體裝置(見圖1~6)特別有用於記憶體裝置、 處理器及電腦系統之設計。舉例來說，參照圖7，係例示運用該方法與半導體裝置的一系統方塊圖，該系統方塊圖與實施例所示一致且大致上藉由一元件符號1000所設計。該系統1000可包含一或多個處理器或中央處理器(CPU,central processing unit)1100。該中央處理器1100可獨立使用或與其他中央處理器結合使用。當該處理器1100將被稱作主要為單一形式時，本發明所屬技術領域中具有通常知識者可了解的是，具有任意數量之實體或邏輯的中央處理器之一系統將可被實現。
一晶片組1150可操作地耦接至該中央處理器1100，該晶片組 1150為該中央處理器1100與該系統1000的其他組件之間訊號的一通訊通路。其他組件可包含一記憶體控制器1200、一輸入/輸出(I/O,input/output)匯流排1250以及一磁碟機控制器1300。根據該系統1000的組態，許多不同訊號的任一個都可透過該晶片組1150傳輸，本領域通常知識者可理解該等訊號的路線遍及該系統1000可被容易地調整，無須變更系統之基本特性。
承上所述，該記憶體控制器1200可操作地耦接至該晶片組 1150。該記憶體控制器1200可包含上述之半導體裝置之至少一(參照圖1~6)。因此，該記憶體控制器1200可接收該處理器1100透過該晶片組1150提供的一要求。該記憶體控制器1200也可耦合至一或多個記憶體裝置 1350。於另一實施例，該記憶體控制器1200可被結合於該晶片組1150。該記憶體控制器1200可操作地耦合該記憶體裝置1350之其一或至少一。於一實施例中，該記憶體裝置1350可包含上述關於圖1至6之半導體裝置之至少一，該記憶體裝置1350可包含複數個字元線與複數個位元線，以定義複數個記憶體電路元。該記憶體裝置1350可為任意工業標準記憶體類型之一，包含(但不限制其範圍)單列直插式內存模塊(SIMMs,single inline memory modules)及雙列直插式內存模塊(DIMMs,dual inline memory modules)。此外，該記憶體裝置1350可藉由儲存指令與資料以便於安全的移除一外部數據儲存設施。
該晶片組1150也可耦合至該I/O匯流排1250，該I/O匯流排 1250可當成從該晶片組1150至該等I/O裝置1410、1420和1430的訊號之通訊通路。該等I/O裝置1410、1420和1430可包含一滑鼠1410、一視訊顯示器1410或一鍵盤1430。該I/O匯流排1250可運用各類通訊協定中的任一種，與該等I/O裝置1410、1420和1430通訊。此外，該I/O匯流排1250可被結合於該晶片組1150。
該磁碟機控制器1450(例如內部磁碟機)也可操作地耦合至 該晶片組1150。該磁碟機控制器1450可當成該晶片組1150與一或多個內部磁碟機1450之間的通訊通路。該內部磁碟機1450可藉由指令或數據以便於該外部資料儲存設施的切斷連線。該磁碟機控制器1300和該等內部磁碟機1450可虛擬上使用任何通訊協定類型，彼此通訊或與該晶片組1150通訊，包含那些上述之全部關於該I/O匯流排1250。
值得一提的是，關於圖7之上述之系統1000僅是運用上述關 於圖1至6之半導體裝置的一例。於其他實施例，例如行動電話或數位相機，該部件可差異於圖7中所述的實施例。
雖然上面已經說明特定具體實施例，不過本領域通常知識者了解所說明的具體實施例僅為範例。因此，此處說明的半導體裝置不應受限於所說明的具體實施例。而是，當與上述說明與附圖結合時，此處敘述的半導體裝置應該只受限於底下的申請專利範圍。
100‧‧‧指令訊號產生區塊
200‧‧‧ZQ控制區塊
300‧‧‧ZQ驅動區塊
CAL_LATP‧‧‧校正鎖存訊號
CAL_S‧‧‧校正啟動訊號
CAL_S_I‧‧‧校正啟動訊號
CAL_P‧‧‧校正期間訊號
CAL_P_I‧‧‧校正期間訊號
ENDP‧‧‧校正結束訊號
ENDP_I‧‧‧校正結束訊號
ISTART‧‧‧啟動訊號
BOND_OPT‧‧‧選項訊號

Claims (20)

  1. 一種半導體裝置，包括：一第一通道，該第一通道被提供於一第一芯片之中；以及一第二通道，該第二通道被提供於一第二芯片之中，該第二通道鄰設於該第一通道，並且被配置成與該第一通道交換訊號和數據，其中，該第一通道和該第二通道透過黏接而自彼此接收校正相關的訊號，及輸出校正相關的訊號至彼此，並可共享校正啟動訊號，以及其中，該等校正啟動訊號可分別於該第一通道和該第二通道中被產生。
  2. 如請求項1所述之半導體裝置，其中該第一通道包括被配置成根據一校正鎖存訊號控制一校正操作的一第一ZQ驅動區塊。
  3. 如請求項1所述之半導體裝置，其中該第二通道包括被配置成根據一校正鎖存訊號控制一校正操作的一第二ZQ驅動區塊。
  4. 如請求項1所述之半導體裝置，其中該第一通道和該第二通道依序地操作。
  5. 如請求項1所述之半導體裝置，其中該第一通道和該第二通道的操作次序是根據黏接選項決定。
  6. 如請求項5所述之半導體裝置，其中該第一通道接收一選項訊號，該選項訊號包括一電源供應電壓位準。
  7. 如請求項5所述之半導體裝置，其中該第二通道接收一選項訊號，該選項訊號包含一接地電壓位準。
  8. 如請求項1所述之半導體裝置，其中該第一通道從該第二通道接收校正啟動訊號、校正結束訊號、及校正期間訊號中之至少任一者，以及輸出該校正啟動訊號、該校正結束訊號、及該校正期間訊號中之至少任一者至該第二通道；；以及其中該第二通道從該第一通道接校正啟動訊號、校正結束訊號、及校正期間訊號中之至少任一者，以及輸出該校正啟動訊號、校正結束訊號、及校正期間訊號中之至少任一者至該第一通道。
  9. 如請求項1所述之半導體裝置，其中該第一通道的校正啟動訊號被屏蔽，直到該第二通道的校正結束訊號達到一預定位準。
  10. 如請求項1所述之半導體裝置，其中，該第一通道和該第二通道之每一者包括：一指令訊號產生區塊，該指令訊號產生區塊被配置成產生一校正啟動訊號及一校正鎖存訊號；一ZQ控制區塊，該ZQ控制區塊被配置成接收該校正啟動訊號、另一頻道的一校正操作訊號、一校正操作訊號、及一選項訊號，並輸出一啟動訊號，用於驅動一校正操作和一校正期間訊號；以及一ZQ控制區塊，該ZQ控制區塊被配置成執行對應於該啟動訊號的校正操作，並輸出一校正結束訊號至該ZQ控制區塊。
  11. 如請求項10所述之半導體裝置，其中另一通道的校正操作訊號包括一校正啟動訊號、一校正結束訊號、及一校正期間訊號。
  12. 如請求項10所述之半導體裝置，其中該ZQ控制區塊包括： 一啟動指令產生單元，該啟動指令產生單元被配置成輸出對應該校正啟動訊號的一啟動訊號、另一通道的一校正啟動訊號、一選項訊號、另一通道的一校正結束訊號、及一屏蔽訊號；以及一旗標產生單元，該旗標產生單元被配置成輸出對應該啟動訊號和一結束訊號的一校正期間訊號。
  13. 如請求項12所述之半導體裝置，其中該ZQ控制區塊更包括：一屏蔽訊號產生單元，該屏蔽訊號產生單元被配置成接收該校正期間訊號、另一通道的校正期間訊號、及該選項訊號，並產生該屏蔽訊號。
  14. 如請求項13所述之半導體裝置，其中當該選項訊號具有一第一位準且當該校正期間訊號中之至少任一者及另一通道的校正期間訊號中之至少任一者具有一預定位準時，該屏蔽訊號產生單元致能該屏蔽訊號；以及其中當該選項訊號具有一第二位準時，該屏蔽訊號產生單元失能該屏蔽訊號。
  15. 如請求項12所述之半導體裝置，其中當該選項訊號具有一第一位準且當該校正啟動訊號中之至少任一者及另一通道的校正啟動訊號中之至少任一者具有一預定位準時，該啟動指令產生單元致能該啟動訊號；以及其中當該選項訊號具有一第二位準時，該啟動指令產生單元輸出對應另一通道之校正結束訊號的啟動訊號。
  16. 如請求項12所述之半導體裝置，其中當該結束訊號在一預定位準時， 該旗標產生單元失能該校正期間訊號，當結束訊號在另一預定位準時，該旗標產生單元致能該校正期間訊號。
  17. 一種半導體裝置，包括：複數通道，該等通道形成在單封裝中，並被配置成透過交換在各個芯片之間的訊號和數據共享校正資訊；ZQ驅動區塊，該等ZQ驅動區塊在該等通道中被各自提供，並被配置成控制該等通道之各自的校正操作；以及ZQ控制區塊，該等ZQ控制區塊被配置成決定該等通道中該校正操作之啟動次序，並決定該等通道中該校正操作何時結束。
  18. 如請求項17所述之半導體裝置，更包括：指令訊號產生區塊，該等指令訊號產生區塊被各自提供在該等通道中，並被配置成產生相應該等通道的校正啟動訊號。
  19. 如請求項17所述之半導體裝置，其中該ZQ控制區塊之任一者包括：一啟動指令產生單元，該啟動指令產生單元被配置成輸出對應一校正啟動訊號的一啟動訊號、另一通道的一校正啟動訊號、一選項訊號、另一通道的一校正結束訊號、及一屏蔽訊號；以及一旗標產生單元，該旗標產生單元被配置成輸出對應該啟動訊號和一結束訊號的一校正期間訊號。
  20. 如請求項17所述之半導體裝置，其中該等通道的操作次序根據黏合選項被決定；以及其中該等通道順序地操作。
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