KR20230018773A - 신호 경로들을 스와핑할 수 있는 반도체 회로 및 이를 이용하는 반도체 장치 - Google Patents

신호 경로들을 스와핑할 수 있는 반도체 회로 및 이를 이용하는 반도체 장치 Download PDF

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Abstract

반도체 회로는 스와핑 회로 및 내부 회로를 포함할 수 있다. 상기 스와핑 회로는 마스터 정보 및 스와핑 정보에 기초하여 제 1 내부 신호가 출력되는 경로와 상기 제 1 외부 신호가 수신되는 경로를 제 1 및 제 2 패드 중 하나와 연결하고, 제 2 내부 신호가 전송되는 경로 및 제 2 외부 신호가 수신되는 경로 중 하나를 상기 제 1 및 제 2 패드 중 다른 하나와 연결할 수 있다. 상기 내부 회로는 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고 상기 제 1 내부 신호 및 상기 제 2 내부 신호를 생성할 수 있다.

Description

신호 경로들을 스와핑할 수 있는 반도체 회로 및 이를 이용하는 반도체 장치 {SEMICONDUCTOR CIRCUIT CAPABLE OF SWAPPING SIGNAL PATHS AND SEMICONDUCTOR APPARATUS USING THE SEMICONDUCTOR CIRCUIT}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 회로 및 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 전송 회로 및 수신 회로를 구비하여 서로 통신할 수 있다. 상기 반도체 장치들은 신호 전송 라인을 통해 연결될 수 있고, 상기 신호 전송 라인을 통해 신호를 전송 및 수신할 수 있다. 반도체 장치의 동작 속도가 향상되고 소모 전력이 감소하면서 외부 노이즈의 영향 및 서로 통신하는 반도체 장치들 사이의 임피던시 미스매칭으로 인해 전송된 신호가 왜곡될 수 있다. 따라서, 반도체 장치들은 전송 장치 또는 수신 장치의 저항 및/또는 임피던스를 매칭시키는 터미네이션 동작을 수행할 수 있다.
따라서, 반도체 장치는 일반적으로 정확한 신호 전송을 위해 임피던스 매칭을 수행하는 온 다이 터미네이션 회로를 구비하고 있다. 또한, 반도체 장치는 정확한 임피던스 매칭이 이뤄질 수 있도록 PVT 변화에 따라 터미네이션 저항의 보정을 수행해야 한다. 일반적으로 메모리 장치는 외부 기준 저항과 연결되고 상기 외부 기준 저항을 이용하여 캘리브레이션 동작을 수행하여 상기 터미네이션 저항의 임피던스 값을 보정한다. 이를 일반적으로 ZQ 캘리브레이션 동작이라고 한다.
본 발명의 실시예는 180도 회전 배치되는 반도체 칩들 사이의 패드 연결 순서가 달라지더라도 반도체 칩 내부의 신호를 경로를 스와핑할 수 있든 반도체 회로 및 이를 포함하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예는 반도체 칩 내부의 신호 경로를 스와핑하여 최소 개수의 패드를 사용하여 반도체 칩들 사이의 통신을 가능하게 하는 반도체 회로 및 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 회로는 제 1 패드; 제 2 패드; 마스터 정보 및 스와핑 정보에 기초하여 제 1 내부 신호가 출력되는 경로와 상기 제 1 외부 신호가 수신되는 경로를 상기 제 1 및 제 2 패드 중 하나와 연결하고, 제 2 내부 신호가 전송되는 경로 및 제 2 외부 신호가 수신되는 경로 중 하나를 상기 제 1 및 제 2 패드 중 다른 하나와 연결하는 스와핑 회로; 및 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고 상기 제 1 내부 신호 및 상기 제 2 내부 신호를 생성하는 내부 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 칩 종료 출력 신호를 제 1 패드를 통해 출력하고 상기 제 1 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 수신하며 제 2 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 수신하는 상기 제 제 1 반도체 칩; 및 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 칩 시작 출력 신호를 제 1 패드를 통해 출력하고 제 2 칩 종료 출력 신호를 제 2 패드를 통해 출력하며 상기 제 2 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 수신하는 2 반도체 칩을 포함할 수 있다.
상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 제 1 패드가 상기 제 1 반도체 칩의 제 2 패드와 마주하고 상기 제 2 반도체 칩의 제 2 패드가 상기 제 1 반도체 칩의 제 1 패드와 마주하도록 배치되며, 상기 제 2 반도체 칩의 제 1 패드는 상기 제 1 반도체 칩의 제 2 패드와 연결되고, 상기 제 2 반도체 칩의 제 2 패드는 상기 제 1 반도체 칩의 제 1 패드와 연결될 수 있다.
본 발명의 실시예에 따른 반도체 회로는 제 1 패드; 제 2 패드; 제 3 패드; 마스터 정보, 스와핑 정보 및 모드 신호에 기초하여, 제 1 내부 신호가 출력되는 경로와 제 1 외부 신호가 수신되는 경로를 상기 제 1 패드와 연결시키거나 제 2 내부 신호가 출력되는 경로와 제 2 외부 신호가 수신되는 경로를 제 1 패드와 연결시키고, 상기 제 2 내부 신호가 출력되는 경로와 상기 제 2 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결시키거나 상기 제 1 내부 신호가 출력되는 경로와 상기 제 1 내부 신호가 수신되는 경로를 제 2 패드와 연결시키며, 상기 제 1 외부 신호가 수신되는 경로를 상기 제 3 패드와 연결시키는 스와핑 회로; 및 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고, 상기 제 1 내부 신호 및 상기 제 2 내부 신호를 생성하는 내부 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 칩 종료 출력 신호를 제 1 패드를 통해 출력하고, 상기 제 1 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 제공하며, 상기 제 2 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 제공하는 제 1 반도체 칩; 및 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 칩 시작 출력 신호를 제 1 패드를 통해 출력하고, 제 2 칩 종료 출력 신호를 제 2 패드를 통해 출력하며, 상기 제 2 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 제공하는 제 2 반도체 칩을 포함할 수 있다.
상기 제 2 반도체 칩은 상기 제 1 반도체 칩에 대해 180도 회전되어 배치되고, 상기 제 1 반도체 칩의 제 1 패드는 상기 제 2 반도체 칩의 제 2 패드와 연결되며, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 2 반도체 칩의 제 1 패드와 연결될 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 커맨드 신호를 수신하고, 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 패드를 통해 제 1 칩 종료 출력 신호를 출력하고 상기 제 2 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 제공하고, 제 3 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 제공하는 제 1 반도체 칩; 상기 제 1 커맨드 신호를 수신하고, 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 패드를 통해 제 2 칩 종료 출력 신호를 출력하며 제 3 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 제공하는 제 2 반도체 칩; 제 2 커맨드 신호를 수신하고, 제 3 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 1 패드를 통해 제 3 칩 시작 출력 신호를 출력하고 제 2 패드를 통해 제 3 칩 종료 출력 신호를 출력하고 제 3 패드를 통해 수신된 신호를 제 3 칩 종료 입력 신호로 제공하는 제 3 반도체 칩; 및 상기 제 2 커맨드 신호를 수신하고, 제 4 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 패드를 통해 제 4 칩 종료 출력 신호를 출력하고 제 3 패드를 통해 수신된 신호를 제 4 칩 종료 입력 신호로 제공하는 제 4 반도체 칩을 포함할 수 있다.
상기 제 1 반도체 칩의 제 1 패드, 제 2 패드 및 제 3 패드는 상기 제 3 반도체 칩의 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주하고, 상기 제 2 반도체 칩의 제 1 패드, 제 2 패드 및 제 3 패드는 상기 제 4 반도체 칩의 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주할 수 있다.
상기 제 1 반도체 칩의 제 1 패드는 상기 제 3 반도체 칩의 제 3 패드와 연결되고, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 3 반도체 칩의 제 1 패드와 연결되며, 상기 제 1 반도체 칩의 제 3 패드는 상기 제 2 반도체 칩의 제 2 패드와 연결되고, 상기 제 2 반도체 칩의 제 3 패드는 상기 제 4 반도체 칩의 제 2 패드와 연결되며, 상기 제 3 반도체 칩의 제 2 패드는 상기 제 4 반도체 칩의 제 3 패드와 연결될 수 있다.
본 발명의 실시예에 따른 반도체 회로는 제 1 패드; 제 2 패드; 제 3 패드; 제 4 패드; 마스터 정보 및 스와핑 정보에 기초하여, 제 1 내부 신호가 출력되는 경로와 제 2 내부 신호가 출력되는 경로 중 하나를 제 1 패드와 연결시키고, 제 1 외부 신호가 수신되는 경로와 제 2 외부 신호가 수신되는 경로 중 하나를 제 2 패드와 연결시키며, 상기 제 1 내부 신호가 출력되는 경로 및 상기 제 2 내부 신호가 출력되는 경로 중 다른 하나를 제 3 패드와 연결시키고, 상기 제 1 외부 신호가 수신되는 경로와 상기 제 2 외부 신호가 수신되는 경로 중 하나를 제 4 패드와 연결시키는 스와핑 회로; 및 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고, 상기 제 1 내부 신호 및 상기 제 2 내부 신호를 생성하는 내부 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 칩 종료 출력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 제공하며 제 1 칩 시작 출력 신호를 제 3 패드를 통해 출력하고 제 4 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 제공하는 제 1 반도체 칩; 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 칩 시작 출력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 제 2 칩 시작 입력 신호로 제공하며 제 2 칩 종료 출력 신호를 제 3 패드로 출력하고 제 4 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 제공하는 제 2 반도체 칩; 제 3 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 3 칩 시작 출력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 제 3 칩 시작 입력 신호로 제공하며 제 3 칩 종료 출력 신호를 제 3 패드로 출력하고 제 4 패드를 통해 수신된 신호를 제 3 칩 종료 입력 신호로 제공하는 제 3 반도체 칩; 및 제 4 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 4 칩 시작 출력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 제 4 칩 시작 입력 신호로 제공하며 제 4 칩 종료 출력 신호를 제 3 패드로 출력하고 제 4 패드를 통해 수신된 신호를 제 4 칩 종료 입력 신호로 제공하는 제 4 반도체 칩을 포함할 수 있다.
상기 제 1 반도체 칩의 제 1 패드, 제 2 패드, 제 3 패드 및 제 4 패드는 상기 제 3 반도체 칩의 제 4 패드, 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주하고, 상기 제 2 반도체 칩의 제 1 패드, 제 2 패드, 제 3 패드 및 제 4 패드는 상기 제 4 반도체 칩의 제 4 패드, 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주할 수 있다.
상기 제 1 반도체 칩의 제 1 패드는 상기 제 3 반도체 칩의 제 4 패드와 연결되고, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 2 반도체 칩의 제 3 패드와 연결되며, 상기 제 1 반도체 칩의 제 3 패드는 상기 제 3 반도체 칩의 제 2 패드와 연결되고, 상기 제 1 반도체 칩의 제 4 패드는 상기 제 2 반도체 칩의 제 1 패드와 연결되며, 상기 제 2 반도체 칩의 제 2 패드는 상기 제 4 반도체 칩의 제 1 패드와 연결되고, 상기 제 2 반도체 칩의 제 4 패드는 상기 제 4 반도체 칩의 제 3 패드와 연결되며, 상기 제 3 반도체 칩의 제 3 패드는 상기 제 4 반도체 칩의 제 4 패드와 연결되고, 상기 제 3 반도체 칩의 제 1 패드는 상기 제 4 반도체 칩의 제 2 패드와 연결될 수 있다.
본 발명의 실시예는 반도체 장치의 동작을 위한 패드 개수를 감소시키고, 반도체 장치의 동작 신뢰성을 향상시킬 수 있다. 180도 회전 배치되는 동일한 구조를 갖는 반도체 칩들 사이의 연결을 가능하게 하여 반도체 장치의 생산 비용을 절감시킬 수 있다.
도 1a 및 도 1b은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 회로의 구성을 보여주는 도면이다.
도 4는 도 3에 도시된 캘리브레이션 회로의 적어도 일부의 구성을 보여주는 도면이다.
도 5는 도 4에 도시된 마스크 신호 생성 회로의 구성을 보여주는 도면이다.
도 6은 도 3에 도시된 스와핑 제어 회로의 구성을 보여주는 도면이다.
도 7은 스와핑 모드로 동작하는 2개의 반도체 칩을 포함하는 반도체 장치의 구성 및 연결관계를 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 동작을 보여주는 타이밍도이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 12는 본 발명의 실시예에 따른 반도체 회로의 구성을 보여주는 도면이다.
도 13은 도 12에 도시된 스와핑 제어 회로의 구성을 보여주는 도면이다.
도 14는 스와핑 모드로 동작하는 2개의 반도체 칩을 포함하는 반도체 장치의 구성 및 연결관계를 보여주는 도면이다.
도 15는 스와핑 모드로 동작하는 2개의 반도체 칩을 포함하는 반도체 장치의 구성 및 연결관계를 보여주는 도면이다.
도 16은 스와핑 모드로 동작하는 4개의 반도체 칩을 포함하는 반도체 장치의 구성 및 연결관계를 보여주는 도면이다.
도 17은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
도 18은 본 발명의 실시예에 따른 반도체 회로의 구성을 보여주는 도면이다.
도 19는 도 18에 도시된 스와핑 제어 회로의 구성을 보여주는 도면이다.
도 20은 스와핑 모드로 동작하는 4개의 반도체 칩을 포함하는 반도체 장치의 구성 및 연결관계를 보여주는 도면이다.
도 1a는 본 발명의 실시예에 따른 반도체 장치(10)의 구성을 보여주는 도면이다. 도 1a를 참조하면, 상기 반도체 장치(10)는 제 1 반도체 칩(11) 및 제 2 반도체 칩(12)을 포함할 수 있다. 상기 제 1 반도체 칩(11)은 제 1 채널을 구성할 수 있고, 상기 제 2 반도체 칩(12)은 제 2 채널을 구성할 수 있다. 상기 제 1 및 제 2 채널은 독립된 커맨드 신호 및 어드레스 신호에 기초하여 독립적으로 데이터 입출력 동작을 수행할 수 있는 단위를 의미할 수 있다. 상기 제 1 반도체 칩(11)은 제 1 커맨드 신호를 수신하고, 상기 제 2 반도체 칩(12)은 상기 제 1 커맨드 신호와 독립된 제 2 커맨드 신호를 수신할 수 있다. 상기 제 1 및 제 2 반도체 칩(11, 12)은 상기 반도체 장치(10)와 연결되는 외부 장치와의 임피던스 매칭을 위해 데이터 입출력 회로의 저항 값을 외부 기준 저항(RZQ)의 저항 값으로 캘리브레이션하는 ZQ 캘리브레이션 동작을 수행할 수 있다. 상기 제 1 및 제 2 반도체 칩(11, 12)은 각각 저항 패드(ZQ)를 구비할 수 있다. 상기 반도체 장치(10)는 면적 효율을 위해 하나의 외부 기준 저항(RZQ)만을 구비할 수 있다. 상기 제 1 반도체 칩(11)의 저항 패드(ZQ)와 상기 제 2 반도체 칩(12)의 저항 패드(ZQ)는 상기 외부 기준 저항(RZQ)과 공통 연결될 수 있다. 상기 반도체 장치(10)는 하나의 외부 기준 저항(RZQ)을 구비하고 상기 제 1 및 제 2 반도체 칩(11, 12)의 저항 패드(ZQ)는 하나의 외부 기준 저항(RZQ)과 공통 연결되므로, 상기 제 1 및 제 2 반도체 칩(11, 12)의 캘리브레이션 동작은 동시에 수행될 수 없으며, 상기 제 1 반도체 칩(11)의 ZQ 캘리브레이션 동작이 수행된 후에 상기 제 2 반도체 칩(12)의 캘리브레이션 동작이 수행되어야 한다.
상기 제 1 및 제 2 반도체 칩(11, 12)이 순차적으로 캘리브레이션 동작을 수행하기 위해서는 적어도 2개의 제어 신호가 필요할 수 있다. 하나의 제어 신호는 캘리브레이션 시작 신호(ZQS)일 수 있고, 다른 하나의 제어 신호는 종료 신호(ZQE)일 수 있다. 상기 제 1 및 제 2 반도체 칩(11, 12)은 각각 2개의 제어 신호를 전송 및 수신하기 위해 제 1 패드 및 제 2 패드(ZQ1, ZQ2)를 포함할 수 있다. 상기 제 1 반도체 칩(11)은 상기 제 1 패드(ZQ1)를 통해 상기 종료 신호(ZQE)를 상기 제 2 반도체 칩(12)으로 전송하거나 상기 제 2 반도체 칩(12)으로부터 전송된 상기 종료 신호(ZQE)를 수신할 수 있다. 상기 제 1 반도체 칩(11)은 상기 제 2 패드(ZQ2)를 통해 상기 시작 신호(ZQS)를 전송하거나 상기 제 2 반도체 칩(12)으로부터 전송된 상기 종료 신호(ZQE)를 수신할 수 있다. 상기 제 2 반도체 칩(12)은 상기 제 1 패드(ZQ1)를 통해 상기 종료 신호(ZQE)를 상기 제 1 반도체 칩(11)으로 전송하거나 상기 제 1 반도체 칩(11)으로부터 전송된 상기 종료 신호(ZQE)를 수신할 수 있다. 상기 제 2 반도체 칩(12)은 상기 제 2 패드(ZQ2)를 통해 상기 시작 신호(ZQS)를 전송하거나 상기 제 2 반도체 칩(12)으로부터 전송된 상기 캘리브레이션 종료 신호(ZQE)를 수신할 수 있다. 상기 제 1 및 제 2 반도체 칩(11, 12)이 상기 종료 신호(ZQE) 및 상기 시작 신호(ZQS)를 전송 및 수신하기 위해서는 상기 제 1 반도체 칩(11)의 제 1 패드(ZQ1)와 상기 제 2 반도체 칩(12)의 제 1 패드(ZQ1)가 본딩되어야 하고 상기 제 1 반도체 칩(11)의 제 2 패드(ZQ2)와 상기 제 2 반도체 칩(12)의 제 2 패드(ZQ2)가 본딩되어야 한다. 하지만, 도 1a에 "X"로 도시된 것과 같이, 패드와 패드 사이의 연결 라인이 교차되어 본딩이 불가능한 문제가 발생할 수 있다.
도 1b는 본 발명의 실시예에 따른 반도체 장치(20)의 구성을 보여주는 도면이다. 상기 반도체 장치(20)는 도 1a에 도시된 반도체 장치(10)가 갖고 있는 문제점을 해결할 수 있다. 상기 반도체 장치(20)는 제 1 반도체 칩(21) 및 제 2 반도체 칩(22)을 포함하고, 상기 제 1 및 제 2 반도체 칩(21, 22)은 각각 4개의 패드를 포함할 수 있다. 상기 제 1 반도체 칩(21)의 제 1 신호 경로(SP11)는 제 1 패드(ZQ1) 및 제 3 패드(ZQ3)와 연결될 수 있고, 상기 제 1 반도체 칩(21)의 제 2 신호 경로(SP12)는 제 2 패드(ZQ2) 및 제 4 패드(ZQ4)와 연결될 수 있다. 상기 제 2 반도체 칩(22)의 제 1 신호 경로(SP21)는 제 1 패드(ZQ1) 및 제 3 패드(ZQ3)와 연결될 수 있고, 상기 제 2 반도체 칩(22)의 제 2 신호 경로(SP22)는 제 2 패드(ZQ2) 및 제 4 패드(ZQ4)와 연결될 수 있다. 상기 제 2 반도체 칩(22)은 상기 제 1 반도체 칩(21)과 180도 회전되어 배치될 수 있다. 따라서, 상기 제 1 반도체 칩(21)의 제 1 패드(ZQ1), 제 2 패드(ZQ2), 제 3 패드(ZQ3) 및 제 4 패드(ZQ4)는 순차적으로 상기 제 2 반도체 칩(22)의 제 4 패드(ZQ4), 제 3 패드(ZQ3), 제 2 패드(ZQ2) 및 제 1 패드(ZQ1)와 마주할 수 있다.
상기 제 1 반도체 칩(21)의 제 1 패드(ZQ1)는 상기 제 2 반도체 칩(22)의 제 3 패드(ZQ3)와 연결될 수 있고, 상기 제 1 및 제 2 반도체 칩(21, 22)의 제 1 신호 경로(SP11, SP21)는 상기 제 1 반도체 칩(21)의 제 1 패드(ZQ1)와 상기 제 2 반도체 칩(22)의 상기 제 3 패드(ZQ3)를 통해 연결될 수 있다. 상기 제 1 반도체 칩(21)의 제 4 패드(ZQ4)는 상기 제 2 반도체 칩(22)의 제 2 패드(ZQ2)와 연결될 수 있고, 상기 제 1 및 제 2 반도체 칩(21, 22)의 제 2 신호 경로(SP12, SP22)는 상기 제 1 반도체 칩(21)의 제 4 패드(ZQ4)와 상기 제 2 반도체 칩(22)의 상기 제 2 패드(ZQ2)를 통해 연결될 수 있다. 상기 종료 신호(ZQE)는 상기 제 1 반도체 칩(21)의 제 1 패드(ZQ1)와 상기 제 2 반도체 칩(22)의 제 3 패드(ZQ3)를 통해 상기 제 1 및 제 2 반도체 칩(21, 22) 사이에서 전송 및 수신될 수 있고, 상기 시작 신호(ZQS)는 상기 제 1 반도체 칩(21)의 제 4 패드(ZQ4)와 상기 제 2 반도체 칩(22)의 제 2 패드(ZQ2)를 통해 상기 제 1 및 제 2 반도체 칩(21, 22) 사이에서 전송 및 수신될 수 있다. 상기 반도체 장치(20)는 상기 제 1 반도체 칩(21)의 제 1 패드(ZQ1)와 상기 제 2 반도체 칩(22)의 제 3 패드(ZQ3)를 연결하는 와이어 본딩과 상기 제 1 반도체 칩(21)의 제 4 패드(ZQ4)와 상기 제 2 반도체 칩(22)의 제 2 패드(ZQ2)를 연결하는 와이어 본딩이 교차되지 않을 수 있다. 상기 반도체 장치(20)는 와이어 본딩이 교차되지 않도록 반도체 칩들을 연결할 수 있지만, 많은 개수의 패드를 사용해야 하는 문제점을 가질 수 있다.
본 발명의 실시예에 따른 반도체 회로 및 반도체 장치는 반도체 칩 내부의 신호 경로를 스와핑함으로써 적은 개수의 패드로 반도체 칩들 사이의 신호 연결을 가능하게 할 수 있다. 도 2는 본 발명의 실시예에 따른 반도체 장치(200)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 반도체 장치(200)는 제 1 반도체 칩(210) 및 제 2 반도체 칩(220)을 포함할 수 있다. 상기 제 1 및 제 2 반도체 칩(210, 220)은 동일한 기능을 수행할 수 있도록 동일한 구조를 가질 수 있다. 상기 제 1 및 제 2 반도체 칩(210, 220)은 단일 반도체 장치를 구성하고, 하나의 패키지로 패키징될 수 있다. 상기 제 1 및 제 2 반도체 칩(210, 220)은 기판 상에 장착될 수 있고, 기판의 구조에 따라 정해진 위치에 배치될 수 있다. 상기 제 2 반도체 칩(220)은 상기 제 1 반도체 칩(210)과 180도 회전되어 배치될 수 있다. 상기 제 1 반도체 칩(210) 및 제 2 반도체 칩(220)은 각각 제 1 패드 (ZQ1, P11, P21) 및 제 2 패드(ZQ2, P12, P22)를 포함할 수 있다. 상기 제 2 반도체 칩(220)은 제 1 반도체 칩(210)과 180도 회전되어 배치되므로, 상기 제 1 반도체 칩(210)의 제 1 패드(P11) 및 제 2 패드(P12)는 상기 제 2 반도체 칩(220)의 제 2 패드(P22) 및 제 1 패드(P21)와 순차적으로 마주할 수 있다. 상기 제 1 반도체 칩(210)의 제 1 패드(P11)는 상기 제 1 반도체 칩(210)의 제 1 패드(P11)와 마주하는 상기 제 2 반도체 칩(220)의 제 2 패드(P22)와 연결될 수 있다. 상기 제 1 반도체 칩(210)의 제 2 패드(P12)는 상기 제 1 반도체 칩(210)의 제 2 패드(P12)와 마주하는 상기 제 2 반도체 칩(220)의 제 1 패드(P21)와 연결될 수 있다.
상기 제 1 및 제 2 반도체 칩(210, 220)은 독립적인 채널로 동작할 수 있다. 예를 들어, 상기 제 1 반도체 칩(210)은 커맨드 패드(CA)를 통해 제 1 커맨드 신호(CMD1)를 수신하고, 상기 제 2 반도체 칩(220)은 커맨드 패드(CA)를 통해 제 2 커맨드 신호(CMD2)를 수신할 수 있다. 상기 제 1 반도체 칩(210)은 상기 제 1 커맨드 신호(CMD1)에 기초하여 상기 제 2 반도체 칩(220)과 독립적으로 또는 함께 데이터 입출력 동작을 수행할 수 있다. 상기 제 2 반도체 칩(220)은 상기 제 2 커맨드 신호(CMD2)에 기초하여 상기 제 1 반도체 칩(210)과 독립적으로 데이터 입출력 동작을 수행할 수 있다. 상기 제 1 및 제 2 반도체 칩은 X16의 데이터 대역폭을 지원할 수 있고, X8 또는 X16의 데이터 대역폭으로 동작할 수 있다. X16의 데이터 대역폭은 X8의 데이터 대역폭의 2배일 수 있다. 상기 반도체 장치(200)와 연결되는 외부 장치와의 관계에서, 상기 제 1 및 제 2 반도체 칩(210, 220)은 X8으로 동작하는 2개의 독립적인 칩으로서 기능할 수도 있고, X16으로 동작하는 2개의 칩으로서 기능할 수도 있다. 상기 제 1 반도체 칩(210)은 마스터 칩으로 기능할 수 있고, 상기 제 2 반도체 칩(220)은 슬레이브 칩으로 기능할 수 있다. 상기 반도체 장치(200)와 연결되어 상기 반도체 장치(200)와 통신하는 외부 장치 사이에는 상기 제 1 및 제 2 반도체 칩(210, 220) 중에서 상기 제 1 반도체 칩(210)이 마스터 칩인 것으로 규약되어 있을 수 있다.
상기 제 1 반도체 칩(210)은 제 1 칩 스와핑 회로(211)를 포함하고, 상기 제 2 반도체 칩(220)은 제 2 칩 스와핑 회로(221)를 포함할 수 있다. 상기 제 1 칩 스와핑 회로(211)는 상기 제 1 반도체 칩(210)의 마스터 정보(OPT1) 및 스와핑 정보(SWP1)에 기초하여 상기 제 1 반도체 칩(210)의 상기 제 1 및 제 2 패드(P11, P12)를 상기 제 1 반도체 칩(210)의 신호 경로와 연결할 수 있다. 상기 제 1 반도체 칩의 마스터 정보(OPT1)는 제 1 칩 마스터 정보로 언급될 수도 있다. 상기 제 2 칩 스와핑 회로(221)는 상기 제 2 반도체 칩(220)의 상기 마스터 정보(OPT2) 및 상기 스와핑 정보(SWP2)에 기초하여 상기 제 2 반도체 칩(220)의 상기 제 1 및 제 2 패드(P21, P22)를 상기 제 2 반도체 칩(220)의 신호 경로와 연결할 수 있다. 상기 제 2 반도체 칩(220)의 마스터 정보(OPT2)는 제 2 칩 마스터 정보로 언급될 수 있다. 상기 제 1 반도체 칩(210) 및 상기 제 2 반도체 칩(220)은 서로 신호를 전송 및 수신할 수 있다. 상기 제 1 반도체 칩(210)은 제 1 내부 신호(IS11)를 상기 제 1 패드(P11)를 통해 상기 제 2 반도체 칩(220)으로 전송할 수 있고, 상기 제 2 반도체 칩(220)으로부터 제 1 외부 신호(OS11)를 상기 제 1 패드(P11)를 통해 수신할 수 있다. 상기 제 1 반도체 칩(210)은 제 2 내부 신호(IS12)를 상기 제 2 패드(P12)를 통해 상기 제 2 반도체 칩(220)으로 전송할 수 있고, 상기 제 2 반도체 칩(220)으로부터 제 2 외부 신호(OS12)를 상기 제 2 패드(P12)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(220)은 제 1 내부 신호(IS21)를 상기 제 2 패드(P22)를 통해 상기 제 1 반도체 칩(210)으로 전송할 수 있고, 상기 제 1 반도체 칩(210)으로부터 제 1 외부 신호(OS21)를 상기 제 2 패드(P22)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(220)은 제 2 내부 신호(IS22)를 상기 제 1 패드(P21)를 통해 상기 제 1 반도체 칩(210)으로 전송할 수 있고, 상기 제 1 반도체 칩(210)으로부터 제 2 외부 신호(OS22)를 상기 제 1 패드(P21)를 통해 수신할 수 있다. 상기 내부 신호는 반도체 칩 내부에서 생성된 신호를 의미할 수 있고, 상기 외부 신호는 반도체 칩의 내부에서 생성된 신호가 아닌 다른 반도체 칩으로부터 수신된 신호를 의미할 수 있다. 상기 제 1 반도체 칩(210)의 제 1 및 제 2 내부 신호(IS11, IS12)는 상기 제 1 반도체 칩(210)의 내부에서 생성된 신호일 수 있고, 상기 제 2 반도체 칩(220)의 제 1 및 제 2 내부 신호(IS21, IS22)는 상기 제 2 반도체 칩(220)의 내부에서 생성된 신호일 수 있다. 상기 제 1 반도체 칩(210)의 제 1 및 제 2 외부 신호(OS11, OS12)는 상기 제 2 반도체 칩(220)으로부터 수신된 상기 제 2 반도체 칩(220)의 제 1 및 제 2 내부 신호(IS21, IS22)에 대응할 수 있다. 상기 제 2 반도체 칩(220)의 제 1 및 제 2 외부 신호(IS21, IS22)는 상기 제 1 반도체 칩(210)으로부터 수신된 상기 제 1 반도체 칩(210)의 제 1 및 제 2 내부 신호(IS11, IS12)에 대응할 수 있다.
상기 제 1 칩 스와핑 회로(211)는 상기 제 1 칩 마스터 정보(OPT1) 및 상기 스와핑 정보(SWAP1)에 기초하여 상기 제 1 내부 신호(IS11)가 출력되는 경로와 상기 제 1 외부 신호(OS11)가 수신되는 경로를 상기 제 1 패드(P11) 및 상기 제 2 패드(P12) 중 하나와 연결할 수 있다. 상기 제 1 칩 스와핑 회로(211)는 상기 마스터 정보(OPT1) 및 상기 스와핑 정보(SWAP1)에 기초하여 상기 제 2 내부 신호(IS12)가 출력되는 경로와 상기 제 2 외부 신호(OS12)가 수신되는 경로를 상기 제 1 패드(P11) 및 상기 제 2 패드(P12) 중 다른 하나와 연결할 수 있다. 상기 제 1 칩 마스터 정보(OPT1)는 상기 제 1 반도체 칩(210)이 마스터 칩으로서 기능하는지 슬레이브 칩으로서 기능하는지 여부에 관한 정보를 포함하는 신호일 수 있다. 예를 들어, 반도체 칩이 마스터 칩으로서 기능할 때 상기 마스터 정보는 제 1 로직 레벨을 가질 수 있고, 반도체 칩이 슬레이브 칩으로서 기능할 때 상기 마스터 정보는 제 2 로직 레벨을 가질 수 있다. 상기 제 1 로직 레벨은 로우 로직 레벨일 수 있고, 상기 제 2 로직 레벨은 하이 로직 레벨일 수 있다. 상기 스와핑 정보는 반도체 장치가 스와핑 모드로 동작하는지 여부에 관한 정보를 포함하는 신호일 수 있다. 상기 스와핑 모드는 상기 제 1 및 제 2 반도체 칩(210, 220)의 제 1 및 제 2 패드(P11, P12, P21, P22)와 상기 제 1 및 제 2 반도체 칩(210, 220)의 신호 경로를 스와핑하는지 여부를 결정할 수 있다. 상기 스와핑 모드에서 상기 스와핑 정보는 제 2 로직 레벨을 가질 수 있고, 상기 스와핑 모드가 아닐 때 상기 스와핑 정보는 제 1 로직 레벨을 가질 수 있다. 상기 제 2 로직 레벨은 하이 로직 레벨일 수 있다. 상기 제 2 칩 스와핑 회로(221)는 상기 제 2 칩 마스터 정보(OPT2) 및 상기 스와핑 정보(SWAP2)에 기초하여 상기 제 1 내부 신호(IS21)가 출력되는 경로와 상기 제 1 외부 신호(OS21)가 수신되는 경로를 상기 제 1 패드(P21) 및 상기 제 2 패드(P22) 중 하나와 연결할 수 있다. 상기 제 2 칩 스와핑 회로(221)는 상기 마스터 정보(OPT2) 및 상기 스와핑 정보(SWAP2)에 기초하여 상기 제 2 내부 신호(IS22)가 출력되는 경로와 상기 제 2 외부 신호(OS22)가 수신되는 경로를 상기 제 1 패드(P21) 및 상기 제 2 패드(P22) 중 다른 하나와 연결할 수 있다.
상기 제 1 반도체 칩(210)은 마스터 칩으로서 기능할 수 있고, 제 1 로직 레벨을 갖는 마스터 정보와 제 2 로직 레벨을 갖는 스와핑 정보를 수신할 수 있다. 상기 제 1 칩 스와핑 회로(211)는 상기 제 1 칩 마스터 정보(OPT1) 및 상기 스와핑 정보(SWAP1)에 기초하여, 상기 제 1 내부 신호(IS11)가 출력되는 경로와 상기 제 1 외부 신호(OS11)가 수신되는 경로를 상기 제 1 패드(P11)와 연결할 수 있고, 상기 제 2 내부 신호(OS21)가 출력되는 경로와 상기 제 2 외부 신호(OS12)가 수신되는 경로를 상기 제 2 패드(P12)와 연결할 수 있다. 상기 제 2 반도체 칩(220)은 슬레이브 칩으로서 기능할 수 있고, 제 2 로직 레벨을 갖는 마스터 정보와 제 2 로직 레벨을 갖는 스와핑 정보를 수신할 수 있다. 상기 제 2 칩 스와핑 회로(221)는 상기 제 2 칩 마스터 정보(OPT2) 및 상기 스와핑 정보(SWAP2)에 기초하여, 상기 제 1 내부 신호(IS21)가 출력되는 경로와 상기 제 1 외부 신호(OS21)가 수신되는 경로를 상기 제 2 패드(P22)와 연결할 수 있고, 상기 제 2 내부 신호(IS22)가 출력되는 경로와 상기 제 2 외부 신호(OS22)가 수신되는 경로를 상기 제 1 패드(P21)와 연결할 수 있다. 따라서, 상기 제 1 반도체 칩(210)의 제 1 패드(P11)가 상기 제 2 반도체 칩(220)의 제 2 패드(P22)와 연결되고 상기 제 1 반도체 칩(210)이 상기 제 1 내부 신호(IS11)를 상기 제 1 패드(P11)를 통해 상기 제 2 반도체 칩(220)으로 전송하더라도, 상기 제 2 반도체 칩(220)은 제 2 패드(P22)를 상기 제 1 외부 신호(OS21)가 수신되는 경로와 연결함으로써 상기 제 1 반도체 칩(210)으로부터 출력된 상기 제 1 내부 신호(IS11)를 상기 제 1 외부 신호(OS21)로서 수신할 수 있다. 상기 제 2 반도체 장치(220)의 제 1 내부 신호(IS21)는 상기 제 2 패드(P22)를 통해 상기 제 1 반도체 칩(210)의 제 1 패드(P11)로 전송될 수 있고, 상기 제 1 반도체 칩(210)은 상기 제 1 패드(P11)를 통해 상기 제 2 반도체 칩(220)의 상기 제 1 내부 신호(IS11)를 상기 제 1 외부 신호(OS11)로서 수신할 수 있다. 상기 제 1 반도체 칩(210)의 제 2 패드(P12)가 상기 제 2 반도체 칩(220)의 제 1 패드(P21)와 연결되고 상기 제 1 반도체 칩(210)이 상기 제 2 내부 신호(IS12)를 상기 제 2 패드(P12)를 통해 상기 제 2 반도체 칩(220)으로 전송하더라도, 상기 제 2 반도체 칩(220)은 제 1 패드(P21)를 상기 제 2 외부 신호(OS22)가 수신되는 경로와 연결함으로써 상기 제 1 반도체 칩(210)으로부터 출력된 상기 제 2 내부 신호(IS12)를 상기 제 2 외부 신호(OS22)로서 수신할 수 있다. 상기 제 2 반도체 장치(220)의 제 2 내부 신호(IS22)는 상기 제 1 패드(P21)를 통해 상기 제 1 반도체 칩(210)의 제 2 패드(P12)로 전송될 수 있고, 상기 제 1 반도체 칩(210)은 상기 제 2 패드(P12)를 통해 상기 제 2 반도체 칩(220)의 상기 제 2 내부 신호(IS22)를 상기 제 2 외부 신호(OS12)로서 수신할 수 있다.
상기 제 1 및 제 2 반도체 칩(210, 220)은 각각 제 3 패드(P15, P25) 및 제 4 패드(P16, P26)를 포함할 수 있다. 상기 제 1 반도체 칩(210)의 상기 제 3 패드(P15)는 상기 제 1 칩 마스터 정보(OPT1)를 수신할 수 있다. 상기 제 3 패드(P15)는 제 1 로직 레벨로 판단되는 전압 레벨을 갖는 제 1 전원전압을 수신할 수 있다. 예를 들어, 상기 제 1 전원전압은 접지전압(VSS)일 수 있다. 상기 제 3 패드(P15)는 접지전압(VSS) 단자와 와이어 본딩될 수 있다. 상기 제 1 반도체 칩(210)의 제 4 패드(P16)는 상기 스와핑 정보(SWAP1)를 수신할 수 있다. 상기 반도체 장치(200)가 스와핑 모드로 동작하기 위해 상기 제 4 패드(P16)는 제 2 로직 레벨로 판단되는 전압 레벨을 갖는 제 2 전원전압을 수신할 수 있다. 예를 들어, 상기 제 2 전원 전압은 상기 반도체 장치(200)의 동작 전원전압(VDD)일 수 있다. 상기 제 4 패드(P16)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(220)의 상기 제 3 패드(P25)는 상기 제 2 칩 마스터 정보(OPT2)를 수신할 수 있다. 상기 제 3 패드(P25)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 3 패드(P25)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(210)의 제 4 패드(P26)는 상기 스와핑 정보(SWAP1)를 수신할 수 있다. 상기 반도체 장치(200)가 스와핑 모드로 동작하기 위해 상기 제 4 패드(P26)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 4 패드(P26)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다.
상기 제 1 및 제 2 반도체 칩(210, 220)은 각각 저항 패드(ZQ)를 포함할 수 있다. 상기 제 1 반도체 칩(210)은 상기 저항 패드(ZQ)를 통해 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 외부 기준 저항(RZQ)은 캘리브레이션 동작을 수행하기 위한 기준 저항 값을 제공할 수 있다. 상기 제 2 반도체 칩(220)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 반도체 장치(200)는 1개의 외부 기준 저항(RZQ)만을 구비할 수 있고, 상기 제 1 및 제 2 반도체 칩(210, 220)은 상기 저항 패드(ZQ)를 통해 상기 1개의 외부 기준 저항(RZQ)과 공통 연결될 수 있다. 상기 제 1 및 제 2 반도체 칩(210, 220)의 제 1 내부 신호(IS11, IS21) 및 제 1 외부 신호(OS11, OS21)는 각각 종료 신호일 수 있다. 상기 제 1 및 제 2 반도체 칩(210, 220)의 제 2 내부 신호(IS12, IS22) 및 제 2 외부 신호(OS12, OS22)는 각각 시작 신호일 수 있다. 상기 종료 신호 및 상기 시작 신호는 1개의 외부 기준 저항(RZQ)을 공유하는 상기 제 1 및 제 2 반도체 칩(210, 220)이 순차적으로 캘리브레이션 동작을 수행하도록 제어하는 신호들일 수 있다. 상기 제 1 및 제 2 반도체 칩(210, 220)의 캘리브레이션 동작에 대해서는 후술하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 회로(300)의 구성을 보여주는 도면이다. 상기 반도체 회로(300)는 도 2에 도시된 제 1 및 제 2 반도체 칩(210, 220)으로 각각 적용될 수 있다. 도 3을 참조하면, 상기 반도체 회로(300)는 제 1 패드(P1), 제 2 패드(P2), 스와핑 회로(310) 및 내부 회로(320)를 포함할 수 있다. 상기 제 1 패드(P1) 및 상기 제 2 패드(P2)는 각각 다른 반도체 회로의 제 1 패드(ZQ1, P1) 및 제 2 패드(ZQ2, P2)와 연결될 수 있다. 상기 스와핑 회로(310)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 제 1 내부 신호가 출력되는 경로와 제 1 외부 신호가 수신되는 경로를 상기 제 1 및 제 2 패드(P1, P2) 중 하나와 연결할 수 있다. 상기 스와핑 회로(310)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 제 2 내부 신호가 출력되는 경로와 제 2 외부 신호가 수신되는 경로를 상기 제 1 및 제 2 패드(P1, P2) 중 다른 하나와 연결할 수 있다.
상기 내부 회로(320)는 상기 반도체 회로(300)의 캘리브레이션 동작을 수행하기 위한 캘리브레이션 회로일 수 있다. 상기 캘리브레이션 회로(320)는 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고, 상기 제 1 내부 신호 및 제 2 내부 신호를 생성할 수 있다. 상기 캘리브레이션 회로(320)는 종료 출력 신호(ZQE_O) 및 시작 출력 신호(ZQS_O)를 생성하고, 종료 입력 신호(ZQE_I) 및 시작 입력 신호(ZQS_I)를 수신할 수 있다. 상기 종료 출력 신호(ZQE_O)는 상기 제 1 내부 신호일 수 있고, 상기 시작 출력 신호(ZQS_O)는 상기 제 2 내부 신호일 수 있다. 상기 종료 입력 신호(ZQE_I)는 상기 제 1 외부 신호일 수 있고, 상기 시작 입력 신호(ZQS_I)는 상기 제 2 외부 신호일 수 있다. 상기 캘리브레이션 회로(320)는 제 1 출력 단자(TX_E)로 상기 종료 출력 신호(ZQE_O)를 출력하고, 제 2 출력 단자(TX_S)로 상기 시작 출력 신호(ZQS_O)를 출력할 수 있다. 상기 캘리브레이션 회로(320)는 제 1 입력 단자(RX_E)로 상기 종료 입력 신호(ZQE_I)를 수신하고, 제 2 입력 단자(RX_S)로 상기 시작 입력 신호(ZQS_I)를 수신할 수 있다.
상기 스와핑 회로(310)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 종료 출력 신호(ZQE_O)가 출력되는 경로와 상기 시작 출력 신호(ZQS_O)가 출력되는 경로 중 하나를 상기 제 1 및 제 2 패드(P1, P2) 중 하나와 연결하고, 상기 종료 출력 신호(ZQE_O)가 출력되는 경로와 상기 시작 출력 신호(ZQS_O)가 출력되는 경로 중 다른 하나를 상기 제 1 및 제 2 패드(P1, P2) 중 다른 하나와 연결할 수 있다. 상기 스와핑 회로(310)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 종료 입력 신호(ZQE_I)가 수신되는 경로와 상기 시작 입력 신호(ZQS_I)가 수신되는 경로 중 하나를 상기 제 1 및 제 2 패드(P1, P2) 중 하나와 연결하고, 상기 종료 입력 신호(ZQE_I)가 수신되는 경로와 상기 시작 입력 신호(ZQS_I)가 수신되는 경로 중 다른 하나를 상기 제 1 및 제 2 패드(P1, P2) 중 다른 하나와 연결할 수 있다. 후술되겠지만, 마스터 칩으로서 기능하는 반도체 회로는 상기 시작 출력 신호(ZQS_O)를 슬레이브 칩으로서 기능하는 다른 반도체 회로로 전송할 필요가 없고, 슬레이브 칩으로서 기능하는 반도체 회로는 상기 시작 입력 신호(ZQS_I)를 마스터 칩으로서 기능하는 다른 반도체 회로로부터 수신할 필요가 없을 수 있다. 따라서, 상기 스와핑 회로(310)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 시작 출력 신호(ZQS_O)가 출력되는 경로를 상기 제 1 및 제 2 패드(P1, P2) 중 하나와 연결하고, 상기 시작 입력 신호(ZQS_I)가 수신되는 경로를 상기 제 1 및 제 2 패드(P1, P2) 중 다른 하나와 연결할 수 있다.
상기 반도체 회로(300)가 마스터 칩으로 기능할 때 상기 캘리브레이션 회로(320)는 상기 시작 입력 신호(ZQS_I)에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(320)는 상기 캘리브레이션 동작이 완료되면 상기 종료 출력 신호(ZQE_O)를 생성할 수 있다. 상기 반도체 회로(300)가 상기 마스터 칩으로 기능할 때, 상기 캘리브레이션 회로(320)는 상기 종료 입력 신호(ZQE_I)를 수신하면 상기 반도체 회로(300) 및 다른 반도체 회로의 모든 캘리브레이션 동작이 종료되었음을 판단할 수 있다. 상기 반도체 회로(300)가 상기 슬레이브 칩으로 기능할 때, 상기 캘리브레이션 회로(320)는 상기 종료 입력 신호(ZQE_I)를 수신하면 상기 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(320)는 캘리브레이션 커맨드 신호(ZQS_CMD) 및 마스크 신호(MASK)를 더 수신할 수 있다. 상기 캘리브레이션 회로(320)는 상기 캘리브레이션 커맨드 신호(ZQS_CMD), 상기 마스크 신호(MASK) 및 상기 시작 입력 신호(ZQS_I)에 기초하여 캘리브레이션 인에이블 신호를 생성할 수 있다. 상기 캘리브레이션 회로(320)는 상기 캘리브레이션 인에이블 신호에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 커맨드 신호(ZQS_CMD)는 상기 반도체 회로(300)가 수신하는 커맨드 신호 (예를 들어, 도 2의 제 1 및 제 2 커맨드 신호(CMD1, CMD2))로부터 생성되는 신호일 수 있고, 상기 커맨드 신호가 상기 반도체 회로(300)의 캘리브레이션 동작을 지시하는 커맨드 신호일 때, 제 2 로직 레벨로 인에이블되는 신호일 수 있다. 상기 마스크 신호(MASK)는 상기 반도체 회로(300)가 상기 마스터 칩으로서 기능하는지 또는 상기 슬레이브 칩으로서 기능하는지 여부에 관한 정보를 포함하고, 상기 반도체 회로(300)의 캘리브레이션 동작이 수행되는 구간을 마스킹할 수 있다. 예를 들어, 상기 반도체 회로(300)가 마스터 칩으로 기능할 때, 상기 마스크 신호(MASK)는 상기 캘리브레이션 회로(320)가 캘리브레이션 동작을 수행하기 전에는 제 1 로직 레벨로 유지될 수 있고, 상기 캘리브레이션 회로(320)의 캘리브레이션 동작이 완료된 후 제 2 로직 레벨로 천이되고 제 2 로직 레벨로 유지될 수 있다. 상기 마스크 신호(MASK)는 상기 반도체 회로(300) 및 다른 반도체 회로의 모든 캘리브레이션 동작이 완료되면 다시 제 1 로직 레벨로 천이되고 제 1 로직 레벨로 유지될 수 있다. 상기 반도체 회로(300)가 슬레이브 칩으로 기능할 때, 상기 마스크 신호(MASK)는 상기 캘리브레이션 회로(320)가 캘리브레이션 동작을 수행하기 전에는 제 2 로직 레벨로 유지될 수 있고, 상기 캘리브레이션 회로(320)의 캘리브레이션 동작이 시작되면 제 1 로직 레벨로 천이되고 제 1 로직 레벨로 유지될 수 있다. 상기 마스크 신호(MASK)는 상기 캘리브레이션 회로(320)의 캘리브레이션 동작이 완료된 후 다시 제 2 로직 레벨로 천이되고 제 2 로직 레벨로 유지될 수 있다. 상기 반도체 회로(300)가 마스터 칩으로서 기능할 때, 상기 마스크 신호(MASK)의 초기 레벨은 제 1 로직 레벨일 수 있다. 상기 캘리브레이션 회로(320)가 상기 종료 출력 신호(ZQE_O)를 생성한 후 상기 마스크 신호(MASK)는 제 2 로직 레벨로 천이될 수 있고, 상기 캘리브레이션 회로(320)가 상기 종료 입력 신호(ZQE_I)를 수신하면 상기 마스크 신호(MASK)는 다시 제 1 로직 레벨로 천이될 수 있다. 상기 반도체 회로(300)가 슬레이브 칩으로서 기능할 때, 상기 마스크 신호(MASK)의 초기 레벨은 제 2 로직 레벨일 수 있다. 상기 캘리브레이션 회로(320)가 상기 종료 입력 신호(ZQE_I)를 수신하면 상기 마스크 신호(MASK)는 제 1 로직 레벨로 천이될 수 있고, 상기 캘리브레이션 회로(320)가 상기 종료 출력 신호(ZQE_O)를 생성하면 상기 마스크 신호(MASK)는 제 2 로직 레벨로 천이될 수 있다. 상기 마스크 신호(MASK)는 상기 마스터 정보(OPT), 상기 종료 출력 신호(ZQE_O) 및 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 마스크 신호(MASK)의 구간을 정의할 수 있는 로직 회로로부터 생성될 수 있다. 상기 캘리브레이션 회로(320)는 상기 마스크 신호(MASK)가 제 1 로직 레벨일 때, 상기 캘리브레이션 커맨드 신호(ZQS_CMD) 및 상기 시작 입력 신호(ZQS_I) 중 적어도 하나에 기초해서 상기 캘리브레이션 인에이블 신호를 생성하고, 상기 캘리브레이션 인에이블 신호에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(320)는 상기 마스크 신호(MASK)가 제 2 로직 레벨일 때, 상기 캘리브레이션 커맨드 신호(ZQS_CMD)에 기초하여 상기 시작 출력 신호(ZQS_O)를 생성하고, 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 캘리브레이션 인에이블 신호를 생성할 수 있다.
상기 반도체 회로(300)는 제 3 패드(P5) 및 제 4 패드(P6)를 더 포함할 수 있다. 상기 제 3 패드(P5)는 상기 마스터 정보(OPT)를 수신할 수 있다. 상기 제 3 패드(P5)는 상기 반도체 회로(300)가 마스터 칩으로서 기능할 때 제 1 로직 레벨로 판단될 수 있는 제 1 전원전압을 수신할 수 있다. 상기 제 1 전원전압은 접지전압(VSS)일 수 있다. 상기 제 3 패드(P5)는 상기 반도체 회로(300)가 슬레이브 칩으로서 기능할 때 제 2 로직 레벨로 판단될 수 있는 전압 레벨을 갖는 제 2 전원전압을 수신할 수 있다. 상기 제 2 전원전압은 상기 반도체 회로(300)의 동작 전원전압(VDD)일 수 있다. 상기 제 4 패드(P6)는 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 4 패드(P6)는 상기 반도체 회로(300)가 스와핑 모드로 동작하는지 여부에 따라 서로 다른 전압 레벨을 갖는 신호를 수신할 수 있다. 상기 반도체 회로가 상기 스와핑 모드로 동작할 때 상기 제 4 패드(P6)는 상기 제 2 전원전압 (즉, 상기 동작 전원전압(VDD))을 수신할 수 있다. 상기 반도체 회로(300)가 스와핑 모드로 동작하지 않을 때 상기 제 4 패드(P6)는 상기 제 1 전원전압(즉, 상기 접지전압(VSS))을 수신할 수 있다.
상기 스와핑 회로(310)는 패드 선택 회로(311), 전송 선택 회로(312) 및 수신 선택 회로(313)를 포함할 수 있다. 상기 패드 선택 회로(311)는 제 1 전송 제어 신호(ZQ1_T)에 기초하여 제 1 노드(N1)를 상기 제 1 패드(P1)와 연결하고, 상기 제 1 노드(N1)를 통해 전송된 신호를 상기 제 1 패드(P1)를 통해 출력할 수 있다. 상기 패드 선택 회로(311)는 제 1 수신 제어 신호(ZQ1_R)에 기초하여 제 2 노드(N2)를 상기 제 1 패드(P1)와 연결하고, 상기 제 1 패드(P1)를 통해 수신된 신호를 상기 제 2 노드(N2)로 출력할 수 있다. 상기 패드 선택 회로(311)는 제 2 전송 제어 신호(ZQ2_T)에 기초하여 제 3 노드(N3)를 상기 제 2 패드(P2)와 연결하고, 상기 제 3 노드(N3)를 통해 전송된 신호를 상기 제 2 패드(P2)로 출력할 수 있다. 상기 패드 선택 회로(311)는 제 2 수신 제어 신호(ZQ2_R)에 기초하여 제 4 노드(N4)를 상기 제 2 패드(P2)와 연결하고, 상기 제 4 노드(N4)를 통해 수신된 신호를 상기 제 4 노드(N4)로 출력할 수 있다.
상기 패드 선택 회로(311)는 제 1 드라이버(D11), 제 2 드라이버(D12), 제 3 드라이버(D13) 및 제 4 드라이버(D14)를 포함할 수 있다. 상기 제 1 드라이버(D11)는 상기 제 1 노드(N1)와 상기 제 1 패드(P1) 사이에 연결되고, 상기 제 1 전송 제어 신호(ZQ1_T)를 수신하며, 상기 제 1 전송 제어 신호(ZQ1_T)가 인에이블되었을 때 상기 제 1 노드(N1)를 통해 전송된 신호를 상기 제 1 패드(P1)로 출력할 수 있다. 상기 제 2 드라이버(D12)는 상기 제 1 패드(P1)와 상기 제 2 노드(N2) 사이에 연결되고, 상기 제 1 수신 제어 신호(ZQ1_R)를 수신하며, 상기 제 1 수신 제어 신호(ZQ1_R)가 인에이블되었을 때 상기 제 1 패드(P1)를 통해 수신된 신호를 상기 제 2 노드(N2)로 출력할 수 있다. 상기 제 3 드라이버(D13)는 상기 제 3 노드(N3)와 상기 제 2 패드(P2) 사이에 연결되고, 상기 제 2 전송 제어 신호(ZQ2_T)를 수신하며, 상기 제 2 전송 제어 신호(ZQ2_T)가 인에이블되었을 때 상기 제 3 노드(N3)를 통해 전송된 신호를 상기 제 2 패드(P2)로 출력할 수 있다. 상기 제 4 드라이버(D14)는 상기 제 2 패드(P2)와 상기 제 4 노드(N4) 사이에 연결되고, 상기 제 2 수신 제어 신호(ZQ2_R)를 수신하며, 상기 제 2 수신 제어 신호(ZQ2_R)가 인에이블되었을 때 상기 제 2 패드(P2)를 통해 수신된 신호를 상기 제 4 노드(N4)로 출력할 수 있다.
상기 전송 선택 회로(312)는 스와핑 제어 신호에 기초하여 상기 종료 출력 신호(ZQE_O) 및 상기 시작 출력 신호(ZQS_O) 중 하나를 상기 제 1 노드(N1)로 출력하고, 상기 종료 출력 신호(ZQE_O) 및 상기 시작 출력 신호(ZQS_O) 중 다른 하나를 상기 제 3 노드(N3)로 출력할 수 있다. 스와핑 제어 신호(SW)가 인에이블되었을 때, 상기 전송 선택 회로(312)는 상기 종료 출력 신호(ZQE_O)를 상기 제 1 노드(N1)로 출력하고 상기 시작 출력 신호(ZQS_O)를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때, 상기 전송 선택 회로(312)는 상기 종료 출력 신호(ZQE_O)를 상기 제 3 노드(N3)로 출력하고, 상기 시작 출력 신호(ZQS_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 전송 선택 회로(312)는 제 1 드라이버(D21), 제 2 드라이버(D22), 제 3 드라이버(D23) 및 제 4 드라이버(D24)를 포함할 수 있다. 상기 제 1 드라이버(D21)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 시작 출력 신호(ZQS_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 제 2 드라이버(D22)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 종료 출력 신호(ZQE_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 제 3 드라이버(D23)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 종료 출력 신호(ZQE_O)를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 제 4 드라이버(D24)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 시작 출력 신호(ZQS_O)를 상기 제 3 노드(N3)로 출력할 수 있다.
상기 수신 선택 회로(313)는 상기 스와핑 제어 신호(SW)에 기초하여 제 2 및 제 4 노드(N2, N4) 중 하나로부터 상기 시작 입력 신호(ZQS_I)를 출력하고, 상기 제 2 및 제 4 노드(N2, N4) 중 다른 하나로부터 상기 종료 입력 신호(ZQE_I)를 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 인에이블되었을 때, 상기 수신 선택 회로(313)는 상기 제 4 노드(N4)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력하고, 상기 제 2 노드(N2)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때, 상기 수신 선택 회로(313)는 상기 제 2 노드(N2)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력하고, 상기 제 4 노드(N4)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다. 상기 수신 선택 회로(313)는 제 1 드라이버(D31), 제 2 드라이버(D32), 제 3 드라이버(D33) 및 제 4 드라이버(D34)를 포함할 수 있다. 상기 제 1 드라이버(D31)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 제 2 노드(N2)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 제 2 드라이버(D32)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 제 4 노드(N4)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 제 3 드라이버(D33)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 제 2 노드(N2)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다. 상기 제 4 드라이버(D34)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 제 4 노드(N4)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다.
상기 반도체 회로(300)는 스와핑 제어 회로(330)를 더 포함할 수 있다. 상기 스와핑 제어 회로(330)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T), 상기 제 1 수신 제어 신호(ZQ1_R), 상기 제 2 전송 제어 신호(ZQ2_T), 상기 제 2 수신 제어 신호(ZQ2_R) 및 상기 스와핑 제어 신호(SW)를 생성할 수 있다. 상기 스와핑 제어 회로(330)는 상기 마스크 신호(MASK)를 더 수신할 수 있다. 상기 마스크 신호(MASK)는 상기 스와핑 제어 신호(SW)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T), 상기 제 1 수신 제어 신호(ZQ1_R), 상기 제 2 전송 제어 신호(ZQ2_T) 및 상기 제 2 수신 제어 신호(ZQ2_R)의 로직 레벨을 설정하는 신호로 사용될 수 있다.
상기 반도체 회로는 저항 패드(ZQ)를 더 포함할 수 있다. 상기 저항 패드(ZQ)는 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 캘리브레이션 회로(320)는 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 캘리브레이션 회로(320)는 상기 캘리브레이션 인에이블 신호가 인에이블되었을 때 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되고, 상기 외부 기준 저항(RZQ)으로부터 제공되는 기준 저항 값에 따라 캘리브레이션 동작을 수행할 수 있다.
도 4는 도 3에 도시된 캘리브레이션 회로(320)의 적어도 일부의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 캘리브레이션 회로(320)는 캘리브레이션 시작 제어 회로(410), 캘리브레이션 인에이블 제어 회로(420), 내부 캘리브레이션 시작 신호 생성 회로(430) 및 시작 출력 신호 생성 회로(440)를 포함할 수 있다. 상기 캘리브레이션 시작 제어 회로(410)는 상기 캘리브레이션 커맨드 신호(ZQS_CMD), 상기 마스크 신호(MASK) 및 상기 시작 입력 신호(ZQS_I)를 수신하여 상기 캘리브레이션 시작 신호(CALS)를 생성할 수 있다. 상기 캘리브레이션 시작 제어 회로(410)는 상기 마스크 신호(MASK)가 제 1 로직 레벨일 때, 상기 시작 입력 신호(ZQS_I) 및 상기 캘리브레이션 커맨드 신호(ZQS_CMD) 중 하나가 인에이블되면 상기 캘리브레이션 시작 신호(CALS)를 인에이블시킬 수 있다. 상기 캘리브레이션 시작 제어 회로(410)는 상기 마스크 신호(MASK)가 제 2 로직 레벨일 때, 상기 캘리브레이션 커맨드 신호(ZQS_CMD)에 의해서만 상기 캘리브레이션 시작 신호(CALS)를 인에이블시킬 수 있다. 상기 캘리브레이션 시작 제어 회로(410)는 제 1 인버터(411), 낸드 게이트(412), 제 2 인버터(413), 노어 게이트(414) 및 제 3 인버터(415)를 포함할 수 있다. 상기 제 1 인버터(411)는 상기 마스크 신호(MASK)를 수신하고, 상기 마스크 신호(MASK)를 반전시킬 수 있다. 상기 낸드 게이트(412)는 상기 제 1 인버터(411)의 출력 및 상기 시작 입력 신호(ZQS_I)를 수신하고, 상기 제 1 인버터(411)의 출력 및 상기 시작 입력 신호(ZQS_I)에 대해 낸드 연산을 수행할 수 있다. 상기 제 2 인버터(413)는 상기 낸드 게이트(412)의 출력을 수신하고, 상기 낸드 게이트(412)의 출력을 반전시킬 수 있다. 상기 노어 게이트(414)는 상기 캘리브레이션 커맨드 신호(ZQS_CMD) 및 상기 제 2 인버터(413)의 출력을 수신하고, 상기 캘리브레이션 커맨드 신호(ZQS_CMD) 및 상기 제 2 인버터(413)의 출력에 대해 노어 연산을 수행할 수 있다. 상기 제 3 인버터(415)는 상기 노어 게이트(414)의 출력을 수신하고, 상기 노어 게이트(414)의 출력을 반전시켜 상기 캘리브레이션 시작 신호(CALS)를 생성할 수 있다.
상기 캘리브레이션 인에이블 제어 회로(420)는 상기 마스터 정보(OPT), 상기 종료 입력 신호(ZQE_I) 및 내부 캘리브레이션 시작 신호(ICALS)를 수신하여 캘리브레이션 인에이블 신호(ZQEN)를 생성할 수 있다. 상기 캘리브레이션 인에이블 제어 회로(420)는 상기 마스터 정보(OPT)가 제 2 로직 레벨이고 인에이블된 상기 종료 입력 신호(ZQE_I)를 수신했을 때 또는 상기 내부 캘리브레이션 시작 신호(ICALS)가 인에이블되었을 때 상기 캘리브레이션 인에이블 신호(ZQEN)를 인에이블시킬 수 있다. 상기 캘리브레이션 인에이블 제어 회로(420)는 낸드 게이트(421), 제 1 인버터(422), 노어 게이트(423) 및 제 2 인버터(424)를 포함할 수 있다. 상기 낸드 게이트(421)는 상기 마스터 정보(OPT) 및 상기 종료 입력 신호(ZQE_I)를 수신하고, 상기 마스터 정보(OPT) 및 상기 종료 입력 신호(ZQE_I)에 대해 낸드 연산을 수행할 수 있다. 상기 제 1 인버터(422)는 상기 낸드 게이트(421)의 출력을 수신하고, 상기 낸드 게이트(421)의 출력을 반전시킬 수 있다. 상기 노어 게이트(423)는 상기 제 1 인버터의 출력(422) 및 상기 내부 캘리브레이션 시작 신호(ICALS)를 수신하고, 상기 제 1 인버터(422)의 출력 및 상기 내부 캘리브레이션 시작 신호(ICALS)에 대해 노어 연산을 수행할 수 있다. 상기 제 2 인버터(424)는 상기 노어 게이트(423)의 출력을 수신하고, 상기 노어 게이트(423)의 출력을 반전시켜 상기 캘리브레이션 인에이블 신호(ZQEN)를 생성할 수 있다.
상기 내부 캘리브레이션 시작 신호 생성 회로(430)는 상기 캘리브레이션 시작 신호(CALS) 및 상기 마스터 정보(OPT)를 수신하여 상기 내부 캘리브레이션 시작 신호(ICALS)를 생성할 수 있다. 상기 내부 캘리브레이션 시작 신호 생성 회로(430)는 상기 캘리브레이션 시작 신호(CALS)가 인에이블되고, 상기 마스터 정보(OPT1)가 제 1 로직 레벨일 때 상기 내부 캘리브레이션 시작 신호(ICALS)를 인에이블시킬 수 있다. 상기 내부 캘리브레이션 시작 신호 생성 회로(430)는 제 1 인버터(431), 낸드 게이트(432) 및 제 2 인버터(433)를 포함할 수 있다. 상기 제 1 인버터(431)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시킬 수 있다. 상기 낸드 게이트(432)는 상기 캘리브레이션 시작 신호(CALS) 및 상기 제 1 인버터(431)의 출력을 수신하고, 상기 캘리브레이션 시작 신호(CALS) 및 상기 제 1 인버터(431)의 출력에 대해 낸드 연산을 수행할 수 있다. 상기 제 2 인버터(433)는 상기 낸드 게이트(432)의 출력을 수신하고, 상기 낸드 게이트(432)의 출력을 반전시켜 상기 내부 캘리브레이션 시작 신호(ICALS)를 생성할 수 있다.
상기 시작 출력 신호 생성 회로(440)는 상기 캘리브레이션 시작 신호(CALS) 및 상기 마스터 정보(OPT)를 수신하여 상기 시작 출력 신호(ZQS_O)를 생성할 수 있다. 상기 시작 출력 신호 생성 회로(440)는 상기 마스터 정보(OPT)가 제 2 로직 레벨이고 인에이블된 상기 캘리브레이션 시작 신호(CALS)를 수신했을 때, 상기 시작 출력 신호(ZQS_O)를 인에이블시킬 수 있다. 상기 시작 출력 신호 생성 회로(440)는 낸드 게이트(441) 및 인버터(442)를 포함할 수 있다. 상기 낸드 게이트(441)는 상기 캘리브레이션 시작 신호(CALS) 및 상기 마스터 정보(OPT)를 수신하고, 상기 캘리브레이션 시작 신호(CALS) 및 상기 마스터 정보(OPT)에 대해 낸드 연산을 수행할 수 있다. 상기 인버터(442)는 상기 낸드 게이트(441)의 출력을 수신하고 상기 낸드 게이트(441)의 출력을 반전시켜 상기 시작 출력 신호(ZQS_O)를 생성할 수 있다.
상기 캘리브레이션 회로(320)는 마스크 신호 생성 회로(450)를 더 포함할 수 있다. 상기 마스크 신호 생성 회로(450)는 파워 업 신호(PWRUP), 상기 마스터 정보(OPT), 상기 종료 출력 신호(ZQE_O) 및 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 마스크 신호(MASK)를 생성할 수 있다. 상기 파워 업 신호(PWRUP)는 반도체 회로(300)가 상기 동작 전원전압(VDD)을 수신하여 활성화될 때 인에이블될 수 있는 신호일 수 있다. 상기 파워 업 신호(PWRUP)는 로우 로직 레벨을 유지하고, 상기 동작 전원전압(VDD)이 타겟 전압 레벨 이상으로 상승하면 하이 로직 레벨로 인에이블될 수 있다. 상기 타겟 전압 레벨은 상기 동작 전원전압(VDD)의 전압 레벨이 충분히 상승한 상태에 대응하는 전압 레벨을 가지며, 상기 타겟 전압 레벨은 상기 동작 전원전압(VDD)의 최소 전압 레벨과 상기 동작 전원전압(VDD)의 최대 전압 레벨 사이의 전압 레벨을 가질 수 있다. 상기 마스크 신호 생성 회로(450)는 상기 파워 업 신호(PWRUP) 및 상기 마스터 정보(OPT)에 기초하여 상기 마스크 신호(MASK)의 초기 로직 레벨을 설정할 수 있다. 상기 마스크 신호 생성 회로(450)는 상기 종료 출력 신호(ZQE_O)에 기초하여 상기 마스크 신호(MASK)를 제 1 로직 레벨에서 제 2 로직 레벨로 천이시킬 수 있다. 상기 마스크 신호 생성 회로(450)는 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 마스크 신호(MASK)를 제 2 로직 레벨에서 상기 제 1 로직 레벨로 천이시킬 수 있다.
도 5는 도 4에 도시된 마스크 신호 생성 회로(450)의 구성을 보여주는 도면이다. 상기 마스크 신호 생성 회로(450)는 제 1 인버터(511), 제 2 인버터(512), 낸드 게이트(513), 제 1 트랜지스터(514), 제 3 인버터(515), 오어 게이트(516), 제 2 트랜지스터(517), 제 4 인버터(521), 제 3 트랜지스터(522), 제 4 트랜지스터(523), 래치(530) 및 지연기(540)를 포함할 수 있다. 상기 제 1 인버터(511)는 상기 파워 업 신호(PWRUP)를 수신하고, 상기 파워 업 신호(PWRUP)를 반전시킬 수 있다. 상기 제 2 인버터(512)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시킬 수 있다. 상기 낸드 게이트(513)는 상기 제 1 및 제 2 인버터(511, 512)의 출력을 수신하고, 상기 제 1 및 제 2 인버터(511, 512)의 출력에 대해 낸드 연산을 수행할 수 있다. 상기 제 1 트랜지스터(514)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(514)의 게이트는 상기 낸드 게이트(513)의 출력을 수신하고, 상기 제 1 트랜지스터(514)의 소스는 상기 동작 전원전압(VDD)이 공급되는 단자와 연결되며, 상기 제 1 트랜지스터(514)의 드레인은 노드(551)와 연결될 수 있다. 상기 제 3 인버터(515)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시킬 수 있다. 상기 노어 게이트(516)는 상기 파워 업 신호(PWRUP) 및 상기 제 3 인버터(515)의 출력을 수신하고, 상기 파워 업 신호(PWRUP) 및 상기 제 3 인버터(515)의 출력에 대해 노어 연산을 수행할 수 있다. 상기 제 2 트랜지스터(517)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(517)의 게이트는 상기 노어 게이트(516)의 출력을 수신하고, 상기 제 2 트랜지스터(517)의 드레인은 상기 노드(551)와 연결되며, 상기 제 2 트랜지스터(517)의 소스는 접지전압(VSS) 단자와 연결될 수 있다.
상기 제 4 인버터(521)는 상기 종료 출력 신호(ZQE_I)를 수신하고, 상기 종료 출력 신호(ZQE_I)를 반전시킬 수 있다. 상기 제 3 트랜지스터(522)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(522)의 게이트는 상기 제 4 인버터(521)의 출력을 수신하고, 상기 제 3 트랜지스터(522)의 소스는 상기 동작 전원전압(VDD)이 공급되는 단자와 연결되며, 상기 제 3 트랜지스터(522)의 드레인은 상기 노드(551)와 연결될 수 있다. 상기 제 4 트랜지스터(523)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(523)의 게이트는 상기 종료 입력 신호(ZQE_I)를 수신하고, 상기 제 4 트랜지스터(523)의 드레인은 상기 노드(551)와 연결되며, 상기 제 4 트랜지스터(523)의 소스는 상기 접지전압(VSS) 단자와 연결될 수 있다. 상기 래치(530)는 상기 노드(551)와 상기 지연기(540) 사이에 연결될 수 있다. 상기 래치(530)는 상기 노드(551) 및 상기 래치(530)로부터 출력되는 신호(531)의 로직 레벨을 유지시킬 수 있다. 상기 지연기(540)는 상기 래치로부터 출력된 신호(531)를 지연시켜 상기 마스크 신호(MASK)를 생성할 수 있다. 상기 지연기(540)의 지연 시간은 상기 캘리브레이션 회로(320)로부터 상기 종료 출력 신호(ZQE_O)가 생성된 시점부터 상기 종료 출력 신호(ZQE_O)가 패드를 통해 출력되는 시점까지의 시간보다 길 수 있다.
상기 반도체 회로(300)가 마스터 칩으로 기능할 때, 상기 마스터 정보(OPT)는 로우 로직 레벨을 가질 수 있다. 상기 파워 업 신호(PWRUP)가 로우 로직 레벨로 디스에이블된 상태일 때, 상기 낸드 게이트(513)의 출력은 로우 로직 레벨이 되고, 상기 노드(551)는 상기 제 1 트랜지스터(514)에 의해 상기 동작 전원전압(VDD)으로 구동될 수 있다. 상기 래치(530)는 상기 노드(551)의 로직 레벨과 반대되는 로직 레벨을 갖는 신호(531)를 출력하고 상기 신호(531)의 로직 레벨을 유지시킬 수 있다. 따라서, 상기 마스크 신호(MASK)의 초기 로직 레벨은 로우 로직 레벨로 설정될 수 있다. 이후, 상기 종료 출력 신호(ZQE_O)가 인에이블되면, 상기 제 4 트랜지스터(523)가 상기 노드(551)를 상기 접지전압(VSS)으로 구동하고, 상기 래치(530)로부터 출력되는 신호(531)는 하이 로직 레벨을 가질 수 있다. 상기 지연기(540)는 상기 래치(530)의 출력(531)을 지연시켜 상기 마스크 신호(MASK)를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고 상기 마스크 신호(MASK)의 로직 레벨을 유지시킬 수 있다. 상기 종료 입력 신호(ZQE_I)가 인에이블되면, 상기 제 3 트랜지스터(522)는 상기 노드(551)를 상기 동작 전원전압(VDD)으로 구동하고, 상기 래치(530)로부터 출력되는 신호(531)는 로우 로직 레벨을 가질 수 있다. 상기 지연기(540)는 상기 래치(530)로부터 출력된 신호(531)를 지연시켜 상기 마스크 신호(MASK)를 하이 로직 레벨에서 로우 로직 레벨로 천이시키고 상기 마스크 신호(MASK)의 로직 레벨을 유지시킬 수 있다.
상기 반도체 회로(300)가 슬레이브 칩으로 기능할 때, 상기 마스터 정보(OPT)는 하이 로직 레벨을 가질 수 있다. 상기 파워 업 신호(PWRUP)가 로우 로직 레벨로 디스에이블된 상태일 때, 상기 노어 게이트(516)의 출력은 하이 로직 레벨이 되고, 상기 노드(551)는 상기 제 2 트랜지스터(517)에 의해 상기 접지전압(VSS)으로 구동될 수 있다. 상기 래치(530)는 상기 노드(551)의 로직 레벨과 반대되는 로직 레벨을 갖는 신호(531)를 출력하고 상기 신호(531)의 로직 레벨을 유지시킬 수 있다. 따라서, 상기 마스크 신호(MASK)의 초기 로직 레벨은 하이 로직 레벨로 설정될 수 있다. 이후, 상기 종료 입력 신호(ZQE_I)가 인에이블되면, 상기 제 3 트랜지스터(522)가 상기 노드(551)를 상기 동작 전원전압(VDD)으로 구동하고, 상기 래치(530)로부터 출력되는 신호(531)는 로우 로직 레벨을 가질 수 있다. 상기 지연기(540)는 상기 래치(530)로부터 출력된 신호(531)를 지연시켜 상기 마스크 신호(MASK)를 하이 로직 레벨에서 로우 로직 레벨로 천이시키고 상기 마스크 신호(MASK)의 로직 레벨을 유지시킬 수 있다. 상기 종료 출력 신호(ZQE_O)가 인에이블되면, 상기 제 4 트랜지스터(523)는 상기 노드(551)를 상기 접지전압(VSS)으로 구동하고, 상기 래치(530)로부터 출력되는 신호(531)는 하이 로직 레벨을 가질 수 있다. 상기 지연기(540)는 상기 래치(530)로부터 출력된 신호(531)를 지연시켜 상기 마스크 신호(MASK)를 로우 로직 레벨에서 하이 로직 레벨로 천이시키고 상기 마스크 신호(MASK)의 로직 레벨을 유지시킬 수 있다.
도 6은 도 3에 도시된 스와핑 제어 회로(330)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 스와핑 제어 회로(330)는 스와핑 제어 신호 생성 회로(610), 제 1 전송 및 수신 제어 신호 생성 회로(620) 및 제 2 전송 및 수신 제어 신호 생성 회로(630)를 포함할 수 있다. 상기 스와핑 제어 신호 생성 회로(610)는 상기 스와핑 정보(SWAP) 및 상기 마스터 정보(OPT)를 수신하여 상기 스와핑 제어 신호(SW)를 생성할 수 있다. 상기 스와핑 제어 신호 생성 회로(610)는 상기 마스터 정보(OPT)가 제 1 로직 레벨이고 상기 스와핑 정보(SWAP)가 제 2 로직 레벨일 때 상기 스와핑 제어 신호(SW)를 인에이블시키고 상기 스와핑 제어 신호의 상보 신호(SWB)를 디스에이블시킬 수 있다. 상기 스와핑 제어 신호 생성 회로(610)는 상기 마스터 정보(OPT)가 제 2 로직 레벨일 때 상기 스와핑 제어 신호(SW)를 디스에이블시키고 상기 스와핑 제어 신호의 상보 신호(SWB)를 인에이블시킬 수 있다. 상기 스와핑 제어 신호 생성 회로(610)는 제 1 인버터(611), 낸드 게이트(612) 및 제 2 인버터(613)를 포함할 수 있다. 상기 제 1 인버터(611)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시킬 수 있다. 상기 낸드 게이트(612)는 상기 스와핑 정보(SWAP) 및 상기 제 1 인버터(611)의 출력을 수신하고, 상기 스와핑 정보(SWAP) 및 상기 제 1 인버터(611)의 출력에 대해 낸드 연산을 수행하여 상기 스와핑 제어 신호의 상보 신호(SWB)를 생성할 수 있다. 상기 제 2 인버터(613)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)를 반전시켜 상기 스와핑 제어 신호(SW)를 생성할 수 있다.
제 1 전송 및 수신 제어 신호 생성 회로(620)는 상기 마스크 신호(MASK), 상기 마스터 정보(OPT) 및 상기 스와핑 제어 신호(SW)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T) 및 상기 제 1 수신 제어 신호(ZQ1_R)를 생성할 수 있다. 상기 제 1 전송 및 수신 제어 신호 생성 회로(620)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 마스크 신호(MASK)를 상기 제 1 수신 제어 신호(ZQ1_R)로 출력하고, 상기 제 1 수신 제어 신호(ZQ1_R)와 반대되는 로직 레벨을 갖는 상기 제 1 전송 제어 신호(ZQ1_T)를 생성할 수 있다. 상기 제 1 전송 및 수신 제어 신호 생성 회로(620)는 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때 (상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때) 반전된 마스터 정보(OPTB)를 상기 제 1 수신 제어 신호(ZQ1_R)로 출력하고, 상기 제 1 수신 제어 신호(ZQ1_R)와 반대되는 로직 레벨을 갖는 상기 제 1 전송 제어 신호(ZQ1_T)를 생성할 수 있다. 상기 제 1 전송 및 수신 제어 신호 생성 회로(620)는 제 1 인버터(621), 제 2 인버터(622), 제 3 인버터(623) 및 제 4 인버터(624)를 포함할 수 있다. 상기 제 1 인버터(621)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 마스크 신호(MASK)를 반전시켜 반전된 신호를 제 1 노드(625)로 출력할 수 있다. 상기 제 2 인버터(622)는 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 반전된 마스터 정보(OPTB)를 반전시켜 반전된 신호를 상기 제 1 노드(625)로 출력할 수 있다. 상기 제 3 인버터(623)는 상기 제 1 노드(625)를 통해 전송된 신호를 수신하고, 상기 제 1 노드(625)를 통해 전송된 신호를 반전시켜 상기 제 1 수신 제어 신호(ZQ1_R)를 생성할 수 있다. 상기 제 4 인버터(624)는 상기 제 1 수신 제어 신호(ZQ1_R)를 수신하고, 상기 제 1 수신 제어 신호(ZQ1_R)를 반전시켜 상기 제 1 전송 제어 신호(ZQ1_T)를 생성할 수 있다.
제 2 전송 및 수신 제어 신호 생성 회로(630)는 상기 마스크 신호(MASK), 상기 마스터 정보(OPT) 및 상기 스와핑 제어 신호(SW)에 기초하여 상기 제 2 전송 제어 신호(ZQ2_T) 및 상기 제 2 수신 제어 신호(ZQ2_R)를 생성할 수 있다. 상기 제 2 전송 및 수신 제어 신호 생성 회로(630)는 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때 (상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때) 상기 마스크 신호(MASK)를 상기 제 2 수신 제어 신호(ZQ2_R)로 출력하고, 상기 제 2 수신 제어 신호(ZQ2_R)와 반대되는 로직 레벨을 갖는 상기 제 2 전송 제어 신호(ZQ2_T)를 생성할 수 있다. 상기 제 2 전송 및 수신 제어 신호 생성 회로(630)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 반전된 마스터 정보(OPTB)를 상기 제 2 수신 제어 신호(ZQ2_R)로 출력하고, 상기 제 2 수신 제어 신호(ZQ2_R)와 반대되는 로직 레벨을 갖는 상기 제 2 전송 제어 신호(ZQ2_T)를 생성할 수 있다. 상기 제 2 전송 및 수신 제어 신호 생성 회로(630)는 제 1 인버터(631), 제 2 인버터(632), 제 3 인버터(633) 및 제 4 인버터(634)를 포함할 수 있다. 상기 제 1 인버터(631)는 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 마스크 신호(MASK)를 반전시켜 반전된 신호를 제 2 노드(635)로 출력할 수 있다. 상기 제 2 인버터(632)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 반전된 마스터 정보(OPTB)를 반전시켜 반전된 신호를 상기 제 2 노드(635)로 출력할 수 있다. 상기 제 3 인버터(633)는 상기 제 2 노드(635)를 통해 전송된 신호를 수신하고, 상기 제 2 노드(635)를 통해 전송된 신호를 반전시켜 상기 제 2 수신 제어 신호(ZQ2_R)를 생성할 수 있다. 상기 제 4 인버터(634)는 상기 제 2 수신 제어 신호(ZQ2_R)를 수신하고, 상기 제 2 수신 제어 신호(ZQ2_R)를 반전시켜 상기 제 2 전송 제어 신호(ZQ2_T)를 생성할 수 있다.
OPT SWAP SW ZQ1_T ZQ1_R ZQ2_T ZQ2_R
L L L L H MASKB MASK
H L L H L MASKB MASK
L H H MASKB MASK L H
H H L H L MASKB MASK
표 1을 함께 참조하면, 상기 스와핑 제어 회로(330)는 상기 마스터 정보(OPT)가 로우 로직 레벨이고 상기 스와핑 정보(SWAP)가 로우 로직 레벨일 때 (상기 반도체 회로(300)가 마스터 칩으로 기능하고 상기 스와핑 모드로 동작하지 않을 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스터 정보(OPT)에 따라 로우 로직 레벨로 디스에이블되고 상기 제 1 수신 제어 신호(ZQ1_R)는 하이 로직 레벨로 인에이블될 수 있다. 상기 제 2 전송 제어 신호(ZQ2_R)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 스와핑 제어 회로(330)는 상기 마스터 정보(OPT)가 하이 로직 레벨이고 상기 스와핑 정보(SWAP)가 로우 로직 레벨일 때 (상기 반도체 회로(300)가 슬레이브 칩으로 기능하고 상기 스와핑 모드로 동작하지 않을 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스터 정보(OPT)에 따라 하이 로직 레벨로 인에이블되고 상기 제 1 수신 제어 신호(ZQ1_R)는 로우 로직 레벨로 디스에이블될 수 있다. 상기 제 2 전송 제어 신호(ZQ2_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 스와핑 제어 회로(330)는 상기 마스터 정보(OPT)가 로우 로직 레벨이고 상기 스와핑 정보(SWAP)가 하이 로직 레벨일 때 (상기 반도체 회로가 마스터 칩으로 기능하고 상기 스와핑 모드로 동작할 때) 상기 스와핑 제어 신호(SW)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다. 상기 제 2 전송 제어 신호(ZQ2_T)는 상기 마스터 정보(OPT)에 따라 로우 로직 레벨로 디스에이블되고 상기 제 2 수신 제어 신호(ZQ2_R)는 하이 로직 레벨로 인에이블될 수 있다.
상기 스와핑 제어 회로(330)는 상기 마스터 정보(OPT)가 하이 로직 레벨이고 상기 스와핑 정보(SWAP)가 하이 로직 레벨일 때 (상기 반도체 회로(300)가 슬레이브 칩으로 기능하고 상기 스와핑 모드로 동작할 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스터 정보(OPT)에 따라 하이 로직 레벨로 인에이블되고 상기 제 1 수신 제어 신호(ZQ1_R)는 로우 로직 레벨로 디스에이블될 수 있다. 상기 제 2 전송 제어 신호(ZQ2_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치(700)의 연결관계를 보여주는 도면이고, 도 8은 본 발명의 실시예에 따른 반도체 장치(700)의 동작을 보여주는 타이밍도이다. 도 7 및 도 8을 참조하면, 상기 반도체 장치(700)는 제 1 반도체 칩(300-1) 및 제 2 반도체 칩(300-2)을 포함할 수 있다. 상기 제 2 반도체 칩(300-2)은 상기 제 1 반도체 칩(300-1)에 대해 180도 회전되어 배치될 수 있다. 상기 제 1 및 제 2 반도체 칩(300-1, 300-2)은 도 3에 도시된 반도체 회로(300)와 각각 동일한 구성을 가질 수 있다. 상기 제 1 반도체 칩(300-1)은 마스터 칩으로서 기능할 수 있고, 상기 제 2 반도체 칩(300-2)은 슬레이브 칩으로서 기능할 수 있다. 상기 제 1 반도체 칩(300-1)의 제 1 패드(ZQ1, P1-1)는 상기 제 2 반도체 칩(300-2)의 제 2 패드(ZQ2, P2-2)와 연결될 수 있고, 상기 제 1 반도체 칩(300-1)의 제 2 패드(ZQ2, P2-1)는 상기 제 2 반도체 칩(300-2)의 제 1 패드(ZQ1, P1-2)와 연결될 수 있다. 상기 제 1 반도체 칩(300-1)의 제 1 패드(P1-1)는 상기 제 2 반도체 칩(300-2)의 제 2 패드(P2-2)와 와이어 본딩될 수 있고, 상기 제 1 반도체 칩(300-1)의 제 2 패드(P2-1)는 상기 제 2 반도체 칩(300-2)의 제 1 패드(P1-2)와 와이어 본딩될 수 있다. 상기 제 1 및 제 2 반도체 칩(300-1, 300-2)은 스와핑 모드로 동작할 수 있다.
상기 제 1 반도체 칩(300-1)의 제 3 패드(OPT, P5-1)는 로직 로우 레벨로 판단될 수 있는 제 1 전원전압 (즉, 접지전압(VSS))을 상기 제 1 칩 마스터 정보(OPT1)로서 수신할 수 있다. 상기 제 2 반도체 칩(300-2)의 제 3 패드(OPT, P5-2)는 하이 로직 레벨로 판단될 수 있는 제 2 전원전압 (즉, 동작 전원전압(VDD))을 상기 제 2 칩 마스터 정보(OPT2)로서 수신할 수 있다. 상기 제 1 반도체 칩(300-1)의 제 4 패드(SWP, P6-1)는 상기 제 2 전원전압을 상기 스와핑 정보(SWAP)로서 수신할 수 있다. 상기 제 2 반도체 칩(300-2)의 제 4 패드(SWP, P6-2)는 상기 제 2 전원전압을 상기 스와핑 정보(SWAP)로서 수신할 수 있다.
상기 제 1 반도체 칩(300-1)의 스와핑 제어 회로(330-1)는 상기 제 1 칩 마스터 정보(OPT1) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 마스크 신호(MASK)를 상기 제 1 전송 제어 신호(ZQ1_T)로 제공하고, 상기 마스크 신호의 상보 신호(MASKB)를 상기 제 1 수신 제어 신호(ZQ1_R)로 제공하며, 상기 제 2 전송 제어 신호(ZQ2_T)를 로우 로직 레벨로 디스에이블시키고, 상기 제 2 수신 제어 신호(ZQ2_R)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 스와핑 회로의 패드 선택 회로에서, 제 1 및 제 2 드라이버(D11-1, D12-1)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 활성화될 수 있고, 상기 제 3 드라이버(D13-1)는 비활성화되며, 상기 제 4 드라이버(D14-1)는 활성화될 수 있다. 상기 스와핑 회로의 전송 선택 회로에서, 제 1 드라이버(D21-1)는 비활성화되고, 제 2 드라이버(D22-1)는 활성화되며, 상기 제 3 드라이버(D23-1)는 비활성화되고, 상기 제 4 드라이버(D23-2)는 활성화될 수 있다. 상기 스와핑 회로의 수신 선택 회로에서, 제 1 드라이버(D31-1)는 비활성화되고, 제 2 드라이버(D32-1)는 활성화되며, 제 3 드라이버(D33-1)는 활성화되고, 제 4 드라이버(D34-1)는 비활성화될 수 있다. 따라서, 상기 제 1 반도체 칩(300-1)의 스와핑 회로는 상기 종료 출력 신호(ZQE_O)가 출력되는 경로와 상기 종료 입력 신호(ZQE_I)가 수신되는 경로를 상기 제 1 패드(P1-1)와 연결할 수 있다. 상기 제 1 반도체 칩(300-1)의 스와핑 회로는 상기 시작 입력 신호(ZQQS_I)가 수신되는 경로를 제 2 패드(P2-1)와 연결할 수 있다.
상기 제 2 반도체 칩(300-2)의 스와핑 제어 회로(330-2)는 상기 제 2 칩 마스터 정보(OPT2) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T)를 하이 로직 레벨로 인에이블시키고, 상기 제 1 수신 제어 신호(ZQ1_R)를 로우 로직 레벨로 디스에이블시키며, 상기 마스크 신호(MASK)를 상기 제 2 전송 제어 신호(ZQ2_T)로 제공하고, 상기 마스크 신호의 상보 신호(MASKB)를 상기 제 2 수신 제어 신호(ZQ2_R)로 제공할 수 있다. 상기 스와핑 회로의 패드 선택 회로에서, 상기 제 1 드라이버(D11-2)는 활성화되고, 상기 제 2 드라이버(D12-2)는 비활성화되며, 제 3 및 제 4 드라이버(D13-2, D14-2)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 활성화될 수 있다. 상기 스와핑 회로의 전송 선택 회로에서, 제 1 드라이버(D21-2)는 활성화되고, 제 2 드라이버(D22-2)는 비활성화되며, 상기 제 3 드라이버(D23-2)는 활성화되고, 상기 제 4 드라이버(D24-2)는 비활성화될 수 있다. 상기 스와핑 회로의 수신 선택 회로에서, 제 1 드라이버(D31-2)는 활성화되고, 제 2 드라이버(D32-2)는 비활성화되며, 제 3 드라이버(D33-2)는 비활성화되고, 제 4 드라이버(D34-2)는 활성화될 수 있다. 따라서, 상기 제 2 반도체 칩(300-2)의 스와핑 회로는 상기 시작 출력 신호(ZQS_O)가 출력되는 경로를 상기 제 1 패드(P1-2)와 연결할 수 있다. 상기 제 2 반도체 칩(300-2)의 스와핑 회로는 상기 종료 출력 신호(ZQE_O)가 출력되는 경로와 상기 종료 입력 신호(ZQE_I)가 수신되는 경로를 제 2 패드(P2-2)와 연결할 수 있다.
상기 제 1 반도체 칩(300-1)의 상기 마스크 신호(MASK)는 초기에 로우 로직 레벨을 가질 수 있고, 상기 제 2 반도체 칩(300-2)의 상기 마스크 신호(MASK)는 초기에 하이 로직 레벨을 가질 수 있다. 상기 제 1 반도체 칩(300-1)이 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 제 1 반도체 칩(300-1)의 캘리브레이션 회로(320-1)는 상기 캘리브레이션 인에이블 신호를 생성하고, 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 만약, 상기 제 2 반도체 칩(300-2)이 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 제 2 반도체 칩(300-2)의 캘리브레이션 회로(320-2)는 상기 시작 출력 신호(ZQS_O)를 상기 제 1 패드(P1-2)를 통해 출력하고, 상기 제 1 반도체 칩(300-1)의 스와핑 회로는 상기 제 2 패드(P2-1)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로서 상기 캘리브레이션 회로(320-1)로 제공할 수 있다. 상기 제 1 반도체 칩(300-1)의 캘리브레이션 회로(320-1)는 상기 시작 입력 신호(ZQS_I)에 기초하여 상기 캘리브레이션 인에이블 신호를 생성하고, 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다.
상기 제 1 반도체 칩(300-1)의 캘리브레이션 회로(320-1)가 캘리브레이션 동작을 완료하면 상기 종료 출력 신호(ZQE_O)를 생성할 수 있다. 상기 종료 출력 신호(ZQE_O)는 상기 제 1 패드(P1-1)를 통해 출력되고 상기 제 2 반도체 칩(300-2)의 제 2 패드(P2-2)로 제공될 수 있다. 상기 종료 출력 신호(ZQE_O)가 생성되고 상기 종료 출력 신호(ZQE_O)가 상기 제 1 패드(P1-1)를 통해 출력되면, 상기 제 1 반도체 칩(300-1)의 상기 마스크 신호(MASK)는 하이 로직 레벨로 변화될 수 있다. 상기 제 2 반도체 칩(300-2)은 상기 제 2 패드(P2-2)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있다. 상기 제 2 반도체 칩(300-2)의 상기 마스크 신호(MASK)는 로우 로직 레벨로 변화될 수 있다. 상기 제 2 반도체 칩(300-2)의 캘리브레이션 회로(320-2)는 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 캘리브레이션 인에이블 신호를 생성하고, 상기 캘리브레이션 회로(320-2)는 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(320-2)의 캘리브레이션 동작이 완료되면 상기 캘리브레이션 회로(320-2)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있다. 상기 종료 출력 신호(ZQE_O)는 상기 제 2 패드(P2-2)를 통해 출력되고 상기 제 1 반도체 장치(300-1)의 상기 제 1 패드(P1-1)로 제공될 수 있다. 상기 제 2 반도체 칩(300-2)의 종료 출력 신호(ZQE_O)가 생성되고 상기 종료 출력 신호(ZQE_O)가 상기 제 2 패드(P2-2)를 통해 출력되면, 상기 마스크 신호(MASK)는 로우 로직 레벨로 다시 천이할 수 있다. 상기 제 1 반도체 칩(300-1)은 상기 제 1 패드(P1-1)를 통해 수신된 상기 제 2 반도체 칩(300-2)의 종료 출력 신호(ZQE_O)를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있다. 상기 제 1 반도체 칩(300-1)의 캘리브레이션 회로(320-1)는 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 반도체 장치(700)의 캘리브레이션 동작을 종료할 수 있다. 예를 들어, 상기 캘리브레이션 회로(320-1)는 상기 반도체 장치(700)로 상기 커맨드 신호를 제공하는 외부 장치로 캘리브레이션 동작 종료를 알리는 플래그를 전송할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치(900)의 구성을 보여주는 도면이다. 상기 반도체 장치(900)는 2개 이상의 반도체 칩을 포함할 수 있고, 2개 이상의 반도체 칩의 효율적인 패드 연결을 제공하는 구성을 가질 수 있다. 상기 반도체 장치(900)는 제 1 반도체 칩(910) 및 제 2 반도체 칩(920)을 포함할 수 있다. 상기 제 1 및 제 2 반도체 칩(910, 920)은 각각 제 1 패드(ZQ1, P11, P21), 제 2 패드(ZQ2, P12, P22) 및 제 3 패드(ZQ3, P13, P23)를 포함할 수 있다. 상기 제 2 반도체 칩(920)은 상기 제 1 반도체 칩(910)에 대해 180도 회전하여 배치될 수 있다. 상기 제 1 반도체 칩(910)의 상기 제 1 패드(P11), 상기 제 2 패드(P12) 및 상기 제 3 패드(P13)는 상기 제 2 반도체 칩(920)의 상기 제 3 패드(P23), 상기 제 2 패드(P22) 및 상기 제 1 패드(P21)와 순차적으로 마주할 수 있다. 상기 제 1 반도체 칩(910)의 제 1 패드(P11)는 상기 제 2 반도체 칩(920)의 제 2 패드(P22)와 연결될 수 있고, 상기 제 1 반도체 칩(910)의 제 2 패드(P12)는 상기 제 2 반도체 칩(920)의 제 1 패드(P21)와 연결될 수 있다. 상기 제 1 반도체 칩(910)의 제 1 패드(P11)는 상기 제 2 반도체 칩(920)의 제 2 패드(P22)와 와이어 본딩될 수 있다. 상기 제 1 반도체 칩(910)의 제 2 패드(P12)는 상기 제 2 반도체 칩(920)의 제 1 패드(P21)와 와이어 본딩될 수 있다. 상기 제 1 및 제 2 반도체 칩(910, 920)의 제 3 패드(P13, P23)는 아무런 연결을 갖지 않을 수 있다.
상기 제 1 및 제 2 반도체 칩(910, 920)은 독립적인 채널로 동작할 수 있다. 예를 들어, 상기 제 1 반도체 칩(910)은 커맨드 패드(CA)를 통해 제 1 커맨드 신호(CMD1)를 수신하고, 상기 제 2 반도체 칩(920)은 커맨드 패드(CA)를 통해 제 2 커맨드 신호(CMD2)를 수신할 수 있다. 상기 제 1 반도체 칩(910)은 상기 제 1 커맨드 신호(CMD1)에 기초하여 상기 제 2 반도체 칩(920)과 독립적으로 또는 함께 데이터 입출력 동작을 수행할 수 있다. 상기 제 2 반도체 칩(920)은 상기 제 2 커맨드 신호(CMD2)에 기초하여 상기 제 1 반도체 칩(910)과 독립적으로 데이터 입출력 동작을 수행할 수 있다. 상기 반도체 장치(900)와 연결되는 외부 장치와의 관계에서, 상기 제 1 및 제 2 반도체 칩(910, 920)은 X8으로 동작하는 2개의 독립적인 칩으로서 기능할 수도 있고, X16으로 동작하는 2개의 독립적인 칩으로서 기능할 수도 있다. 상기 제 1 반도체 칩(910)은 마스터 칩으로 기능할 수 있고, 상기 제 2 반도체 칩(920)은 슬레이브 칩으로 기능할 수 있다. 상기 반도체 장치(900)와 연결되어 상기 반도체 장치(900)와 통신하는 외부 장치 사이에는 상기 제 1 및 제 2 반도체 칩(910, 920) 중에서 상기 제 1 반도체 칩(910)이 마스터 칩인 것으로 규약되어 있을 수 있다.
상기 제 1 반도체 칩(910)은 제 1 칩 스와핑 회로(911)를 포함하고, 상기 제 2 반도체 칩(920)은 제 2 칩 스와핑 회로(921)를 포함할 수 있다. 상기 제 1 칩 스와핑 회로(911)는 상기 제 1 반도체 칩(910)의 마스터 정보(OPT1), 스와핑 정보(SWAP) 및 모드 신호(ZQM)에 기초하여 상기 제 1 및 제 2 패드(P11, P12)를 상기 제 1 반도체 칩(910)의 신호 경로와 연결할 수 있다. 상기 제 1 반도체 칩(910)의 마스터 정보(OPT1)는 제 1 칩 마스터 정보로 언급될 수 있다. 상기 제 2 칩 스와핑 회로(921)는 상기 제 2 반도체 칩(920)의 마스터 정보(OPT2), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 1 및 제 2 패드(P21, P22)를 상기 제 2 반도체 칩(920)의 신호 경로와 연결할 수 있다. 상기 제 2 반도체 칩(920)의 마스터 정보(OPT2)는 제 2 칩 마스터 정보로 언급될 수 있다. 상기 제 1 반도체 칩(910) 및 상기 제 2 반도체 칩(920)은 서로 신호를 전송 및 수신할 수 있다. 상기 제 1 반도체 칩(910)은 제 1 내부 신호(IS11)를 상기 제 1 패드(P11)를 통해 상기 제 2 반도체 칩(920)으로 전송할 수 있고, 상기 제 2 반도체 칩(920)으로부터 제 1 외부 신호(OS11)를 상기 제 1 패드(P11)를 통해 수신할 수 있다. 상기 제 1 반도체 칩(910)은 제 2 내부 신호(IS12)를 상기 제 2 패드(P12)를 통해 상기 제 2 반도체 칩(920)으로 전송할 수 있고, 상기 제 2 반도체 칩(920)으로부터 제 2 외부 신호(OS12)를 상기 제 2 패드(P12)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(920)은 제 1 내부 신호(IS21)를 상기 제 2 패드(P22)를 통해 상기 제 1 반도체 칩(910)으로 전송할 수 있고, 상기 제 2 반도체 칩(920)으로부터 제 1 외부 신호(OS21)를 상기 제 2 패드(P22)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(920)은 제 2 내부 신호(IS22)를 상기 제 1 패드(P21)를 통해 상기 제 2 반도체 칩(920)으로 전송할 수 있고, 상기 제 1 반도체 칩(910)으로부터 제 2 외부 신호(OS22)를 상기 제 1 패드(P21)를 통해 수신할 수 있다. 상기 제 1 반도체 칩(910)의 제 1 및 제 2 내부 신호(IS11, IS12)는 상기 제 1 반도체 칩(910)의 내부에서 생성된 신호일 수 있고, 상기 제 2 반도체 칩(920)의 제 1 및 제 2 내부 신호(IS21, IS22)는 상기 제 2 반도체 칩(920)의 내부에서 생성된 신호일 수 있다. 상기 제 1 반도체 칩(910)의 제 1 및 제 2 외부 신호(OS11, OS12)는 상기 제 2 반도체 칩(920)으로부터 수신된 상기 제 2 반도체 칩(920)의 제 1 및 제 2 내부 신호(IS21, IS22)일 수 있다. 상기 제 2 반도체 칩(920)의 제 1 및 제 2 외부 신호(OS21, OS22)는 상기 제 2 반도체 칩(920)으로부터 수신된 상기 제 1 반도체 칩(910)의 제 1 및 제 2 내부 신호(IS11, IS12)일 수 있다.
상기 제 1 칩 스와핑 회로(911)는 상기 제 1 칩 마스터 정보(OPT1), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 1 내부 신호(IS11)가 출력되는 경로와 상기 제 1 외부 신호(OS11)가 수신되는 경로를 상기 제 1 패드(P11) 및 상기 제 2 패드(P12) 중 하나와 연결할 수 있다. 상기 제 1 칩 스와핑 회로(911)는 상기 제 1 칩 마스터 정보(OPT1), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 내부 신호(IS12)가 출력되는 경로와 상기 제 2 외부 신호(OS12)가 수신되는 경로를 상기 제 1 패드(P11) 및 상기 제 2 패드(P12) 중 다른 하나와 연결할 수 있다. 상기 모드 신호(ZQM)는 상기 반도체 장치(900)가 포함하는 반도체 칩에 관련된 정보를 가질 수 있다. 상기 반도체 장치(900)가 2개의 반도체 칩을 포함할 때 상기 모드 신호(ZQM)는 제 1 로직 레벨을 가질 수 있다. 상기 반도체 장치(900)가 4개의 반도체 칩을 포함할 때 상기 모드 신호(ZQM)는 제 2 로직 레벨을 가질 수 있다. 상기 제 2 칩 스와핑 회로(921)는 상기 제 2 칩 마스터 정보(OPT2), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 1 내부 신호(IS21)가 출력되는 경로와 상기 제 1 외부 신호(OS21)가 수신되는 경로를 상기 제 1 패드(P21) 및 상기 제 2 패드(P22) 중 하나와 연결할 수 있다. 상기 제 2 칩 스와핑 회로(921)는 상기 제 2 칩 마스터 정보(OPT2), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 내부 신호(IS22)가 출력되는 경로와 상기 제 2 외부 신호(OS22)가 수신되는 경로를 상기 제 1 패드(P21) 및 상기 제 2 패드(P22) 중 다른 하나와 연결할 수 있다.
상기 제 1 반도체 칩(910)은 마스터 칩으로서 기능할 수 있고, 제 1 로직 레벨을 갖는 상기 제 1 칩 마스터 정보(OPT1), 제 2 로직 레벨을 갖는 스와핑 정보(SWAP) 및 제 1 로직 레벨을 갖는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 1 칩 스와핑 회로(911)는 상기 제 1 칩 마스터 정보(OPT1), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여, 상기 제 1 내부 신호(IS11)가 출력되는 경로와 상기 제 1 외부 신호(OS11)가 수신되는 경로를 상기 제 1 패드(P11)와 연결할 수 있고, 상기 제 2 내부 신호(IS12)가 출력되는 경로와 상기 제 2 외부 신호(OS12)가 수신되는 경로를 상기 제 2 패드(P12)와 연결할 수 있다. 상기 제 2 반도체 칩(920)은 슬레이브 칩으로서 기능할 수 있고, 제 2 로직 레벨을 갖는 상기 제 2 칩 마스터 정보(OPT2), 제 2 로직 레벨을 갖는 스와핑 정보(SWAP) 및 제 1 로직 레벨을 갖는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 2 칩 스와핑 회로(921)는 상기 제 2 칩 마스터 정보(OPT2), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여, 상기 제 1 내부 신호(IS21)가 출력되는 경로와 상기 제 1 외부 신호(OS21)가 수신되는 경로를 상기 제 2 패드(P22)와 연결할 수 있고, 상기 제 2 내부 신호(IS22)가 출력되는 경로와 상기 제 2 외부 신호(OS22)가 수신되는 경로를 상기 제 1 패드(P21)와 연결할 수 있다. 따라서, 상기 제 1 반도체 칩(910)의 제 1 패드(P11)가 상기 제 2 반도체 칩(920)의 제 2 패드(P22)와 연결되더라도, 상기 제 2 반도체 칩(920)은 제 2 패드(P22)를 상기 제 1 외부 신호(OS21)가 수신되는 경로와 연결함으로써 상기 제 1 반도체 칩(910)으로부터 출력된 상기 제 1 내부 신호(IS11)를 상기 제 1 외부 신호(OS21)로서 수신할 수 있다. 상기 제 2 반도체 장치(920)의 제 1 내부 신호(IS21)는 상기 제 2 패드(920)를 통해 상기 제 1 반도체 칩(910)의 제 1 패드(P11)로 전송될 수 있고, 상기 제 1 반도체 칩(910)은 상기 제 1 패드(P11)를 통해 상기 제 2 반도체 칩(920)의 상기 제 1 내부 신호(IS21)를 상기 제 1 외부 신호(OS11)로서 수신할 수 있다. 상기 제 1 반도체 칩(910)의 제 2 패드(P12)가 상기 제 2 반도체 칩(920)의 제 1 패드(P21)와 연결되더라도, 상기 제 2 반도체 칩(920)은 제 1 패드(P21)를 상기 제 2 외부 신호(OS22)가 수신되는 경로와 연결함으로써 상기 제 1 반도체 칩(910)으로부터 출력된 상기 제 2 내부 신호(IS12)를 상기 제 2 외부 신호(OS22)로서 수신할 수 있다. 상기 제 2 반도체 칩(920)의 제 2 내부 신호(IS22)는 상기 제 1 패드(P21)를 통해 상기 제 1 반도체 칩(910)의 제 2 패드(P12)로 전송될 수 있고, 상기 제 1 반도체 칩(910)은 상기 제 2 패드(P12)를 통해 상기 제 2 반도체 칩(920)의 상기 제 2 내부 신호(IS22)를 상기 제 2 외부 신호(OS12)로서 수신할 수 있다.
상기 제 1 및 제 2 반도체 칩(910, 920)은 각각 제 4 패드(OPT, P15, P25), 제 5 패드(SWP, P16, P26) 및 제 6 패드(ZM, P17, P27)를 포함할 수 있다. 상기 제 1 반도체 칩(910)의 상기 제 4 패드(P15)는 상기 제 1 칩 마스터 정보(OPT1)를 수신할 수 있다. 상기 제 4 패드(P15)는 제 1 로직 레벨로 판단되는 전압 레벨을 갖는 제 1 전원전압을 수신할 수 있다. 상기 제 4 패드(P15)는 접지전압(VSS) 단자와 와이어 본딩될 수 있다. 상기 제 1 반도체 칩(910)의 제 5 패드(P16)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 반도체 장치(900)가 스와핑 모드로 동작하기 위해 상기 제 5 패드(P16)는 제 2 로직 레벨로 판단되는 전압 레벨을 갖는 제 2 전원전압을 수신할 수 있다. 상기 제 5 패드(P16)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 1 반도체 칩(910)의 상기 제 6 패드(P17)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 6 패드(P17)는 상기 제 1 전원전압을 수신할 수 있다. 상기 제 6 패드는 상기 접지전압(VSS) 단자와 와이어 본딩될 수 있다.
상기 제 2 반도체 칩(920)의 상기 제 4 패드(P25)는 상기 제 2 칩 마스터 정보(OPT2)를 수신할 수 있다. 상기 제 4 패드(P25)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 4 패드(P25)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(920)의 제 5 패드(P26)는 상기 스와핑 정보를 수신할 수 있다. 상기 반도체 장치(900)가 스와핑 모드로 동작하기 위해 상기 제 5 패드(P26)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 5 패드(P26)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(920)의 상기 제 6 패드(P27)는 상기 모드 신호를 수신할 수 있다. 상기 제 6 패드(P27)는 상기 제 1 전원전압을 수신할 수 있다. 상기 제 6 패드는 상기 접지전압(VSS) 단자와 와이어 본딩될 수 있다.
상기 제 1 및 제 2 반도체 칩(910, 920)은 각각 저항 패드(ZQ)를 포함할 수 있다. 상기 제 1 반도체 칩(910)은 상기 저항 패드(ZQ)를 통해 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 외부 기준 저항(RZQ)은 캘리브레이션 동작을 수행하기 위한 기준 저항 값을 제공할 수 있다. 상기 제 2 반도체 칩(920)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 반도체 장치(900)는 1개의 외부 기준 저항(RZQ)만을 구비할 수 있고, 상기 제 1 및 제 2 반도체 칩(910, 920)은 상기 저항 패드(ZQ)를 통해 상기 1개의 외부 기준 저항(RZQ)과 공통 연결될 수 있다. 상기 제 1 및 제 2 반도체 칩(910, 920)의 제 1 내부 신호(IS11, IS21) 및 제 1 외부 신호(OS11, OS21)는 각각 종료 신호일 수 있다. 상기 제 1 및 제 2 반도체 칩(910, 920)의 제 2 내부 신호(IS12, IS22) 및 제 2 외부 신호(OS12, OS22)는 각각 시작 신호일 수 있다. 상기 종료 신호 및 상기 시작 신호는 1개의 외부 기준 저항(RZQ)을 공유하는 상기 제 1 및 제 2 반도체 칩(910, 920)이 순차적으로 캘리브레이션 동작을 수행하도록 제어하는 신호들일 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 장치(1000)의 구성을 보여주는 도면이다. 도 10을 참조하면, 상기 반도체 장치(1000)는 도 9의 반도체 장치(900)와 실질적으로 동일한 구성을 가질 수 있다. 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 도 9의 반도체 장치(900)에서, 상기 제 1 및 제 2 반도체 칩(910, 920)의 제 3 패드(ZQ3, P13, P23)는 아무런 연결을 갖지 않을 수 있다. 도 10에서, 상기 반도체 장치(1000)는 아무런 연결을 갖지 않았던 패드를 활용하여 전원전압 단자와 패드 사이의 와이어 본딩의 개수를 감소시킬 수 있다. 상기 제 1 반도체 칩(910)의 제 3 패드(P13)는 상기 제 2 반도체 칩(920)의 제 4 패드(P25)와 연결될 수 있다. 상기 제 2 반도체 칩(920)의 제 4 패드(P25)는 상기 제 1 반도체 칩(910)의 제 3 패드(P13)로부터 상기 제 2 칩 마스터 정보(OPT2)를 수신할 수 있다. 상기 제 1 칩 스와핑 회로(911)는 상기 제 1 칩 마스터 정보(OPT1), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 3 패드(P13)로 상기 제 2 전원전압을 제공할 수 있다. 대신, 상기 제 2 반도체 칩(920)의 제 4 패드(P25)는 상기 제 2 전원전압이 공급되는 단자와 와이어 본딩되지 않고, 상기 제 1 반도체 칩(910)의 제 3 패드(P13)로부터 상기 제 2 전원전압을 상기 제 2 칩 마스터 정보(OPT2)로서 수신할 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 장치(1100)의 구성을 보여주는 도면이다. 도 11을 참조하면, 상기 반도체 장치(1100)는 제 1 반도체 칩(1110), 제 2 반도체 칩(1120), 제 3 반도체 칩(1130) 및 제 4 반도체 칩(1140)을 포함할 수 있다. 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 동일한 기능을 수행할 수 있도록 동일한 구조를 가질 수 있다. 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 단일 반도체 장치를 구성하고, 하나의 패키지로 패키징될 수 있다. 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 기판 상에 장착될 수 있고, 기판의 구조에 맞춰 정해진 위치에 배치될 수 있다. 상기 제 2 반도체 칩(1120)은 상기 제 1 반도체 칩(1110)과 나란히 배치될 수 있다. 상기 제 3 반도체 칩(1130)은 상기 제 1 및 제 2 반도체 칩(1110, 1120)에 대해 180도 회전되어 상기 제 1 반도체 칩(1110)과 마주하도록 배치될 수 있다. 상기 제 4 반도체 칩(1140)은 상기 제 1 및 제 2 반도체 칩(1110, 1120)에 대해 180도 회전되어 상기 제 2 반도체 칩(1120)과 마주하도록 배치될 수 있다. 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 각각 제 1 패드(ZQ1, P11, P21, P31, P41), 제 2 패드(ZQ2, P12, P22, P32, P42) 및 제 3 패드(ZQ3, P13, P23, P33)를 포함할 수 있다. 상기 제 3 반도체 칩(1130)은 제 1 반도체 칩(1110)에 대해 180도 회전되고 상기 제 1 반도체 칩(1110)과 마주하도록 배치되므로, 상기 제 1 반도체 칩(1110)의 제 1 패드(P11), 제 2 패드(P12), 제 3 패드(P13)는 상기 제 3 반도체 칩(1130)의 제 3 패드(P33), 제 2 패드(P32) 및 제 1 패드(P31)와 순차적으로 마주할 수 있다. 상기 제 4 반도체 칩(1140)은 제 2 반도체 칩(1120)에 대해 180도 회전되고 상기 제 2 반도체 칩(1120)과 마주하도록 배치되므로, 상기 제 2 반도체 칩(1120)의 제 1 패드(P21), 제 2 패드(P22) 및 제 3 패드(P23)는 상기 제 4 반도체 칩(1140)의 제 3 패드(P43), 제 2 패드(P42) 및 제 1 패드(P41)와 순차적으로 마주할 수 있다. 상기 제 1 반도체 칩(1110)의 제 1 패드(P11)는 상기 제 3 반도체 칩(1130)의 제 3 패드(P33)와 연결될 수 있다. 상기 제 1 반도체 칩(1110)의 제 2 패드(P12)는 상기 제 3 반도체 칩(1130)의 제 1 패드(P31)와 연결될 수 있다. 상기 제 1 반도체 칩(1110)의 제 3 패드(P13)는 상기 제 2 반도체 칩(1120)의 제 2 패드(P22)와 연결될 수 있다. 상기 제 2 반도체 칩(1120)의 제 3 패드(P23)는 상기 제 4 반도체 칩(1140)의 제 2 패드(P42)와 연결될 수 있다. 상기 제 3 반도체 칩(1130)의 제 2 패드(P32)는 상기 제 4 반도체 칩(1140)의 제 3 패드(P43)와 연결될 수 있다. 상기 제 2 및 제 4 반도체 칩(1120, 1140)의 제 1 패드(P21, P41)는 아무런 연결을 갖지 않을 수 있다.
상기 반도체 장치(1100)는 독립적인 2개의 채널로 동작할 수 있다. 상기 제 1 및 제 2 반도체 칩(1110, 1120)은 제 1 채널을 구성하고, 제 1 커맨드 신호(CMD1)를 공통 수신할 수 있다. 상기 제 3 및 제 4 반도체 칩(1130, 1140)은 제 2 채널을 구성하고, 제 2 커맨드 신호(CMD2)를 공통 수신할 수 있다. 상기 제 1 및 제 2 반도체 칩(1110, 1120)은 상기 제 1 커맨드 신호(CMD1)에 기초하여 상기 제 3 및 제 4 반도체 칩(1130, 1140)과 독립적으로 또는 함께 데이터 입출력 동작을 수행할 수 있다. 상기 제 3 및 제 4 반도체 칩(1130, 1140)은 상기 제 2 커맨드 신호(CMD2)에 기초하여 상기 제 1 및 제 2 반도체 칩(1110, 1120)과 독립적으로 데이터 입출력 동작을 수행할 수 있다. 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 각각 X8의 데이터 대역폭을 지원할 수 있다. 상기 반도체 장치(1100)와 연결되는 외부 장치와의 관계에서, 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 X8으로 동작하는 2개의 칩으로서 기능할 수도 있고, X16으로 동작하는 2개의 칩으로서 기능할 수도 있다. 상기 제 1 반도체 칩(1110)은 상기 반도체 장치(1100)의 마스터 칩으로 기능할 수 있고, 상기 제 2 내지 제 4 반도체 칩(1120, 1130, 1140)은 상기 반도체 장치(1100)의 슬레이브 칩으로 기능할 수 있다. 상기 제 1 반도체 칩(1110)은 상기 제 1 채널의 마스터 칩으로서 기능할 수 있고, 상기 제 2 반도체 칩(1120)은 상기 제 1 채널의 슬레이브 칩으로서 기능할 수 있다. 상기 제 3 반도체 칩(1130)은 상기 제 2 채널의 마스터 칩으로서 기능할 수 있고, 상기 제 4 반도체 칩(1140)은 상기 제 2 채널의 슬레이브 칩으로서 기능할 수 있다. 상기 반도체 장치(1100)와 연결되어 상기 반도체 장치(1100)와 통신하는 외부 장치 사이에는 상기 제 1 반도체 칩(1110) 또는 상기 제 1 및 제 3 반도체 칩(1110, 1130)이 마스터 칩으로서 규정되어 있을 수 있다.
상기 제 1 반도체 칩(1110)은 제 1 칩 스와핑 회로(1111)를 포함하고, 상기 제 2 반도체 칩(1120)은 제 2 칩 스와핑 회로(1121)를 포함하며, 상기 제 3 반도체 칩(1130)은 제 3 칩 스와핑 회로(1131)를 포함하고, 상기 제 4 반도체 칩(1140)은 제 4 칩 스와핑 회로(1141)를 포함할 수 있다. 상기 제 1 칩 스와핑 회로(1111)는 상기 제 1 반도체 칩(1110)의 마스터 정보(OPT1), 스와핑 정보(SWAP) 및 모드 신호(ZQM)에 기초하여 상기 제 1 내지 제 3 패드(P11, P12, P13)를 상기 제 1 반도체 칩(1110)의 신호 경로와 연결할 수 있다. 상기 제 1 반도체 칩(1110)의 마스터 정보(OPT1)는 제 1 칩 마스터 정보로 언급될 수 있다. 상기 제 2 칩 스와핑 회로(1121)는 상기 제 2 반도체 칩(1120)의 마스터 정보(OPT2), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 패드(P22) 및 제 3 패드(P23)를 상기 제 2 반도체 칩(1120)의 신호 경로와 연결할 수 있다. 상기 제 2 반도체 칩(1120)의 마스터 정보(OPT2)는 제 2 칩 마스터 정보로 언급될 수 있다. 상기 제 3 칩 스와핑 회로(1131)는 상기 제 3 반도체 칩(1130)의 마스터 정보(OPT3), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 1 내지 제 3 패드(P31, P32, P33)를 상기 제 3 반도체 칩(1130)의 신호 경로와 연결할 수 있다. 상기 제 3 반도체 칩(1130)의 마스터 정보(OPT3)는 제 3 칩 마스터 정보로 언급될 수 있다. 상기 제 4 칩 스와핑 회로(1141)는 상기 제 4 반도체 칩(1140)의 마스터 정보(OPT4), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 패드(P42) 및 제 3 패드(P43)를 상기 제 4 반도체 칩(1140)의 신호 경로와 연결할 수 있다. 상기 제 4 반도체 칩(1140)의 마스터 정보(OPT4)는 제 4 칩 마스터 정보로 언급될 수 있다.
상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 서로 신호를 전송 및 수신할 수 있다. 상기 제 1 반도체 칩(1110)은 제 1 내부 신호(IS11)를 상기 제 1 패드(P11)를 통해 상기 제 3 반도체 칩(1130)으로 전송할 수 있다. 상기 제 1 반도체 칩(1110)은 제 2 내부 신호(IS12)를 상기 제 2 패드(P12)와 연결할 수 있고, 상기 제 3 반도체 칩(1130)으로부터 제 2 외부 신호(OS12)를 상기 제 2 패드(P12)를 통해 수신할 수 있다. 상기 제 1 반도체 칩(1110)은 상기 제 2 반도체 칩(1120)으로부터 제 1 외부 신호(OS11)를 상기 제 3 패드(P13)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(1120)은 제 1 내부 신호(IS11)를 상기 제 2 패드(P22)를 통해 상기 제 1 반도체 칩(1110)으로 전송할 수 있다. 상기 제 2 반도체 칩(1120)은 상기 제 4 반도체 칩(1140)으로부터 제 1 외부 신호(OS21)를 상기 제 3 패드(P23)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(1120)은 제 2 내부 신호(IS22)와 제 2 외부 신호(OS22)를 상기 제 1 패드(P21)와 연결할 수 있다. 상기 제 3 반도체 칩(1130)은 상기 제 1 패드(P31)를 통해 제 2 내부 신호(IS32)를 상기 제 1 반도체 칩(1110)으로 전송할 수 있고, 제 2 외부 신호(OS32)를 제 1 패드(P31)와 연결할 수 있다. 상기 제 3 반도체 칩(1130)은 제 1 내부 신호(IS31)를 상기 제 2 패드(P32)를 통해 상기 제 4 반도체 칩(1140)으로 전송할 수 있다. 상기 제 3 반도체 칩(1130)은 상기 제 1 반도체 칩(1110)으로부터 상기 제 1 외부 신호(OS31)를 상기 제 3 패드(P33)를 통해 수신할 수 있다. 상기 제 4 반도체 칩(1140)은 제 1 내부 신호(IS41)를 제 2 패드(P42)를 통해 상기 제 2 반도체 칩(1120)으로 전송할 수 있다. 상기 제 4 반도체 칩(1140)은 상기 제 3 반도체 칩(1130)으로부터 제 1 외부 신호(OS41)를 상기 제 3 패드(P43)를 통해 수신할 수 있다. 상기 제 4 반도체 칩(1140)은 제 2 내부 신호(IS42) 및 제 2 외부 신호(OS42)를 상기 제 1 패드(P41)와 연결할 수 있다.
상기 제 1 칩 스와핑 회로(1111)는 상기 제 1 칩 마스터 정보(OPT1), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여, 상기 제 1 내부 신호(IS11)가 출력되는 경로를 상기 제 1 패드(P11)와 연결하고, 상기 제 2 내부 신호(IS12)가 출력되는 경로 및 제 2 외부 신호(OS12)가 수신되는 경로를 상기 제 2 패드(P12)와 연결하며, 상기 제 1 외부 신호(OS11)가 수신되는 경로를 상기 제 3 패드(P13)와 연결할 수 있다. 상기 제 2 칩 스와핑 회로(1121)는 상기 제 2 칩 마스터 정보(OPT2), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여, 상기 제 2 내부 신호(IS22)가 출력되는 경로와 상기 제 2 외부 신호(OS22)가 수신되는 경로를 상기 제 1 패드(P21)와 연결하고, 상기 제 1 내부 신호(IS21)가 출력되는 경로를 상기 제 2 패드(P22)와 연결하며, 상기 제 1 외부 신호(OS21)가 수신되는 경로를 상기 제 3 패드(P23)와 연결할 수 있다. 상기 제 3 칩 스와핑 회로(1131)는 상기 제 3 칩 마스터 정보(OPT3), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 내부 신호(IS32)가 출력되는 경로 및 상기 제 2 외부 신호(OS32)가 수신되는 경로를 상기 제 1 패드(P31)와 연결하고, 상기 제 1 내부 신호(IS31)가 출력되는 경로를 제 2 패드(P32)와 연결하며, 상기 제 1 외부 신호(OS31)가 수신되는 경로를 제 3 패드(P33)와 연결할 수 있다. 상기 제 4 칩 스와핑 회로(1141)는 상기 제 4 칩 마스터 정보(OPT4), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 내부 신호(IS42)가 출력되는 경로 및 상기 제 2 외부 신호(OS42)가 수신되는 경로를 상기 제 1 패드(P41)와 연결하고, 상기 제 1 내부 신호(IS41)가 출력되는 경로를 상기 제 2 패드(P42)와 연결하며, 상기 제 1 외부 신호(OS41)가 수신되는 경로를 상기 제 3 패드(P43)와 연결할 수 있다.
상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 각각 제 4 패드(OPT, P15, P25, P35, P45), 제 5 패드(SWP, P16, P26, P36, P46)) 및 제 6 패드(ZM, P17, P27, P37, P47)를 포함할 수 있다. 상기 제 1 반도체 칩(1110)의 상기 제 4 패드(P15)는 상기 제 1 마스터 정보(OPT1)를 수신할 수 있다. 상기 제 4 패드(P15)는 제 1 로직 레벨로 판단되는 전압 레벨을 갖는 제 1 전원전압을 수신할 수 있다. 상기 제 4 패드(P15)는 접지전압(VSS) 단자와 와이어 본딩될 수 있다. 상기 제 1 반도체 칩(1110)의 제 5 패드(P16)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 반도체 장치가 스와핑 모드로 동작하기 위해 상기 제 5 패드(P16)는 제 2 로직 레벨로 판단되는 전압 레벨을 갖는 제 2 전원전압을 수신할 수 있다. 상기 제 5 패드(P16)는 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 1 반도체 칩(1110)의 상기 제 6 패드(P17)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 반도체 장치(1100)는 4개의 반도체 칩을 포함하므로, 상기 모드 신호(ZQM)는 제 2 로직 레벨을 가질 수 있다. 상기 제 6 패드(P17)는 상기 제 2 전원전압을 수신하고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다.
상기 제 2 반도체 칩(1120)의 상기 제 4 패드(P25)는 상기 제 2 칩 마스터 정보(OPT2)를 수신할 수 있다. 상기 제 4 패드(P25)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 4 패드(P25)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(1120)의 제 5 패드(P26)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 5 패드(P26)는 상기 제 2 전원전압을 수신할 수 있고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(1120)의 제 6 패드(P27)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 6 패드(P27)는 상기 제 2 전원전압을 수신하고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다.
상기 제 3 반도체 칩(1130)의 상기 제 4 패드(P35)는 상기 제 3 칩 마스터 정보(OPT3)를 수신할 수 있다. 상기 제 4 패드(P35)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 4 패드(P35)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 3 반도체 칩(1130)의 제 5 패드(P36)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 5 패드(P36)는 상기 제 2 전원전압을 수신할 수 있고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 3 반도체 칩(1130)의 제 6 패드(P37)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 6 패드(P37)는 상기 제 2 전원전압을 수신하고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다.
상기 제 4 반도체 칩(1140)의 상기 제 4 패드(P45)는 상기 제 4 칩 마스터 정보(OPT4)를 수신할 수 있다. 상기 제 4 패드(P45)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 4 패드(P45)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 4 반도체 칩(1140)의 제 5 패드(P46)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 5 패드(P46)는 상기 제 2 전원전압을 수신할 수 있고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 4 반도체 칩(1140)의 제 6 패드(P47)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 6 패드(P47)는 상기 제 2 전원전압을 수신하고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다.
상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 각각 저항 패드(ZQ)를 포함할 수 있다. 상기 제 1 반도체 칩(1110)은 상기 저항 패드(ZQ)를 통해 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 제 2 반도체 칩(1120)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 제 3 반도체 칩(1130)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 제 4 반도체 칩(1140)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 반도체 장치(1100)는 1개의 외부 기준 저항(RZQ)만을 구비할 수 있고, 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)은 각각 상기 저항 패드(ZQ)를 통해 상기 1개의 외부 기준 저항(RZQ)과 공통 연결될 수 있다. 상기 제 1 내지 제 4 반도체 칩(1100, 1120, 1130, 1140)의 제 1 내부 신호(IS11, IS21, IS31, IS41) 및 제 1 외부 신호(OS11, OS21, OS31, OS41)는 각각 종료 신호일 수 있다. 상기 제 1 및 제 3 반도체 칩(1110, 1130)의 제 2 내부 신호(IS12, IS32) 및 제 2 외부 신호(OS12, OS32)는 각각 시작 신호일 수 있다. 상기 종료 신호 및 상기 시작 신호는 1개의 외부 기준 저항(RZQ)을 공유하는 상기 제 1 내지 제 4 반도체 칩(1110, 1120, 1130, 1140)이 순차적으로 캘리브레이션 동작을 수행하도록 제어하는 신호들일 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 회로(1200)의 구성을 보여주는 도면이다. 상기 반도체 회로(1200)는 도 9, 도 10 및 도 11에 도시된 반도체 장치들(900, 1000, 1100)의 반도체 칩들(910, 920, 1110, 1120, 1130, 1140)로 각각 적용될 수 있다. 도 12를 참조하면, 상기 반도체 회로(1200)는 제 1 패드(ZQ1, P1), 제 2 패드(ZQ2, P2), 제 3 패드(ZQ3, P3), 스와핑 회로(1210) 및 내부 회로(1220)를 포함할 수 있다. 상기 제 1 패드(P1), 상기 제 2 패드(P2) 및 상기 제 3 패드(P3)는 각각 다른 반도체 회로 및/또는 회로들의 패드들과 연결될 수 있다. 상기 스와핑 회로(1210)는 상기 마스터 정보(OPT), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 제 1 내부 신호가 출력되는 경로와 제 1 외부 신호가 수신되는 경로를 상기 제 1 패드(P1)와 연결시키거나 제 2 내부 신호가 출력되는 경로와 제 2 외부 신호가 수신되는 경로를 제 1 패드(P1)와 연결시킬 수 있다. 상기 스와핑 회로(1210)는 상기 마스터 정보(OPT), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 내부 신호가 출력되는 경로와 상기 제 2 외부 신호가 수신되는 경로를 상기 제 2 패드(P2)와 연결시키거나 상기 제 1 내부 신호가 출력되는 경로와 상기 제 1 외부 신호가 수신되는 경로를 제 2 패드(P2)와 연결시킬 수 있다. 상기 스와핑 회로(1210)는 상기 마스터 정보(OPT), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 전원전압이 출력되는 경로를 상기 제 3 패드(P3)와 연결시키거나 제 1 외부 신호가 수신되는 경로를 상기 제 3 패드(P3)와 연결시킬 수 있다.
상기 내부 회로(1220)는 상기 반도체 회로(1200)의 캘리브레이션 동작을 수행하기 위한 캘리브레이션 회로일 수 있다. 상기 캘리브레이션 회로(1220)는 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고, 상기 제 1 내부 신호 및 제 2 내부 신호를 생성할 수 있다. 상기 캘리브레이션 회로(1220)는 종료 출력 신호(ZQE_O) 및 시작 출력 신호(ZQS_O)를 생성하고, 종료 입력 신호(ZQE_I) 및 시작 입력 신호(ZQS_I)를 수신할 수 있다. 상기 종료 출력 신호(ZQE_O)는 상기 제 1 내부 신호일 수 있고, 상기 시작 출력 신호(ZQS_O)는 상기 제 2 내부 신호일 수 있다. 상기 종료 입력 신호(ZQE_I)는 상기 제 1 외부 신호일 수 있고, 상기 시작 입력 신호(ZQS_I)는 상기 제 2 외부 신호일 수 있다. 상기 캘리브레이션 회로(1220)는 제 1 출력 단자(TX_E)로 상기 종료 출력 신호(ZQE_O)를 출력하고, 제 2 출력 단자(TX_S)로 상기 시작 출력 신호(ZQS_O)를 출력할 수 있다. 상기 캘리브레이션 회로(320)는 제 1 입력 단자(RX_E)로 상기 종료 입력 신호(ZQE_I)를 수신하고, 제 2 입력 단자(RX_S)로 상기 시작 입력 신호(ZQS_I)를 수신할 수 있다.
상기 스와핑 회로(1210)는 상기 마스터 정보(OPT), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여, 상기 종료 출력 신호(ZQE_O)가 출력되는 경로를 상기 제 1 패드(P1) 및 상기 제 2 패드(P2) 중 하나와 연결하고, 상기 종료 입력 신호(ZQE_I)가 수신되는 경로를 상기 제 1 패드(P1) 및 상기 제 3 패드(P3) 중 하나와 연결하며, 상기 시작 출력 신호(ZQS_O)가 출력되는 경로를 상기 제 1 패드(P1) 및 상기 제 2 패드(P2) 중 하나와 연결하고, 상기 시작 입력 신호(ZQS_I)가 수신되는 경로를 상기 제 1 패드(P1) 및 상기 제 2 패드(P2) 중 하나와 연결할 수 있다. 추가적으로, 상기 스와핑 회로(1210)는 상기 제 3 패드(P3)를 통해 전원전압을 출력할 수 있고, 상기 전원전압은 상기 반도체 회로(1200)와 연결되는 다른 반도체 회로의 마스터 정보로 사용될 수 있다. 예를 들어, 상기 반도체 회로(1200)가 마스터 칩으로서 기능할 때, 상기 반도체 회로(1200)가 제공하는 다른 반도체 회로의 마스터 정보는 제 2 로직 레벨일 수 있고, 상기 스와핑 회로(1210)는 상기 제 2 로직 레벨에 대응하는 전압 레벨을 갖는 제 2 전원전압을 상기 제 3 패드(P3)로 제공할 수 있다.
상기 반도체 회로(1200)가 마스터 칩으로 기능할 때 상기 캘리브레이션 회로(1220)는 상기 시작 입력 신호(ZQS_I)에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1220)는 상기 캘리브레이션 동작이 완료되면 상기 종료 출력 신호(ZQE_O)를 생성할 수 있다. 상기 반도체 회로(1200)가 마스터 칩으로 기능할 때 상기 캘리브레이션 회로(1220)는 상기 종료 입력 신호(ZQE_I)를 수신하면 상기 반도체 회로(1200) 및 다른 반도체 회로의 모든 캘리브레이션 동작이 종료되었음을 판단할 수 있다. 상기 반도체 회로(1200)가 슬레이브 칩으로 기능할 때 상기 캘리브레이션 회로(1220)는 상기 종료 입력 신호(ZQE_I)를 수신하면 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1220)는 캘리브레이션 커맨드 신호(ZQS_CMD) 및 마스크 신호(MASK)를 더 수신할 수 있다. 상기 캘리브레이션 회로(1220)는 상기 캘리브레이션 커맨드 신호(ZQS_CMD), 상기 마스크 신호(MASK) 및 상기 시작 입력 신호(ZQS_I)에 기초하여 캘리브레이션 인에이블 신호를 생성할 수 있다. 상기 캘리브레이션 커맨드 신호(ZQM_CMD)는 상기 반도체 회로(1200)가 수신하는 커맨드 신호(예를 들어, 도 9의 제 1 및 제 2 커맨드 신호(CMD1, CMD2))로부터 생성되는 신호일 수 있고, 상기 커맨드 신호가 상기 반도체 회로(1200)의 캘리브레이션 동작을 지시하는 커맨드 신호일 때, 제 2 로직 레벨로 인에이블되는 신호일 수 있다. 상기 캘리브레이션 회로(1220)는 상기 마스크 신호(MASK)가 제 1 로직 레벨일 때, 상기 캘리브레이션 커맨드 신호(ZQS_CMD) 및 상기 시작 입력 신호(ZQS_I) 중 적어도 하나에 기초해서 상기 캘리브레이션 인에이블 신호를 생성하고, 상기 캘리브레이션 인에이블 신호에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1220)는 상기 마스크 신호(MASK)가 제 2 로직 레벨일 때, 상기 캘리브레이션 커맨드 신호(ZQS_CMD)에 기초하여 상기 시작 출력 신호(ZQS_O)를 생성하고, 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 캘리브레이션 인에이블 신호를 생성할 수 있다.
상기 반도체 회로(1200)는 제 4 패드(OPT, P5), 제 5 패드(SWP, P6) 및 제 6 패드(ZM, P7)를 더 포함할 수 있다. 상기 제 4 패드(P5)는 상기 마스터 정보(OPT)를 수신할 수 있다. 상기 제 4 패드(P5)는 상기 마스터 정보(OPT)를 수신하도록 제 1 전원전압이 공급되는 단자 및 제 2 전원전압이 공급되는 단자 중 하나와 연결될 수 있다. 상기 제 4 패드(P5)는 상기 반도체 회로(1200)가 마스터 칩으로서 기능할 때 제 1 로직 레벨로 판단될 수 있는 전압 레벨을 갖는 제 1 전원전압을 수신할 수 있다. 상기 제 4 패드(P5)는 상기 반도체 회로(1200)가 슬레이브 칩으로서 기능할 때 제 2 로직 레벨로 판단될 수 있는 전압 레벨을 갖는 제 2 전원전압을 수신할 수 있다. 상기 제 1 전원전압은 접지전압(VSS)일 수 있고, 상기 제 2 전원전압은 동작 전원전압(VDD)일 수 있다. 일 실시예에서, 상기 제 4 패드(P5)는 제 1 및 제 2 전원전압이 공급되는 단자와 연결되지 않고, 상기 반도체 회로(1200)와 연결되는 다른 반도체 회로로부터 상기 마스터 정보(OPT)를 수신할 수 있다. 예를 들어, 상기 제 4 패드(P5)는 상기 다른 반도체 회로의 제 3 패드와 연결되어 상기 다른 반도체 회로로부터 상기 마스터 정보(OPT)를 수신할 수 있다. 상기 제 5 패드(P6)는 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 5 패드(P6)는 상기 반도체 회로(1200)가 스와핑 모드로 동작하는지 여부에 따라 서로 다른 전압 레벨을 갖는 신호를 수신할 수 있다. 상기 제 5 패드(P6)는 상기 스와핑 정보를 수신하도록 상기 제 1 전원전압이 공급되는 단자 및 상기 제 2 전원전압이 공급되는 단자 중 하나와 연결될 수 있다. 상기 반도체 회로(1200)가 상기 스와핑 모드로 동작할 때 상기 제 5 패드(P6)는 상기 제 2 전원전압을 수신할 수 있다. 상기 반도체 회로(1200)가 스와핑 모드로 동작하지 않을 때 상기 제 5 패드(P6)는 상기 제 1 전원전압을 수신할 수 있다. 상기 제 6 패드(P7)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 6 패드(P7)는 반도체 장치가 포함하는 반도체 칩의 개수에 따라 서로 다른 전압 레벨을 갖는 신호를 수신할 수 있다. 상기 제 6 패드(P7)는 상기 모드 신호를 수신하도록 상기 제 1 전원전압이 공급되는 단자 및 상기 제 2 전원전압이 공급되는 단자 중 하나와 연결될 수 있다. 상기 반도체 장치가 2개의 반도체 칩을 포함할 때, 상기 제 6 패드(P7)는 상기 제 1 전원전압을 수신할 수 있다. 상기 반도체 장치가 4개의 반도체 칩을 포함할 때, 상기 제 6 패드(P7)는 상기 제 2 전원전압을 수신할 수 있다.
상기 스와핑 회로(1210)는 패드 선택 회로(1211), 전송 선택 회로(1212) 및 수신 선택 회로(1213)를 포함할 수 있다. 상기 패드 선택 회로(1211)는 제 1 전송 제어 신호(ZQ1_T)에 기초하여 제 1 노드(N1)를 상기 제 1 패드(P1)와 연결하고, 상기 제 1 노드(N1)를 통해 전송된 신호를 상기 제 1 패드(P1)를 통해 출력할 수 있다. 상기 패드 선택 회로(1211)는 제 1 수신 제어 신호(ZQ1_R)에 기초하여 제 2 노드(N2)를 상기 제 1 패드(P1)와 연결하고, 상기 제 1 패드(P1)를 통해 수신된 신호를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 패드 선택 회로(1211)는 제 2 전송 제어 신호(ZQ2_T)에 기초하여 제 3 노드(N3)를 상기 제 2 패드(P2)와 연결하고, 상기 제 3 노드(N3)를 통해 전송된 신호를 상기 제 2 패드(P2)로 출력할 수 있다. 상기 패드 선택 회로(1211)는 제 2 수신 제어 신호(ZQ2_R)에 기초하여 상기 제 4 노드(N4)를 상기 제 2 패드(P2)와 연결하고, 상기 제 2 패드(P2)를 통해 수신된 신호를 상기 제 4 노드(N4)로 출력할 수 있다. 상기 패드 선택 회로(1211)는 제 3 전송 제어 신호(ZQ3_T)에 기초하여 상기 제 1 전원전압을 상기 제 3 패드(P3)로 출력할 수 있다. 상기 패드 선택 회로(1211)는 제 3 수신 제어 신호(ZQ3_R)에 기초하여 상기 제 3 패드(P3)를 통해 신호를 수신할 수 있다. 상기 패드 선택 회로(1211)는 제 1 드라이버(D11), 제 2 드라이버(D12), 제 3 드라이버(D13), 제 4 드라이버(D14), 제 5 드라이버(D15) 및 제 6 드라이버(D16)를 포함할 수 있다. 상기 제 1 드라이버(D11)는 상기 제 1 노드(N1)와 상기 제 1 패드(P1) 사이에 연결되고, 상기 제 1 전송 제어 신호(ZQ1_T)를 수신하며, 상기 제 1 전송 제어 신호(ZQ1_T)가 인에이블되었을 때 상기 제 1 노드(N1)를 통해 전송된 신호를 상기 제 1 패드(P1)로 출력할 수 있다. 상기 제 2 드라이버(D12)는 상기 제 1 패드(P2)와 상기 제 2 노드(N2) 사이에 연결되고, 상기 제 1 수신 제어 신호(ZQ1_R)를 수신하며, 상기 제 1 수신 제어 신호(ZQ1_R)가 인에이블되었을 때 상기 제 1 패드(P1)를 통해 수신된 신호를 상기 제 2 노드(N2)로 출력할 수 있다. 상기 제 3 드라이버(D13)는 상기 제 3 노드(N3)와 상기 제 2 패드(P2) 사이에 연결되고, 상기 제 2 전송 제어 신호(ZQ2_T)를 수신하며, 상기 제 2 전송 제어 신호(ZQ2_T)가 인에이블되었을 때 상기 제 3 노드(N3)를 통해 전송된 신호를 상기 제 2 패드(P2)로 출력할 수 있다. 상기 제 4 드라이버(D14)는 상기 제 2 패드(P2)와 상기 제 4 노드(N4) 사이에 연결되고, 상기 제 2 수신 제어 신호(ZQ2_R)를 수신하며, 상기 제 2 수신 제어 신호(ZQ2_R)가 인에이블되었을 때 상기 제 2 패드(P2)를 통해 수신된 신호를 상기 제 4 노드(N4)로 출력할 수 있다. 상기 제 5 드라이버(D15)는 상기 제 3 패드(P3)와 연결되고, 상기 제 3 전송 제어 신호(ZQ3_T) 및 제 1 전원전압을 수신하며, 상기 제 3 전송 제어 신호(ZQ3_T)가 인에이블되었을 때 상기 제 1 전원전압을 반전시켜 제 2 전원전압에 대응하는 전압 레벨을 갖는 전압을 제 3 패드(P3)를 통해 출력할 수 있다. 상기 제 5 드라이버(D15)는 선택적으로 사용될 수 있다. 예를 들어, 상기 반도체 회로(1200)가 도 9 및 도 11에 도시된 반도체 장치(900, 1100)의 반도체 칩들로 적용될 때 상기 제 5 드라이버(D15)는 구비되지 않거나 사용되지 않을 수 있고, 상기 반도체 회로(1200)가 도 10에 도시된 반도체 장치(1000)의 반도체 칩들로 적용될 때 상기 제 5 드라이버(D15)가 구비되거나 사용될 수 있다. 상기 제 6 드라이버(D16)는 상기 제 3 패드(P3)와 연결되고, 상기 제 3 수신 제어 신호(ZQ3_R)를 수신하며, 상기 제 3 수신 제어 신호(ZQ3_R)에 기초하여 상기 제 3 패드(P3)를 통해 신호를 수신할 수 있다.
상기 전송 선택 회로(1212)는 스와핑 제어 신호(SW)에 기초하여 상기 종료 출력 신호(ZQE_O) 및 상기 시작 출력 신호(ZQS_O) 중 하나를 상기 제 1 노드(N1)로 출력하고, 상기 종료 출력 신호(ZQE_O) 및 상기 시작 출력 신호(ZQS_O) 중 다른 하나를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 인에이블되었을 때, 상기 전송 선택 회로(1212)는 상기 종료 출력 신호(ZQE_O)를 상기 제 1 노드(N1)로 출력하고 상기 시작 출력 신호(ZQS_O)를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때, 상기 전송 선택 회로(1212)는 상기 종료 출력 신호(ZQE_O)를 상기 제 3 노드(N3)로 출력하고, 상기 시작 출력 신호(ZQS_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 전송 선택 회로(1212)는 제 1 드라이버(D21), 제 2 드라이버(D22), 제 3 드라이버(D23) 및 제 4 드라이버(D24)를 포함할 수 있다. 상기 제 1 드라이버(D21)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 시작 출력 신호(ZQS_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 제 2 드라이버(D22)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 종료 출력 신호(ZQS_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 제 3 드라이버(D23)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 종료 출력 신호(ZQE_O)를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 제 4 드라이버(D24)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 시작 출력 신호(ZQS_O)를 상기 제 3 노드(N3)로 출력할 수 있다.
상기 수신 선택 회로(1213)는 상기 스와핑 제어 신호(SW)에 기초하여 상기 제 2 및 제 4 노드(N2, N4) 중 하나로부터 상기 시작 입력 신호(ZQS_I)를 출력할 수 있다. 상기 수신 선택 회로(1213)는 상기 모드 신호(ZQM)에 기초하여 상기 제 4 노드(N4) 및 상기 제 3 패드(P3)를 통해 수신된 신호를 제 5 노드(N5)로 출력할 수 있다. 상기 수신 선택 회로(1213)는 상기 스와핑 제어 신호(SW) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 2 노드(N2) 및 상기 제 5 노드(N5)로부터 상기 종료 입력 신호(ZQE_I)를 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 인에이블되었을 때, 상기 수신 선택 회로(1213)는 상기 제 4 노드(N4)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때, 상기 수신 선택 회로(1213)는 상기 제 2 노드(N2)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 모드 신호(ZQM)가 인에이블되었을 때, 상기 수신 선택 회로(1213)는 상기 제 3 패드(P3)를 통해 수신된 신호를 상기 제 5 노드(N5)로 출력할 수 있다. 상기 모드 신호(ZQM)가 디스에이블되었을 때, 상기 수신 선택 회로(1213)는 상기 제 4 노드(N4)로부터 전송된 신호를 상기 제 5 노드(N5)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 인에이블되고 상기 모드 신호(ZQM)가 디스에이블되었을 때, 상기 수신 선택 회로(1213)는 상기 제 2 노드(N2)로부터 상기 종료 입력 신호(ZQE_I)를 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 디스에이블되거나 상기 모드 신호(ZQM)가 인에이블되었을 때, 상기 수신 선택 회로(1213)는 상기 제 5 노드(N5)로부터 상기 종료 입력 신호(ZQE_I)를 출력할 수 있다. 상기 수신 선택 회로(1213)는 제 1 드라이버(D31), 제 2 드라이버(D32), 제 3 드라이버(D33), 제 4 드라이버(D34), 제 5 드라이버(D35) 및 제 6 드라이버(D36)를 포함할 수 있다. 상기 제 1 드라이버(D31)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 제 2 노드(N2)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 제 2 드라이버(D32)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 제 4 노드(N4)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 제 3 드라이버(D33)는 선택 제어 신호(SEL)를 수신하고, 상기 선택 제어 신호(SEL)가 인에이블되었을 때 상기 제 2 노드(N2)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다. 상기 선택 제어 신호(SEL)는 상기 스와핑 제어 신호(SW) 및 상기 모드 신호(ZQM)에 기초하여 생성될 수 있다. 상기 선택 제어 신호(SEL)는 상기 스와핑 제어 신호(SW)가 인에이블되고 상기 모드 신호(ZQM)가 디스에이블되었을 때 인에이블될 수 있다. 상기 제 4 드라이버(D34)는 상기 선택 제어 신호의 상보 신호(SELB)를 수신하고, 상기 선택 제어 신호의 상보 신호(SELB)가 인에이블되었을 때 상기 제 5 노드(N5)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다. 상기 제 5 드라이버(D35)는 상기 모드 신호의 상보 신호(ZQMB)를 수신하고, 상기 모드 신호의 상보 신호(ZQMB)가 인에이블되었을 때 상기 제 4 노드(N4)로부터 전송된 신호를 상기 제 5 노드(N5)로 출력할 수 있다. 상기 제 6 드라이버(D36)는 상기 모드 신호(ZQM)를 수신하고, 상기 모드 신호(ZQM)가 인에이블되었을 때 상기 제 3 패드(P3)를 통해 수신된 신호를 상기 제 5 노드(N5)로 출력할 수 있다.
상기 반도체 회로(1200)는 스와핑 제어 회로(1230)를 더 포함할 수 있다. 상기 스와핑 제어 회로(1230)는 상기 마스터 정보(OPT), 상기 스와핑 정보(SWAP) 및 상기 모드 신호(ZQM)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T), 상기 제 1 수신 제어 신호(ZQ1_R), 상기 제 2 전송 제어 신호(ZQ2_T), 상기 제 2 수신 제어 신호(ZQ2_R), 상기 제 3 수신 제어 신호(ZQ3_R), 상기 스와핑 제어 신호(SW) 및 상기 선택 제어 신호(SEL)를 생성할 수 있다. 상기 패드 선택 회로(1211)가 상기 제 5 드라이버(D15)를 구비할 때 상기 스와핑 제어 회로(1230)는 제 3 전송 제어 신호(ZQ3_T)를 더 생성할 수 있다. 상기 스와핑 제어 회로(1230)는 상기 스와핑 제어 회로(1230)는 상기 마스크 신호(MASK)를 더 수신할 수 있다. 상기 마스크 신호(MASK)는 상기 스와핑 제어 신호(SW)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T), 상기 제 1 수신 제어 신호(ZQ1_R), 상기 제 2 전송 제어 신호(ZQ2_T) 및 상기 제 2 수신 제어 신호(ZQ2_R)의 로직 레벨을 설정하는 신호로 사용될 수 있다. 상기 마스크 신호(MASK)는 도 3에 도시된 마스크 신호(MASK)와 동일할 수 있고, 도 5에 도시된 마스크 신호 생성 회로(450)로부터 생성될 수 있다. 상기 모드 신호(ZQM)는 상기 제 3 전송 제어 신호(ZQ3_T) 및 상기 제 3 수신 제어 신호(ZQ3_R)의 로직 레벨을 설정하는 신호로 사용될 수 있다.
상기 반도체 회로(1200)는 저항 패드(ZQ)를 더 포함할 수 있다. 상기 저항 패드(ZQ)는 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 캘리브레이션 회로(1220)는 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 캘리브레이션 회로(1220)는 상기 캘리브레이션 인에이블 신호가 인에이블되었을 때 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되고, 상기 외부 기준 저항(RZQ)으로부터 제공되는 기준 저항 값에 따라 캘리브레이션 동작을 수행할 수 있다.
도 13은 도 12에 도시된 스와핑 제어 회로(1230)의 구성을 보여주는 도면이다. 도 13을 참조하면, 상기 스와핑 제어 회로(1230)는 제어 신호 생성 회로(1310), 제 1 전송 및 수신 제어 신호 생성 회로(1320), 제 2 전송 및 수신 제어 신호 생성 회로(1330) 및 제 3 전송 및 수신 제어 신호 생성 회로(1340)를 포함할 수 있다. 상기 제어 신호 생성 회로(1310)는 상기 마스터 정보(OPT), 상기 스와핑 정보(SWAP), 상기 모드 신호(ZQM)에 기초하여 상기 스와핑 제어 신호(SW), 선택 제어 신호(SEL), 제 1 모드 스와핑 제어 신호(MSW1) 및 제 2 모드 스와핑 제어 신호(MSW2)를 생성할 수 있다. 상기 제어 신호 생성 회로(1310)는 제 1 인버터(1311), 제 1 낸드 게이트(1312), 제 2 인버터(1313), 제 2 낸드 게이트(1314), 제 3 인버터(1315), 제 3 낸드 게이트(1316), 제 4 인버터(1317), 제 4 낸드 게이트(1318) 및 제 5 인버터(1319)를 포함할 수 있다. 상기 제 1 인버터(1311)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시켜 반전된 마스터 정보를 출력할 수 있다. 상기 제 1 낸드 게이트(1312)는 상기 스와핑 정보(SWAP) 및 상기 제 1 인버터(1311)의 출력을 수신하고, 상기 스와핑 정보(SWAP) 및 상기 제 1 인버터(1311)의 출력에 대해 낸드 연산을 수행하여 상기 스와핑 제어 신호의 상보 신호(SWB)를 생성할 수 있다. 상기 제 2 인버터(1313)는 상기 제 1 낸드 게이트(1312)의 출력을 반전시켜 상기 스와핑 제어 신호(SW)를 생성할 수 있다. 상기 제 2 낸드 게이트(1314)는 상기 모드 신호의 상보 신호(ZQMB)와 상기 스와핑 제어 신호(SW)를 수신할 수 있다. 상기 제 2 낸드 게이트(1314)는 상기 모드 신호의 상보 신호(ZQMB)와 상기 스와핑 제어 신호(SW)에 대해 낸드 연산을 수행하여 상기 선택 제어 신호의 상보 신호(SELB)를 생성할 수 있다. 상기 제 3 인버터(1315)는 상기 제 2 낸드 게이트(1314)의 출력을 반전시켜 상기 선택 제어 신호(SEL)를 생성할 수 있다. 상기 제 3 낸드 게이트(1316)는 상기 모드 신호(ZQM) 및 상기 스와핑 제어 신호(SW)를 수신할 수 있다. 상기 제 3 낸드 게이트(1316)는 상기 모드 신호(ZQM)와 상기 스와핑 제어 신호(SW)에 대해 낸드 연산을 수행하여 제 1 모드 스와핑 제어 신호(MSW1)를 생성할 수 있다. 상기 제 4 낸드 게이트(1317)는 상기 모드 신호(ZQM) 및 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신할 수 있다. 상기 제 4 낸드 게이트(1317)는 상기 모드 신호(ZQM) 및 상기 스와핑 제어 신호의 상보 신호(SWB)에 대해 낸드 연산을 수행하여 상기 제 2 모드 스와핑 제어 신호(MSW2)를 생성할 수 있다.
상기 제 1 전송 및 수신 제어 신호 생성 회로(1320)는 상기 마스크 신호(MASK), 상기 마스터 정보(OPT), 상기 스와핑 제어 신호(SW) 및 상기 제 1 모드 스와핑 제어 신호(MSW1)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T) 및 상기 제 1 수신 제어 신호(ZQ1_R)를 생성할 수 있다. 상기 제 1 전송 및 수신 제어 신호 생성 회로(1320)는 제 1 인버터(1321), 제 2 인버터(1322), 제 3 인버터(1323), 제 4 인버터(1324), 낸드 게이트(1326)를 포함할 수 있다. 상기 제 1 인버터(1321)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 마스크 신호(MASK)를 반전시키고 반전된 마스크 신호를 제 1 노드(1325)로 출력할 수 있다. 상기 제 2 인버터(1322)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시켜 반전된 마스터 정보를 생성할 수 있다. 상기 제 3 인버터(1323)는 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 제 2 인버터(1322)의 출력을 반전시키고, 반전된 신호를 상기 제 1 노드(1325)로 출력할 수 있다. 상기 제 4 인버터(1324)는 상기 제 1 노드(1325)를 통해 출력되는 신호를 반전시켜 상기 제 1 수신 제어 신호(ZQ1_R)를 생성할 수 있다. 상기 낸드 게이트(1326)는 상기 제 1 수신 제어 신호(ZQ1_R) 및 상기 제 1 모드 스와핑 제어 신호(MSW1)를 수신할 수 있다. 상기 낸드 게이트(1326)는 상기 제 1 수신 제어 신호(ZQ1_R) 및 상기 제 1 모드 스와핑 제어 신호(MSW1)에 대해 낸드 연산을 수행하여 상기 제 1 전송 제어 신호(ZQ1_T)를 생성할 수 있다.
상기 제 2 전송 및 수신 제어 신호 생성 회로(1330)는 상기 마스크 신호(MASK), 상기 마스터 정보(OPT), 상기 스와핑 제어 신호(SW) 및 상기 제 2 모드 스와핑 제어 신호(MSW2)에 기초하여 상기 제 2 전송 제어 신호(ZQ2_T) 및 상기 제 2 수신 제어 신호(ZQ2_R)를 생성할 수 있다. 상기 제 2 전송 및 수신 제어 신호 생성 회로(1330)는 제 1 인버터(1331), 제 2 인버터(1332), 제 3 인버터(1333), 제 4 인버터(1334), 낸드 게이트(1336) 및 제 5 인버터(1337)를 포함할 수 있다. 상기 제 1 인버터(1331)는 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 마스크 신호(MASK)를 반전시키고 반전된 마스크 신호를 제 2 노드(1335)로 출력할 수 있다. 상기 제 2 인버터(1332)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시켜 반전된 마스터 정보를 생성할 수 있다. 상기 제 3 인버터(1333)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 제 1 인버터(1332)의 출력을 반전시키고, 반전된 신호를 상기 제 2 노드(1335)로 출력할 수 있다. 상기 제 4 인버터(1334)는 상기 제 2 노드(1335)를 통해 출력되는 신호를 반전시켜 예비 수신 제어 신호(ZQ2_RP)를 생성할 수 있다. 상기 낸드 게이트(1336)는 상기 예비 수신 제어 신호(ZQ2_RP) 및 상기 제 2 모드 스와핑 제어 신호(MSW2)를 수신할 수 있다. 상기 낸드 게이트(1336)는 상기 예비 수신 제어 신호(ZQ2_RP) 및 상기 제 2 모드 스와핑 제어 신호(MSW2)에 대해 낸드 연산을 수행하여 상기 제 2 전송 제어 신호(ZQ2_T)를 생성할 수 있다. 상기 제 5 인버터(1337)는 상기 낸드 게이트(1336)로부터 출력된 상기 제 2 전송 제어 신호(ZQ2_T)를 수신하고, 상기 제 2 전송 제어 신호(ZQ2_T)를 반전시켜 제 2 수신 제어 신호(ZQ2_R)를 생성할 수 있다.
상기 제 3 전송 및 수신 제어 신호 생성 회로(1340)는 상기 모드 신호(ZQM)에 기초하여 상기 제 3 전송 제어 신호(ZQ3_T) 및 상기 제 3 수신 제어 신호(ZQ3_R)를 생성할 수 있다. 상기 제 3 전송 및 수신 제어 신호 생성 회로(1340)는 제 1 인버터(1341) 및 제 2 인버터(1342)를 포함할 수 있다. 상기 제 1 인버터(1341)는 상기 모드 신호(ZQM)를 수신하고, 상기 모드 신호(ZQM)를 반전시켜 제 3 전송 제어 신호(ZQ3_T)를 생성할 수 있다. 상기 제 2 인버터(1342)는 상기 제 3 전송 제어 신호(ZQ3_T)를 수신하고, 상기 제 3 전송 제어 신호(ZQ3_T)를 반전시켜 상기 제 3 수신 제어 신호(ZQ3_R)를 생성할 수 있다.
OPT SWAP ZQM ZQ1_T ZQ1_R ZQ2_T ZQ2_R ZQ3_T ZQ3_R
L L L L H MASKB MASK H L
H L L H L MASKB MASK H L
L H L MASKB MASK L H H L
H H L H L MASKB MASK H L
L L H L H H L L H
H L H H L H L L H
L H H H MASK L H L H
H H H H L H L L H
표 2를 함께 참조하면, 상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 로우 로직 레벨일 때 (즉, 반도체 장치가 2개의 반도체 칩을 포함할 때) 상기 제 3 전송 제어 신호(ZQ3_T)를 하이 로직 레벨로 인에이블시키고 상기 제 3 수신 제어 신호(ZQ3_R)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 하이 로직 레벨일 때 (즉, 반도체 장치가 4개의 반도체 칩을 포함할 때) 상기 제 3 전송 제어 신호(ZQ3_T)를 로우 로직 레벨로 디스에이블시키고 상기 제 3 수신 제어 신호(ZQ3_R)를 하이 로직 레벨로 인에이블시킬 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 로우 로직 레벨이고, 상기 마스터 정보(OPT)가 로우 로직 레벨이며 상기 스와핑 정보(SWAP)가 로우 로직 레벨일 때 (상기 반도체 장치가 2개의 반도체 칩을 포함하고, 상기 반도체 회로가 마스터 칩으로 기능하며, 상기 스와핑 모드로 동작하지 않을 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT)에 따라 하이 로직 레벨로 인에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 로우 로직 레벨로 디스에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 전송 제어 신호(ZQ2_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가지며, 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 로우 로직 레벨이고, 상기 마스터 정보(OPT)가 하이 로직 레벨이며 상기 스와핑 정보(SWAP)가 로우 로직 레벨일 때 (상기 반도체 장치가 2개의 반도체 칩을 포함하고, 상기 반도체 회로가 슬레이브 칩으로 기능하며, 상기 스와핑 모드로 동작하지 않을 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT)에 따라 로우 로직 레벨로 디스에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 전송 제어 신호(ZQ2_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가지며, 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 로우 로직 레벨이고, 상기 마스터 정보(OPT)가 로우 로직 레벨이며 상기 스와핑 정보(SWAP)가 하이 로직 레벨일 때 (상기 반도체 장치가 2개의 반도체 칩을 포함하고, 상기 반도체 회로가 마스터 칩으로 기능하며, 상기 스와핑 모드로 동작할 때) 상기 스와핑 제어 신호(SW)를 하이 로직 레벨로 인에이블시키고, 상기 선택 제어 신호(SEL)를 하이 로직 레벨로 인에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖고, 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스크 신호의 상보 신호(MASKB)에 대응하는 로직 레벨을 가질 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스터 정보(OPT)에 따라 하이 로직 레벨로 인에이블되고, 상기 제 2 전송 제어 신호(ZQ2_T)는 로우 로직 레벨로 디스에이블 되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 하이 로직 레벨로 인에이블될 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 로우 로직 레벨이고, 상기 마스터 정보(OPT)가 하이 로직 레벨이며 상기 스와핑 정보(SWAP)가 하이 로직 레벨일 때 (상기 반도체 장치가 2개의 반도체 칩을 포함하고, 상기 반도체 회로가 슬레이브 칩으로 기능하며, 상기 스와핑 모드로 동작할 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 하이 로직 레벨로 인에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT)에 따라 로우 로직 레벨로 디스에이블되고, 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 전송 제어 신호(ZQ2_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가지며, 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 하이 로직 레벨이고, 상기 마스터 정보(OPT)가 로우 로직 레벨이며 상기 스와핑 정보(SWAP)가 로우 로직 레벨일 때 (상기 반도체 장치가 4개의 반도체 칩을 포함하고, 상기 반도체 회로가 마스터 칩으로 기능하며, 상기 스와핑 모드로 동작하지 않을 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT)에 따라 하이 로직 레벨로 인에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 로우 로직 레벨로 디스에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 2 전송 제어 신호(ZQ2_T)는 하이 로직 레벨로 인에이블되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 하이 로직 레벨이고, 상기 마스터 정보(OPT)가 하이 로직 레벨이며 상기 스와핑 정보(SWAP)가 로우 로직 레벨일 때 (상기 반도체 장치가 4개의 반도체 칩을 포함하고, 상기 반도체 회로가 슬레이브 칩으로 기능하며, 상기 스와핑 모드로 동작하지 않을 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT)에 따라 로우 로직 레벨로 인에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 디스에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 2 전송 제어 신호(ZQ2_T)는 하이 로직 레벨로 인에이블되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 하이 로직 레벨이고, 상기 마스터 정보(OPT)가 로우 로직 레벨이며 상기 스와핑 정보(SWAP)가 하이 로직 레벨일 때 (상기 반도체 장치가 4개의 반도체 칩을 포함하고, 상기 반도체 회로가 마스터 칩으로 기능하며, 상기 스와핑 모드로 동작할 때) 상기 스와핑 제어 신호(SW)를 하이 로직 레벨로 인에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 로우 로직 레벨로 디스에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스터 정보(OPT)에 따라 하이 로직 레벨로 인에이블되고, 상기 제 2 전송 제어 신호(ZQ2_T)는 로우 로직 레벨로 디스에이블될 수 있다. 상기 제 2 수신 제어 신호(ZQ2_R)는 하이 로직 레벨로 인에이블될 수 있다.
상기 스와핑 제어 회로(1230)는 상기 모드 신호(ZQM)가 하이 로직 레벨이고, 상기 마스터 정보(OPT)가 하이 로직 레벨이며 상기 스와핑 정보(SWAP)가 하이 로직 레벨일 때 (상기 반도체 장치가 4개의 반도체 칩을 포함하고, 상기 반도체 회로가 슬레이브 칩으로 기능하며, 상기 스와핑 모드로 동작할 때) 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT)에 따라 로우 로직 레벨로 디스에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 2 전송 제어 신호(ZQ2_T)는 하이 로직 레벨로 인에이블되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 로우 로직 레벨로 디스에이블될 수 있다.
도 14는 스와핑 모드로 동작하는 2개의 반도체 칩을 포함하는 반도체 장치(1400)의 구성 및 연결관계를 보여주는 도면이다. 도 14를 참조하면, 상기 반도체 장치(1400)는 제 1 반도체 칩(1200-1) 및 제 2 반도체 칩(1200-2)을 포함할 수 있다. 도 12에 도시된 반도체 회로(1200)는 상기 제 1 및 제 2 반도체 칩(1200-1, 1200-2)으로 각각 적용될 수 있다. 상기 제 1 반도체 칩(1200-1)은 마스터 칩으로서 기능할 수 있고, 상기 제 2 반도체 칩(1200-2)은 슬레이브 칩으로서 기능할 수 있다. 상기 제 1 반도체 칩(1200-1)의 제 1 패드(ZQ1, P1-1)는 상기 제 2 반도체 칩(1200-2)의 제 2 패드(ZQ2, P2-2)와 연결되고, 상기 제 1 반도체 칩(1200-1)의 제 2 패드(ZQ2, P2-1)는 상기 제 2 반도체 칩(1200-2)의 제 1 패드(ZQ1, P1-2)와 연결될 수 있다. 상기 제 1 및 제 2 반도체 칩(1200-1, 1200-2)의 제 3 패드(ZQ3, P3-1, P3-2)는 아무런 연결을 갖지 않을 수 있다. 상기 제 1 반도체 칩(1200-1)의 제 4 패드(OPT, P5-1)는 상기 제 1 칩 마스터 정보(OPT1)를 수신하고, 제 5 패드(SWP, P6-1)는 스와핑 정보(SWAP)를 수신하며, 제 6 패드(ZM, P7-1)는 모드 신호(ZQM)를 수신할 수 있다. 상기 제 2 반도체칩(1200-2)의 제 4 패드(OPT, P5-2)는 상기 제 2 칩 마스터 정보(OPT2)를 수신하고, 제 5 패드(SWP, P6-2)는 스와핑 정보(SWAP)를 수신하며, 제 6 패드(ZM, P7-2)는 모드 신호(ZQM)를 수신할 수 있다.
상기 제 1 칩 상기 마스터 정보(OPT1)는 로우 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있으며, 상기 모드 신호(ZQM)는 로우 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1230-1)는 상기 스와핑 제어 신호(SW)를 하이 로직 레벨로 인에이블시키고, 상기 선택 제어 신호(SEL)를 하이 로직 레벨로 인에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖고, 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스크 신호의 상보 신호(MASKB)에 대응하는 로직 레벨을 가질 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스터 정보(OPT)에 따라 하이 로직 레벨로 인에이블되고, 상기 제 2 전송 제어 신호(ZQ2_T)는 로우 로직 레벨로 디스에이블 되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 하이 로직 레벨로 인에이블될 수 있다. 상기 제 3 전송 제어 신호(ZQ3_T)는 하이 로직 레벨로 인에이블될 수 있고, 상기 제 3 수신 제어 신호(ZQ3_R)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 제 1 반도체 칩(1200-1)에서, 상기 제 1 패드(P1-1)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-1) 및 제 2 드라이버(D12-1)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 2 패드(P2-1)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-1)는 비활성화되고, 제 4 드라이버(D14-1)는 활성화될 수 있다. 상기 제 3 패드(P3-1)와 연결되는 상기 패드 선택 회로의 제 5 드라이버(D15-1)는 활성화되고, 제 6 드라이버(D16-1)는 비활성화될 수 있지만, 제 5 드라이버(D15-1)는 사용되지 않을 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-1)는 비활성화되고, 제 2 드라이버(D22-1)는 활성화되며, 제 3 드라이버(D23-1)는 비활성화되고, 제 4 드라이버(D24-1)는 활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-1)는 비활성화되고, 제 2 드라이버(D32-1)는 활성화되며, 제 3 드라이버(D33-1)는 활성화되고, 제 4 드라이버(D34-1)는 비활성화되며, 제 5 드라이버(D35-1)는 활성화되고, 제 6 드라이버(D36-1)는 비활성화될 수 있다. 따라서, 상기 제 1 반도체 칩(1200-1)은 종료 출력 신호(ZQE_O)를 상기 제 1 패드(P1-1)를 통해 전송하거나 상기 제 1 패드(P1-1)를 통해 수신된 신호를 종료 입력 신호(ZQE_I)로 수신할 수 있다. 또한, 상기 제 1 반도체 칩(1200-1)은 상기 제 2 패드(P2-1)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로 수신할 수 있다.
상기 제 2 칩 마스터 정보(OPT2)는 하이 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있으며, 상기 모드 신호(ZQM)는 로우 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1230-2)는 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 하이 로직 레벨로 인에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT)에 따라 로우 로직 레벨로 디스에이블되고, 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 전송 제어 신호(ZQ2_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가지며, 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다. 상기 제 3 전송 제어 신호(ZQ3_T)는 하이 로직 레벨로 디스에이블되고, 상기 제 3 수신 제어 신호(ZQ3_R)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 제 2 반도체 칩(1200-2)에서, 상기 제 1 패드(P1-2)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-2)는 활성화되고, 제 2 드라이버(D12-2)는 비활성화될 수 있다. 상기 제 2 패드(P2-2)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-2) 및 제 4 드라이버(D14-2)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 3 패드(P3-2)와 연결되는 상기 패드 선택 회로의 제 5 드라이버(D15-2)는 활성화되고, 제 6 드라이버(D16-2)는 모두 비활성화될 수 있지만, 제 5 드라이버(D15-2)는 사용되지 않을 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-2)는 활성화되고, 제 2 드라이버(D22-2)는 비활성화되며, 제 3 드라이버(D23-2)는 활성화되고, 제 4 드라이버(D24-2)는 비활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-2)는 활성화되고, 제 2 드라이버(D32-2)는 비활성화되며, 제 3 드라이버(D33-2)는 비활성화되고, 제 4 드라이버(D34-2)는 활성화되며, 제 5 드라이버(D35-2)는 활성화되고, 제 6 드라이버(D36-2)는 비활성화될 수 있다. 따라서, 상기 제 2 반도체 칩(1200-2)은 종료 출력 신호(ZQE_O)를 상기 제 2 패드(P2-2)를 통해 전송하거나 상기 제 2 패드(P2-2)를 통해 수신된 신호를 종료 입력 신호(ZQE_I)로 수신할 수 있다. 또한, 상기 제 2 반도체 칩(1200-2)은 시작 출력 신호(ZQS_O)를 상기 제 1 패드(P1-2)를 통해 전송할 수 있다.
상기 제 1 반도체 칩(1200-1)이 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 제 1 반도체 칩(1200-1)의 캘리브레이션 회로(1220-1)는 상기 캘리브레이션 커맨드(ZQS_CMD)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 시작할 수 있다. 만약, 상기 제 2 반도체 칩(1200-2)이 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 제 2 반도체 칩(1200-2)의 캘리브레이션 회로(1220-2)는 상기 시작 출력 신호(ZQS_O)를 생성하고, 상기 시작 출력 신호(ZQS_O)는 상기 제 1 패드(P1-2)를 통해 상기 제 1 반도체 칩(1200-1)의 제 2 패드(P2-1)로 전송될 수 있다. 상기 제 1 반도체 칩(1200-1)은 상기 제 2 패드(P2-1)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로서 수신할 수 있고, 상기 캘리브레이션 회로(1220-1)는 상기 시작 입력 신호(ZQS_I)에 기초하여 상기 캘리브레이션 동작을 시작할 수 있다.
상기 제 1 반도체 칩(1200-1)의 캘리브레이션 회로(1220-1)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1220-1)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 1 패드(P1-1)를 통해 상기 제 2 반도체 칩(1200-2)의 제 2 패드(P2-2)로 전송될 수 있다. 상기 제 2 반도체 칩(1200-2)은 상기 제 2 패드(P2-2)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있고, 상기 제 2 반도체 칩(1200-2)의 상기 캘리브레이션 회로(1220-2)는 상기 종료 입력 신호(ZQE_I)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1220-2)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1220-2)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 2 패드(P2-2)를 통해 상기 제 1 반도체 칩(1200-1)의 제 1 패드(P1-1)로 전송될 수 있다. 상기 제 1 반도체 칩(1200-1)은 상기 제 1 패드(P1-1)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로 수신할 수 있다. 상기 제 1 반도체 칩(1200-1)의 캘리브레이션 회로는 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 반도체 장치(1400)의 캘리브레이션 동작을 종료할 수 있다.
도 15는 스와핑 모드로 동작하는 2개의 반도체 칩을 포함하는 반도체 장치(1500)의 구성 및 연결관계를 보여주는 도면이다. 도 15는 도 14와 동일한 구성을 가지며, 동일한 구성요소의 연결 관계에 대한 설명은 생략하기로 한다. 도 14에서, 상기 제 1 반도체 칩(1200-1)의 제 3 패드(P3-1)는 아무런 연결을 갖지 않는 반면, 상기 반도체 장치(1500)의 제 1 반도체 칩(1200-1)의 제 3 패드(P3-1)는 상기 제 2 반도체 칩(1200-2)의 제 4 패드(P5-2)와 연결될 수 있다. 아울러, 상기 제 1 반도체 칩(1200-1)의 제 3 패드(P3-1)와 연결되는 패드 선택 회로의 제 5 드라이버(D15-1)는 제 3 전송 제어 신호(ZQ3_T)를 수신할 수 있다. 상기 모드 신호(ZQM)가 로우 로직 레벨로 디스에이블되면 상기 제 3 전송 제어 신호(ZQ3_T)는 하이 로직 레벨로 인에이블되므로, 상기 제 5 드라이버(D15-1)는 활성화될 수 있다. 상기 제 5 드라이버(D15-1)는 상기 제 1 전원전압을 반전시켜 반전된 전원전압 (즉, 제 2 전원전압)을 상기 제 3 패드(P3-1)를 통해 상기 제 2 반도체 칩(1200-2)의 제 4 패드(P5-2)로 전송할 수 있다. 상기 제 2 반도체 칩(1200-2)의 제 4 패드(P5-2)는 제 2 전원전압이 공급되는 단자와 와이어 본딩되는 대신에, 상기 제 1 반도체 칩(1200-1)의 제 3 패드(P3-1)를 통해 전송된 신호를 상기 제 2 칩 마스터 정보(OPT2)로서 수신할 수 있다.
도 16은 스와핑 모드로 동작하는 4개의 반도체 칩을 포함하는 반도체 장치(1600)의 구성 및 연결관계를 보여주는 도면이다. 도 16을 참조하면, 상기 반도체 장치(1600)는 제 1 반도체 칩(1200-1), 제 2 반도체 칩(1200-2), 제 3 반도체 칩(1200-3) 및 제 4 반도체 칩(1200-4)을 포함할 수 있다. 도 12에 도시된 반도체 회로(1200)는 상기 제 1 내지 제 4 반도체 칩(1200-1, 1200-2, 1200-3. 1200-4)으로 각각 적용될 수 있다. 상기 제 1 반도체 칩(1200-1)은 마스터 칩으로서 기능할 수 있고, 상기 제 2 내지 제 4 반도체 칩(1200-2, 1200-3, 1200-4)은 슬레이브 칩으로서 기능할 수 있다. 상기 제 1 및 제 2 반도체 칩(1200-1, 1200-2)은 제 1 채널을 구성하여 제 1 커맨드 신호를 공통 수신할 수 있고, 상기 제 3 및 제 4 반도체 칩(1200-3, 1200-4)은 제 2 채널을 구성하여 제 2 커맨드 신호를 공통 수신할 수 있다. 상기 제 3 반도체 칩(1200-3)은 상기 제 2 채널의 마스터 칩으로서 기능할 수 있다.
상기 제 1 반도체 칩(1200-1)의 제 1 패드(ZQ1, P1-1)는 상기 제 3 반도체 칩(1200-3)의 제 3 패드(ZQ3, P3-3)와 연결되고, 상기 제 1 반도체 칩(1200-1)의 제 2 패드(ZQ2, P2-1)는 상기 제 3 반도체 칩(1200-3)의 제 1 패드(ZQ1, P1-3)와 연결되며, 상기 제 1 반도체 칩(1200-1)의 제 3 패드(ZQ3, P3-1)는 상기 제 2 반도체 칩(1200-2)의 제 2 패드(ZQ2, P2-2)와 연결될 수 있다. 상기 제 2 반도체 칩(1200-2)의 제 3 패드(ZQ3, P3-2)는 상기 제 4 반도체 칩(1200-4)의 제 2 패드(ZQ2, P2-4)와 연결될 수 있다. 상기 제 3 반도체 칩(1200-3)의 제 2 패드(ZQ2, P2-3)는 상기 제 4 반도체 칩(1200-4)의 제 3 패드(ZQ3, P3-4)와 연결될 수 있다. 상기 제 2 및 제 4 반도체 칩(1200-2, 1200-4)의 제 1 패드(ZQ1, P1-2, P1-4)는 아무런 연결을 갖지 않을 수 있다.
상기 제 1 반도체 칩(1200-1)의 제 4 패드(OPT, P5-1)는 상기 제 1 칩 마스터 정보(OPT1)를 수신하고, 제 5 패드(SWP, P6-1)는 스와핑 정보(SWAP)를 수신하며, 제 6 패드(ZM, P7-1)는 모드 신호(ZQM)를 수신할 수 있다. 상기 제 2 반도체 칩(1200-2)의 제 4 패드(OPT, P5-2)는 상기 제 2 칩 마스터 정보(OPT2)를 수신하고, 제 5 패드(SWP, P6-2)는 상기 스와핑 정보(SWAP)를 수신하며, 제 6 패드(ZM, P7-2)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 3 반도체 칩(1200-3)의 제 4 패드(OPT, P5-3)는 상기 제 3 칩 마스터 정보(OPT3)를 수신하고, 제 5 패드(SWP, P6-3)는 상기 스와핑 정보(SWAP)를 수신하며, 제 6 패드(ZM, P7-3)는 상기 모드 신호(ZQM)를 수신할 수 있다. 상기 제 4 반도체 칩(1200-4)의 제 4 패드(OPT, P5-4)는 상기 제 4 칩 마스터 정보(OPT4)를 수신하고, 제 5 패드(SWP, P6-4)는 상기 스와핑 정보(SWAP)를 수신하며, 제 6 패드(ZM, P7-4)는 상기 모드 신호(ZQM)를 수신할 수 있다.
상기 제 1 칩 마스터 정보(OPT1)는 로우 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있으며, 상기 모드 신호(ZQM)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1230-1)는 상기 스와핑 제어 신호(SW)를 하이 로직 레벨로 인에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 로우 로직 레벨로 디스에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스터 정보(OPT1)에 따라 하이 로직 레벨로 인에이블되고, 상기 제 2 전송 제어 신호(ZQ2_T)는 로우 로직 레벨로 디스에이블되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 하이 로직 레벨로 인에이블될 수 있다. 상기 제 3 전송 제어 신호(ZQ3_T)는 로우 로직 레벨로 디스에이블될 수 있고, 상기 제 3 수신 제어 신호(ZQ3_R)를 하이 로직 레벨로 인에이블될 수 있다.
상기 제 1 반도체 칩(1200-1)에서, 상기 제 1 패드(P1-1)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-1)는 활성화되고, 상기 제 2 드라이버(D12-1)는 마스크 신호(MASK)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 2 패드(P2-1)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13)는 비활성화되고, 제 4 드라이버(D14-1)는 활성화될 수 있다. 상기 제 3 패드(P3-1)와 연결되는 상기 패드 선택 회로의 제 5 드라이버(D15-1)는 비활성화되고, 제 6 드라이버(D16-1)는 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-1)는 비활성화되고, 제 2 드라이버(D22-1)는 활성화되며, 제 3 드라이버(D23-1)는 비활성화되고, 제 4 드라이버(D24-1)는 활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-1)는 비활성화되고, 제 2 드라이버(D32-1)는 활성화되며, 제 3 드라이버(D33-1)는 비활성화되고, 제 4 드라이버(D34-1)는 활성화되며, 제 5 드라이버(D35-1)는 비활성화되고, 제 6 드라이버(D36-1)는 활성화될 수 있다. 따라서, 상기 제 1 반도체 칩(1200-1)은 종료 출력 신호(ZQE_O)를 상기 제 1 패드(P1-1)를 통해 전송하고, 상기 제 2 패드(P2-1)를 통해 수신된 신호를 시작 입력 신호(ZQS_I)로 수신할 수 있다. 또한, 상기 제 1 반도체 칩(1200-1)은 상기 제 3 패드(P3-1)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로 수신할 수 있다.
상기 제 2 칩 마스터 정보(OPT2)는 하이 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있으며, 상기 모드 신호(ZQM)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1230-2)는 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT2)에 따라 로우 로직 레벨로 디스에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 2 전송 제어 신호(ZQ2_T)는 하이 로직 레벨로 인에이블되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 제 2 반도체 칩(1200-2)에서, 상기 제 1 패드(P1-2)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-2)는 활성화되고, 제 2 드라이버(D12-2)는 비활성화될 수 있다. 상기 제 2 패드(P2-2)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-2)는 활성화되고 제 4 드라이버(D14-2)는 비활성화될 수 있다. 상기 제 3 패드(P3-2)와 연결되는 상기 패드 선택 회로의 제 5 드라이버(D15-2)는 비활성화되고, 제 6 드라이버(D16-2)는 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-2)는 활성화되고, 제 2 드라이버(D22-2)는 비활성화되며, 제 3 드라이버(D23-2)는 활성화되고, 제 4 드라이버(D24-2)는 비활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-2)는 활성화되고, 제 2 드라이버(D32-2)는 비활성화되며, 제 3 드라이버(D33-2)는 비활성화되고, 제 4 드라이버(D34-2)는 활성화되며, 제 5 드라이버(D35-2)는 비활성화되고, 제 6 드라이버(D36-2)는 활성화될 수 있다. 따라서, 상기 제 2 반도체 칩(1200-2)은 종료 출력 신호(ZQE_O)를 상기 제 2 패드(P2-2)를 통해 전송할 수 있고, 제 3 패드(P3-2)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있다.
상기 제 3 칩 마스터 정보(OPT3)는 하이 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있으며, 상기 모드 신호(ZQM)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1230-2)는 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT3)에 따라 로우 로직 레벨로 디스에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 2 전송 제어 신호(ZQ2_T)는 하이 로직 레벨로 인에이블되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 제 3 반도체 칩(1200-3)에서, 상기 제 1 패드(P1-3)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-3)는 활성화되고, 제 2 드라이버(D12-3)는 비활성화될 수 있다. 상기 제 2 패드(P2-3)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-3)는 활성화되고 제 4 드라이버(D14-3)는 비활성화될 수 있다. 상기 제 3 패드(P3-3)와 연결되는 상기 패드 선택 회로의 제 5 드라이버(D15-3)는 비활성화되고, 제 6 드라이버(D16-3)는 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-3)는 활성화되고, 제 2 드라이버(D22-3)는 비활성화되며, 제 3 드라이버(D23-3)는 활성화되고, 제 4 드라이버(D24-3)는 비활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-3)는 활성화되고, 제 2 드라이버(D32-3)는 비활성화되며, 제 3 드라이버(D33-3)는 비활성화되고, 제 4 드라이버(D34-3)는 활성화되며, 제 5 드라이버(D35-3)는 비활성화되고, 제 6 드라이버(D36-3)는 활성화될 수 있다. 따라서, 상기 제 3 반도체 칩(1200-3)은 종료 출력 신호(ZQE_O)를 상기 제 2 패드(P2-3)를 통해 전송할 수 있고, 상기 제 3 패드(P3-3)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있다. 또한, 상기 제 3 반도체 칩(1200-3)은 상기 시작 출력 신호(ZQS_O)를 상기 제 1 패드(P1-3)를 통해 전송할 수 있다.
상기 제 4 칩 마스터 정보(OPT4)는 하이 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있으며, 상기 모드 신호(ZQM)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1230-4)는 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시키고, 상기 선택 제어 신호(SEL)를 로우 로직 레벨로 디스에이블시키며, 상기 제 1 모드 스와핑 제어 신호(MSW1)를 하이 로직 레벨로 인에이블시키며, 상기 제 2 모드 스와핑 제어 신호(MSW2)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 수신 제어 신호(ZQ1_R)는 상기 마스터 정보(OPT4)에 따라 로우 로직 레벨로 디스에이블되고 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블될 수 있다. 상기 예비 수신 제어 신호(ZQ2_RP)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖지만, 상기 제 2 전송 제어 신호(ZQ2_T)는 하이 로직 레벨로 인에이블되며, 상기 제 2 수신 제어 신호(ZQ2_R)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 제 4 반도체 칩(1200-4)에서, 상기 제 1 패드(P1-4)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-4)는 활성화되고, 제 2 드라이버(D12-4)는 비활성화될 수 있다. 상기 제 2 패드(P2-4)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-4)는 활성화되고 제 4 드라이버(D14-4)는 비활성화될 수 있다. 상기 제 3 패드(P3-4)와 연결되는 상기 패드 선택 회로의 제 5 드라이버(D15-4)는 비활성화되고, 제 6 드라이버(D16-4)는 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-4)는 활성화되고, 제 2 드라이버(D22-4)는 비활성화되며, 제 3 드라이버(D23-4)는 활성화되고, 제 4 드라이버(D24-4)는 비활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-4)는 활성화되고, 제 2 드라이버(D32-4)는 비활성화되며, 제 3 드라이버(D33-4)는 비활성화되고, 제 4 드라이버(D34-4)는 활성화되며, 제 5 드라이버(D35-4)는 비활성화되고, 제 6 드라이버(D36-4)는 활성화될 수 있다. 따라서, 상기 제 4 반도체 칩(1200-4)은 종료 출력 신호(ZQE_O)를 상기 제 2 패드(P2-4)를 통해 전송할 수 있고, 제 3 패드(P3-4)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있다.
상기 제 1 반도체 칩(1200-1)이 상기 제 1 커맨드 신호(CMD1)에 기초하여 상기 캘리브레이션 커맨드(ZQS_CMD)를 수신하면, 상기 제 1 반도체 칩(1200-1)의 캘리브레이션 회로(1220-1)는 상기 캘리브레이션 커맨드 신호(ZQS_CMD)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 시작할 수 있다. 만약, 상기 제 3 반도체 칩(1200-3)이 상기 제 2 커맨드 신호(CMD2)에 기초하여 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 제 3 반도체 칩(1200-3)의 캘리브레이션 회로(1220-3)는 상기 시작 출력 신호(ZQS_O)를 생성하고, 상기 시작 출력 신호(ZQS_O)는 상기 제 1 패드(P1-3)를 통해 상기 제 1 반도체 칩(1200-1)의 제 2 패드(P2-1)로 전송될 수 있다. 상기 제 1 반도체 칩(1200-1)은 상기 제 2 패드(P2-1)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로서 수신할 수 있고, 상기 캘리브레이션 회로(1220-1)는 상기 시작 입력 신호(ZQS_I)에 기초하여 상기 캘리브레이션 동작을 시작할 수 있다.
상기 제 1 반도체 칩(1200-1)의 캘리브레이션 회로(1220-1)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1220-1)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 1 패드(P1-1)를 통해 상기 제 3 반도체 칩(1200-3)의 제 3 패드(P3-1)로 전송될 수 있다. 상기 제 3 반도체 칩(1200-3)은 상기 제 3 패드(P3-1)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있고, 상기 제 3 반도체 칩(1200-3)의 상기 캘리브레이션 회로(1220-3)는 상기 종료 입력 신호(ZQE_I)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1220-3)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1220-3)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 2 패드(P2-3)를 통해 상기 제 4 반도체 칩(1200-4)의 제 3 패드(P3-4)로 전송될 수 있다. 상기 제 4 반도체 칩(1200-4)은 상기 제 3 패드(P3-4)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있고, 상기 제 4 반도체 칩(1200-4)의 상기 캘리브레이션 회로(1220-4)는 상기 종료 입력 신호(ZQE_I)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1220-4)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1220-4)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 2 패드(P2-4)를 통해 상기 제 2 반도체 칩(1200-2)의 제 3 패드(P3-2)로 전송될 수 있다. 상기 제 2 반도체 칩(1200-2)은 상기 제 3 패드(P3-2)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있고, 상기 제 2 반도체 칩(1200-2)의 상기 캘리브레이션 회로(1220-2)는 상기 종료 입력 신호(ZQE_I)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1220-2)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1220-2)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 2 패드(P2-2)를 통해 상기 제 1 반도체 칩(1200-1)의 제 3 패드(P3-1)로 전송될 수 있다. 상기 제 1 반도체 칩(1200-1)은 상기 제 3 패드(P3-1)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로 수신할 수 있다. 상기 제 1 반도체 칩(1200-1)의 캘리브레이션 회로(1220-1)는 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 반도체 장치(1600)의 캘리브레이션 동작을 종료할 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 장치(1700)의 구성을 보여주는 도면이다. 도 17을 참조하면, 상기 반도체 장치(1700)는 제 1 반도체 칩(1710), 제 2 반도체 칩(1720), 제 3 반도체 칩(1730) 및 제 4 반도체 칩(1740)을 포함할 수 있다. 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 동일한 기능을 수행할 수 있도록 동일한 구조를 가질 수 있다. 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 단일 반도체 장치를 구성하고, 하나의 패키지로 패키징될 수 있다. 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 기판(도시하지 않음.) 상에 장착될 수 있고, 기판의 구조에 맞춰 정해진 위치에 배치될 수 있다. 상기 제 2 반도체 칩(1720)은 상기 제 1 반도체 칩(1710)과 나란히 배치될 수 있다. 상기 제 3 반도체 칩(1730)은 상기 제 1 반도체 칩(1710)에 대해 180도 회전되어 상기 제 1 반도체 칩(1710)과 마주하도록 배치될 수 있다. 상기 제 4 반도체 칩(1740)은 상기 제 2 반도체 칩(1720)에 대해 180도 회전되어 상기 제 2 반도체 칩(1720)과 마주하도록 배치될 수 있다. 상기 제 1 반도체 칩 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 각각 제 1 패드(ZQ1, P11, P21, P31, P41), 제 2 패드(ZQ2, P12, P22, P32, P42), 제 3 패드(ZQ3, P13, P23, P33, P43) 및 제 4 패드(ZQ4, P14, P24, P34, P44)를 포함할 수 있다. 상기 제 3 반도체 칩(1730)은 제 1 반도체 칩(1710)에 대해 180도 회전되고 상기 제 1 반도체 칩(1710)과 마주하도록 배치되므로, 상기 제 1 반도체 칩(1710)의 제 1 패드(P11), 제 2 패드(P12), 제 3 패드(P13) 및 제 4 패드(P14)는 상기 제 3 반도체 칩(1730)의 제 4 패드(P34), 제 3 패드(P33), 제 2 패드(P32) 및 제 1 패드(P31)와 순차적으로 마주할 수 있다. 상기 제 4 반도체 칩(1740)은 제 2 반도체 칩(1720)에 대해 180도 회전되고 상기 제 2 반도체 칩(1720)과 마주하도록 배치되므로, 상기 제 2 반도체 칩(1720)의 제 1 패드(P21), 제 2 패드(P22), 제 3 패드(P32) 및 제 4 패드(P42)는 상기 제 4 반도체 칩(1740)의 제 4 패드(P44), 제 3 패드(P43), 제 2 패드(P42) 및 제 1 패드(P41)와 순차적으로 마주할 수 있다.
상기 제 1 반도체 칩(1710)의 제 1 패드(P11)는 상기 제 3 반도체 칩(1730)의 제 4 패드(P34)와 연결될 수 있다. 상기 제 1 반도체 칩(1710)의 제 2 패드(P12)는 상기 제 2 반도체 칩(1720)의 제 3 패드(P23)와 연결될 수 있다. 상기 제 1 반도체 칩(1710)의 제 3 패드(P13)는 상기 제 3 반도체 칩(1730)의 제 2 패드(P32)와 연결될 수 있다. 상기 제 1 반도체 칩(1710)의 제 4 패드(P14)는 상기 제 2 반도체 칩(1720)의 제 1 패드(P21)와 연결될 수 있다. 상기 제 2 반도체 칩(1720)의 제 2 패드(P22)는 상기 제 4 반도체 칩(1740)의 제 1 패드(P41)와 연결될 수 있다. 상기 제 2 반도체 칩(1720)의 제 4 패드(P24)는 상기 제 4 반도체 칩(1740)의 제 3 패드(P43)와 연결될 수 있다. 상기 제 3 반도체 칩(1730)의 제 1 패드(P31)는 상기 제 4 반도체 칩(1740)의 제 2 패드(P42)와 연결될 수 있다. 상기 제 3 반도체 칩(1730)의 제 3 패드(P33)는 상기 제 4 반도체 칩(1740)의 제 4 패드(P44)와 연결될 수 있다.
상기 반도체 장치(1700)는 독립적인 4개의 채널로 동작할 수 있다. 상기 제 1 반도체 칩(1710)은 제 1 채널을 구성하고, 제 1 커맨드 신호(CMD1)를 수신할 수 있다. 상기 제 2 반도체 칩(1720)은 제 2 채널을 구성하고, 제 2 커맨드 신호(CMD2)를 수신할 수 있다. 상기 제 3 반도체 칩(1730)은 제 3 채널을 구성하고, 제 3 커맨드 신호(CMD3)를 수신할 수 있다. 상기 제 4 반도체 칩(1740)은 제 4 채널을 구성하고, 제 4 커맨드 신호(CMD4)를 수신할 수 있다. 예를 들어, 상기 반도체 장치(1700)와 연결되는 외부 장치와의 관계에서, 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740))은 X16으로 동작하는 4개의 독립적인 칩으로서 기능할 수 있다. 상기 상기 제 1 반도체 칩(1710)은 상기 반도체 장치(1700)의 마스터 칩으로 기능할 수 있고, 상기 제 2 내지 제 4 반도체 칩(1720, 1730, 1740)은 상기 반도체 장치(1700)의 슬레이브 칩으로 기능할 수 있다. 상기 반도체 장치(1700)와 연결되어 상기 반도체 장치(1700)와 통신하는 외부 장치 사이에는 상기 제 1 반도체 칩(1710)이 마스터 칩으로서 규정되어 있을 수 있다.
상기 제 1 반도체 칩(1710)은 제 1 칩 스와핑 회로(1711)를 포함하고, 상기 제 2 반도체 칩(1720)은 제 2 칩 스와핑 회로(1721)를 포함하며, 상기 제 3 반도체 칩(1730)은 제 3 칩 스와핑 회로(1731)를 포함하고, 상기 제 4 반도체 칩(1740)은 제 4 칩 스와핑 회로(1741)를 포함할 수 있다. 상기 제 1 칩 스와핑 회로(1711)는 상기 제 1 반도체 칩(1710)의 마스터 정보(OPT1) 및 스와핑 정보(SWAP)에 기초하여 상기 제 1 내지 제 4 패드(P11, P12, P13, P14)를 상기 제 1 반도체 칩(1710)의 신호 경로와 연결할 수 있다. 상기 제 1 반도체 칩(1710)의 마스터 정보(OPT1)는 제 1 칩 마스터 정보로 언급될 수 있다. 상기 제 2 칩 스와핑 회로(1721)는 상기 제 2 반도체 칩(1720)의 마스터 정보(OPT2) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 내지 제 4 패드(P21, P22, P23, P24)를 상기 제 2 반도체 칩(1720)의 신호 경로와 연결할 수 있다. 상기 제 2 반도체 칩(1720)의 마스터 정보(OPT2)는 제 2 칩 마스터 정보로 언급될 수 있다. 상기 제 3 칩 스와핑 회로(1731)는 상기 제 3 반도체 칩(1730)의 마스터 정보(OPT3) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 내지 제 4 패드(P31, P32, P33, P34)를 상기 제 3 반도체 칩(1730)의 신호 경로와 연결할 수 있다. 상기 제 3 반도체 칩(1730)의 마스터 정보(OPT3)는 제 3 칩 마스터 정보로 언급될 수 있다. 상기 제 4 칩 스와핑 회로(1741)는 상기 제 4 반도체 칩(1740)의 마스터 정보(OPT4) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 내지 제 4 패드(P41, P42, P43, P44)를 상기 제 4 반도체 칩(1740)의 신호 경로와 연결할 수 있다. 상기 제 4 반도체 칩(1740)의 마스터 정보(OPT4)는 제 4 칩 마스터 정보로 언급될 수 있다.
상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 서로 신호를 전송 및 수신할 수 있다. 상기 제 1 반도체 칩(1710)은 제 1 내부 신호(IS11)를 상기 제 1 패드(P11)를 통해 상기 제 3 반도체 칩(1730)으로 전송할 수 있다. 상기 제 1 반도체 칩(1710)은 상기 제 2 반도체 칩(1720)으로부터 제 1 외부 신호(OS11)를 상기 제 2 패드(P12)를 통해 수신할 수 있다. 상기 제 1 반도체 칩(1710)은 제 2 내부 신호(IS12)를 상기 제 3 패드(P13)를 통해 상기 제 3 반도체 칩(1730)으로 전송할 수 있다. 상기 제 1 반도체 칩(1710)은 상기 제 2 반도체 칩(1720)으로부터 제 2 외부 신호(OS12)를 상기 제 4 패드(P14)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(1720)은 제 2 내부 신호(IS22)를 상기 제 1 패드(P21)를 통해 상기 제 1 반도체 칩(1710)으로 전송할 수 있다. 상기 제 2 반도체 칩(1720)은 상기 제 4 반도체 칩(1740)으로부터 제 2 외부 신호(OS22)를 상기 제 2 패드(P22)를 통해 수신할 수 있다. 상기 제 2 반도체 칩(1720)은 제 1 내부 신호(IS21)를 상기 제 3 패드(P23)를 통해 상기 제 1 반도체 칩(1710)으로 전송할 수 있다. 상기 제 2 반도체 칩(1720)은 상기 제 4 반도체 칩(1740)으로부터 상기 제 1 외부 신호(OS11)를 상기 제 4 패드(P24)를 통해 수신할 수 있다. 상기 제 3 반도체 칩(1730)은 상기 제 1 패드(P31)를 통해 제 2 외부 신호(OS22)를 상기 제 4 반도체 칩(1740)으로 전송할 수 있다. 상기 제 3 반도체 칩(1730)은 상기 제 1 반도체 칩(1710)으로부터 제 2 외부 신호(OS32)를 제 2 패드(P32)를 통해 수신할 수 있다. 상기 제 3 반도체 칩(1730)은 제 1 내부 신호(IS31)를 상기 제 3 패드(P33)를 통해 상기 제 4 반도체 칩(1740)으로 전송할 수 있다. 상기 제 3 반도체 칩(1730)은 상기 제 1 반도체 칩(1710)으로부터 상기 제 1 외부 신호(OS31)를 상기 제 4 패드(P34)를 통해 수신할 수 있다. 상기 제 4 반도체 칩(1740)은 제 2 내부 신호(IS42)를 제 1 패드(P41)를 통해 상기 제 2 반도체 칩(1720)으로 전송할 수 있다. 상기 제 4 반도체 칩(1740)은 상기 제 3 반도체 칩(1730)으로부터 제 2 외부 신호(OS42)를 제 2 패드(P42)를 통해 수신할 수 있다. 상기 제 4 반도체 칩(1740)은 상기 제 1 내부 신호(IS41)를 상기 제 3 패드(P43)를 통해 상기 제 2 반도체 칩(1720)으로 전송할 수 있다. 상기 제 4 반도체 칩(1740)은 상기 제 3 반도체 칩(1730)으로부터 상기 제 1 외부 신호(OS41)를 상기 제 4 패드(P44)를 통해 수신할 수 있다.
상기 제 1 칩 스와핑 회로(1711)는 상기 제 1 칩 마스터 정보(OPT1) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 제 1 내부 신호(IS11)가 출력되는 경로를 상기 제 1 패드(P11)와 연결하고, 상기 제 1 외부 신호(OS11)가 수신되는 경로를 상기 제 2 패드(P12)와 연결할 수 있다. 상기 제 1 칩 스와핑 회로(1711)는 상기 제 2 내부 신호(IS12)가 출력되는 경로를 상기 제 3 패드(P13)와 연결하고, 제 2 외부 신호(OS12)가 수신되는 경로를 상기 제 4 패드(P14)와 연결할 수 있다. 상기 제 2 칩 스와핑 회로(1721)는 상기 제 2 칩 마스터 정보(OPT2) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 제 2 내부 신호(IS22)가 출력되는 경로를 상기 제 1 패드(P21)와 연결하고, 상기 제 2 외부 신호(OS22)가 수신되는 경로를 상기 제 2 패드(P22)와 연결할 수 있다. 상기 제 2 칩 스와핑 회로(1721)는 상기 제 1 내부 신호(IS21)가 출력되는 경로를 상기 제 3 패드(P23)와 연결하고, 상기 제 1 외부 신호(OS21)가 수신되는 경로를 상기 제 4 패드(P24)와 연결할 수 있다. 상기 제 3 칩 스와핑 회로(1731)는 상기 제 3 칩 마스터 정보(OPT3) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 제 2 내부 신호(IS32)가 출력되는 경로를 상기 제 1 패드(P31)와 연결하고, 상기 제 2 외부 신호(OS32)가 수신되는 경로를 상기 제 2 패드(P32)와 연결할 수 있다. 상기 제 3 칩 스와핑 회로(1731)는 상기 제 1 내부 신호(IS31)가 출력되는 경로를 상기 제 3 패드(P33)와 연결하고, 상기 제 1 외부 신호(OS31)가 수신되는 경로를 상기 제 4 패드(P34)와 연결할 수 있다. 상기 제 4 칩 스와핑 회로(1741)는 상기 제 4 칩 마스터 정보(OPT4) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 제 2 내부 신호(IS42)가 출력되는 경로를 상기 제 1 패드(P41)와 연결하고, 상기 제 2 외부 신호(OS42)가 수신되는 경로를 상기 제 2 패드(P42)와 연결할 수 있다. 상기 제 4 칩 스와핑 회로(1741)는 상기 제 1 내부 신호(IS41)가 출력되는 경로를 상기 제 3 패드(P43)와 연결하고, 상기 제 1 외부 신호(OS41)가 수신되는 경로를 상기 제 4 패드(P44)와 연결할 수 있다.
상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 각각 제 5 패드(OPT, P15, P25, P35, P45) 및 제 6 패드(SWP, P16, P26, P36, P46)를 포함할 수 있다. 상기 제 1 반도체 칩(1710)의 상기 제 5 패드(P15)는 상기 제 1 칩 마스터 정보(OPT1)를 수신할 수 있다. 상기 제 5 패드(P15)는 제 1 로직 레벨로 판단되는 전압 레벨을 갖는 제 1 전원전압을 수신할 수 있다. 상기 제 5 패드(P15)는 접지전압(VSS) 단자와 와이어 본딩될 수 있다. 상기 제 1 반도체 칩(1710)의 제 6 패드(P16)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 반도체 장치(1700)가 스와핑 모드로 동작하기 위해 상기 제 6 패드(1710)는 제 2 로직 레벨로 판단되는 전압 레벨을 갖는 제 2 전원전압을 수신할 수 있다. 상기 제 6 패드(P16)는 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(1720)의 상기 제 5 패드(P25)는 상기 제 2 칩 마스터 정보(OPT2)를 수신할 수 있다. 상기 제 5 패드(P25)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 5 패드(P25)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 2 반도체 칩(1720)의 제 6 패드(P26)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 6 패드(P26)는 상기 제 2 전원전압을 수신할 수 있고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 3 반도체 칩(1730)의 상기 제 5 패드(P35)는 상기 제 3 칩 마스터 정보(OPT3)를 수신할 수 있다. 상기 제 3 패드(P35)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 5 패드(P35)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 3 반도체 칩(1730)의 제 6 패드(P36)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 6 패드(P36)는 상기 제 2 전원전압을 수신할 수 있고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 4 반도체 칩(1740)의 상기 제 5 패드(P45)는 상기 제 4 칩 마스터 정보(OPT4)를 수신할 수 있다. 상기 제 5 패드(P45)는 상기 제 2 전원전압을 수신할 수 있다. 상기 제 5 패드(P45)는 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다. 상기 제 4 반도체 칩(1740)의 제 6 패드(P46)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 6 패드(P46)는 상기 제 2 전원전압을 수신할 수 있고, 상기 동작 전원전압(VDD)이 공급되는 단자와 와이어 본딩될 수 있다.
상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 각각 저항 패드(ZQ)를 포함할 수 있다. 상기 제 1 반도체 칩(1710)은 상기 저항 패드(ZQ)를 통해 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 제 2 반도체 칩(1720)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 제 3 반도체 칩(1730)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 제 4 반도체 칩(1740)은 상기 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결될 수 있다. 상기 반도체 장치(1700)는 1개의 외부 기준 저항(RZQ)만을 구비할 수 있고, 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)은 각각 상기 저항 패드(ZQ)를 통해 상기 1개의 외부 기준 저항(RZQ)과 공통 연결될 수 있다. 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)의 제 1 내부 신호(IS11, IS21, IS31, IS41) 및 제 1 외부 신호(OS11, OS21, OS31, OS41)는 각각 종료 신호일 수 있다. 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)의 제 2 내부 신호(IS12, IS22, IS32, IS42) 및 제 2 외부 신호(OS12, OS22, OS32, OS42)는 각각 시작 신호일 수 있다. 상기 종료 신호 및 상기 시작 신호는 1개의 외부 기준 저항(RZQ)을 공유하는 상기 제 1 내지 제 4 반도체 칩(1710, 1720, 1730, 1740)이 순차적으로 캘리브레이션 동작을 수행하도록 제어하는 신호들일 수 있다.
도 18은 본 발명의 실시예에 따른 반도체 회로(1800)의 구성을 보여주는 도면이다. 상기 반도체 회로(1800)는 도 16에 도시된 반도체 칩들로 각각 적용될 수 있다. 도 18을 참조하면, 상기 반도체 회로(1800)는 제 1 패드(P1), 제 2 패드(P2), 제 3 패드(P3), 제 4 패드(P4), 스와핑 회로(1810) 및 내부 회로(1820)를 포함할 수 있다. 상기 제 1 패드(P1), 상기 제 2 패드(P2), 상기 제 3 패드(P3) 및 상기 제 4 패드(P4)는 각각 다른 반도체 회로 및/또는 회로들의 패드들과 연결될 수 있다. 상기 스와핑 회로(1810)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 제 1 내부 신호가 출력되는 경로 및 제 2 내부 신호가 출력되는 경로 중 하나를 상기 제 1 패드(P1)와 연결시킬 수 있다. 상기 스와핑 회로(1810)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 외부 신호가 수신되는 경로와 상기 제 2 외부 신호가 수신되는 경로 중 하나를 상기 제 2 패드(P2)와 연결시킬 수 있다. 상기 스와핑 회로(1810)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 내부 신호가 출력되는 경로 및 상기 제 2 내부 신호가 출력되는 경로 중 하나를 상기 제 3 패드(P3)와 연결시킬 수 있다. 상기 스와핑 회로(1810)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 외부 신호가 수신되는 경로 및 상기 제 2 외부 신호가 수신되는 경로 중 하나를 상기 제 4 패드(P4)와 연결시킬 수 있다. 상기 스와핑 회로(1810)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 수신된 제 2 외부 신호를 제 1 패드(P1)를 통해 출력할 수 있다.
상기 내부 회로(1820)는 상기 반도체 회로(1800)의 캘리브레이션 동작을 수행하기 위한 캘리브레이션 회로일 수 있다. 상기 캘리브레이션 회로(1820)는 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고, 상기 제 1 내부 신호 및 제 2 내부 신호를 생성할 수 있다. 상기 캘리브레이션 회로(1820)는 종료 출력 신호(ZQE_O) 및 시작 출력 신호(ZQS_O)를 생성하고, 종료 입력 신호(ZQE_I) 및 시작 입력 신호(ZQS_I)를 수신할 수 있다. 상기 종료 출력 신호(ZQE_O)는 상기 제 1 내부 신호일 수 있고, 상기 시작 출력 신호(ZQS_O)는 상기 제 2 내부 신호일 수 있다. 상기 종료 입력 신호(ZQE_I)는 상기 제 1 외부 신호일 수 있고, 상기 시작 입력 신호(ZQS_I)는 상기 제 2 외부 신호일 수 있다. 상기 캘리브레이션 회로(1820)는 제 1 출력 단자(TX_E)로 상기 종료 출력 신호(ZQE_O)를 출력하고, 제 2 출력 단자(TX_S)로 상기 시작 출력 신호(ZQS_O)를 출력할 수 있다. 상기 캘리브레이션 회로(320)는 제 1 입력 단자(RX_E)로 상기 종료 입력 신호(ZQE_I)를 수신하고, 제 2 입력 단자(RX_S)로 상기 시작 입력 신호(ZQS_I)를 수신할 수 있다.
상기 스와핑 회로(1810)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여, 상기 종료 출력 신호(ZQE_O)가 출력되는 경로를 상기 제 1 패드(P1) 및 상기 제 3 패드(P3) 중 하나와 연결하고, 상기 종료 입력 신호(ZQE_I)가 수신되는 경로를 상기 제 2 패드(P2) 및 상기 제 4 패드(P4) 중 하나와 연결하며, 상기 시작 출력 신호(ZQS_O)가 출력되는 경로를 상기 제 1 패드(P1) 및 상기 제 3 패드(P3) 중 하나와 연결하고, 상기 시작 입력 신호(ZQS_I)가 수신되는 경로를 상기 제 2 패드(P2) 및 상기 제 4 패드(P4) 중 하나와 연결할 수 있다. 또한, 상기 스와핑 회로(1810)는 수신된 시작 입력 신호(ZQS_I)를 상기 제 1 패드(P1)를 통해 선택적으로 출력할 수 있다.
상기 반도체 회로(1800)가 마스터 칩으로 기능할 때 상기 캘리브레이션 회로(1820)는 상기 시작 입력 신호(ZQS_I)에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1820)는 상기 캘리브레이션 동작이 완료되면 상기 종료 출력 신호(ZQE_O)를 생성할 수 있다. 상기 반도체 회로(1800)가 마스터 칩으로 기능할 때 상기 캘리브레이션 회로(1820)는 상기 종료 입력 신호(ZQE_I)를 수신하면 상기 반도체 회로(1800) 및 다른 반도체 회로의 모든 캘리브레이션 동작이 종료되었음을 판단할 수 있다. 상기 반도체 회로(1800)가 슬레이브 칩으로 기능할 때 상기 캘리브레이션 회로(1820)는 상기 종료 입력 신호(ZQE_I)를 수신하면 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1820)는 캘리브레이션 커맨드 신호(ZQS_CMD) 및 마스크 신호(MASK)를 더 수신할 수 있다. 상기 캘리브레이션 회로(1820)는 상기 캘리브레이션 커맨드 신호(ZQS_CMD), 상기 마스크 신호(MASK) 및 상기 시작 입력 신호(ZQS_I)에 기초하여 캘리브레이션 인에이블 신호를 생성할 수 있다. 상기 캘리브레이션 커맨드 신호(ZQS_CMD)는 상기 반도체 회로(1800)가 수신하는 커맨드 신호로부터 생성되는 신호일 수 있고, 상기 커맨드 신호가 상기 반도체 회로(1800)의 캘리브레이션 동작을 지시하는 커맨드 신호일 때, 제 2 로직 레벨로 인에이블되는 신호일 수 있다. 상기 캘리브레이션 회로(1820)는 상기 마스크 신호(MASK)가 제 1 로직 레벨일 때, 상기 캘리브레이션 커맨드 신호(ZQS_CMD) 및 상기 시작 입력 신호(ZQS_I) 중 적어도 하나에 기초해서 상기 캘리브레이션 인에이블 신호를 생성하고, 상기 캘리브레이션 인에이블 신호에 기초하여 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1820)는 상기 마스크 신호(MASK)가 제 2 로직 레벨일 때, 상기 캘리브레이션 커맨드 신호(ZQS_CMD)에 기초하여 상기 시작 출력 신호(ZQS_O)를 생성하고, 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 캘리브레이션 인에이블 신호를 생성할 수 있다. 상기 마스크 신호(MASK)는 도 3에 도시된 마스크 신호(MASK)와 동일할 수 있고, 도 5에 도시된 마스크 신호 생성 회로(450)로부터 생성될 수 있다.
상기 반도체 회로(1800)는 제 5 패드(OPT, P5) 및 제 6 패드(SWP, P6)를 더 포함할 수 있다. 상기 제 5 패드(P5)는 상기 마스터 정보(OPT)를 수신할 수 있다. 상기 제 5 패드(P5)는 상기 반도체 회로(1800)가 마스터 칩으로서 기능할 때 제 1 로직 레벨로 판단될 수 있는 전압 레벨을 갖는 제 1 전원전압(즉, 접지전압(VSS))을 수신할 수 있다. 상기 제 5 패드(P5)는 상기 반도체 회로(1800)가 슬레이브 칩으로서 기능할 때 제 2 로직 레벨로 판단될 수 있는 전압 레벨을 갖는 제 2 전원전압(즉, 동작 전원전압(VDD))을 수신할 수 있다. 상기 제 6 패드(P6)는 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 6 패드(P6)는 상기 반도체 회로(1800)가 스와핑 모드로 동작하는지 여부에 따라 서로 다른 전압 레벨을 갖는 신호를 수신할 수 있다. 상기 반도체 회로(1800)가 상기 스와핑 모드로 동작할 때 상기 제 6 패드(P6)는 상기 제 2 전원전압을 수신할 수 있다. 상기 반도체 회로(1800)가 스와핑 모드로 동작하지 않을 때 상기 제 6 패드(P6)는 상기 제 1 전원전압을 수신할 수 있다.
상기 스와핑 회로(1810)는 패드 선택 회로(1811), 전송 선택 회로(1812) 및 수신 선택 회로(1813)를 포함할 수 있다. 상기 패드 선택 회로(1811)는 제 1 전송 제어 신호(ZQ1_T)에 기초하여 제 1 노드(N1)를 상기 제 1 패드(P1)와 연결하고, 상기 제 1 노드(N1)를 통해 전송된 신호를 상기 제 1 패드(P1)로 출력할 수 있다. 상기 패드 선택 회로(1811)는 제 2 수신 제어 신호(ZQ2_R)에 기초하여 제 2 노드(N2)를 상기 제 2 패드(P2)와 연결하고, 상기 제 2 패드(P2)를 통해 수신된 신호를 상기 제 2 노드(N2)로 출력할 수 있다. 상기 패드 선택 회로(1811)는 제 3 전송 제어 신호(ZQ3_T)에 기초하여 제 3 노드(N3)를 상기 제 3 패드(P3)와 연결하고, 상기 제 3 노드(N3)를 통해 전송된 신호를 상기 제 3 패드(P3)로 출력할 수 있다. 상기 패드 선택 회로(1811)는 제 4 수신 제어 신호(ZQ4_R)에 기초하여 제 4 노드(N4)를 상기 제 4 패드(P4)와 연결하고, 상기 제 4 패드(P4)를 통해 수신된 신호를 상기 제 4 노드(N4)로 출력할 수 있다.
상기 패드 선택 회로(1811)는 제 1 드라이버(D11), 제 2 드라이버(D12), 제 3 드라이버(D13) 및 제 4 드라이버(D14)를 포함할 수 있다. 상기 제 1 드라이버(D11)는 상기 제 1 노드(N1)와 상기 제 1 패드(P1) 사이에 연결되고, 상기 제 1 전송 제어 신호(ZQ1_T)를 수신하며, 상기 제 1 전송 제어 신호(ZQ1_T)가 인에이블되었을 때 상기 제 1 노드(N1)를 통해 전송된 신호를 상기 제 1 패드(P1)로 출력할 수 있다. 상기 제 2 드라이버(D12)는 상기 제 2 패드(P2)와 상기 제 2 노드(N2) 사이에 연결되고, 상기 제 2 수신 제어 신호(ZQ2_R)를 수신하며, 상기 제 2 수신 제어 신호(ZQ2_R)가 인에이블되었을 때 상기 제 2 패드(P2)를 통해 수신된 신호를 상기 제 2 노드(N2)로 출력할 수 있다. 상기 제 3 드라이버(D13)는 상기 제 3 패드(P3)와 제 3 노드(N3) 사이에 연결되고, 상기 제 3 전송 제어 신호(ZQ3_T)를 수신하며, 상기 제 3 전송 제어 신호(ZQ3_T)가 인에이블되었을 때 상기 제 3 노드(N3)를 통해 전송된 신호를 상기 제 3 패드(P3)로 출력할 수 있다. 상기 제 4 드라이버(D14)는 상기 제 4 패드(P4)와 제 4 노드(N4) 사이에 연결되고, 상기 제 4 수신 제어 신호(ZQ4_R)를 수신하며, 상기 제 4 수신 제어 신호(ZQ4_R)가 인에이블되었을 때 상기 제 4 패드(P4)를 통해 수신된 신호를 상기 제 4 노드(N4)로 출력할 수 있다.
상기 전송 선택 회로(1812)는 스와핑 제어 신호(SW)에 기초하여 상기 종료 출력 신호(ZQE_O) 및 상기 시작 출력 신호(ZQS_O) 중 하나를 상기 제 1 노드(N1)로 출력하고, 상기 종료 출력 신호(ZQE_O) 및 상기 시작 출력 신호(ZQS_O) 중 다른 하나를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 전송 선택 회로(1812)는 상기 스와핑 제어 신호(SW)에 기초하여 상기 시작 입력 신호(ZQS_I)를 제 1 노드(N1)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 인에이블되었을 때, 상기 전송 선택 회로(1812)는 상기 종료 출력 신호(ZQE_O)를 상기 제 1 노드(N1)로 출력하고 상기 시작 출력 신호(ZQS_O)를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때, 상기 전송 선택 회로(1812)는 상기 종료 출력 신호(ZQE_O)를 상기 제 3 노드(N3)로 출력하고, 상기 시작 출력 신호(ZQS_O)를 상기 제 1 노드(N1)로 출력하며, 상기 시작 입력 신호(ZQS_I)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 전송 선택 회로(1812)는 제 1 드라이버(D21), 제 2 드라이버(D22), 제 3 드라이버(D23), 제 4 드라이버(D24) 및 제 5 드라이버(D25)를 포함할 수 있다. 상기 제 1 드라이버(D21)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 시작 출력 신호(ZQS_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 제 2 드라이버(D22)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 종료 출력 신호(ZQE_O)를 상기 제 1 노드(N1)로 출력할 수 있다. 상기 제 3 드라이버(D23)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 종료 출력 신호(ZQE_O)를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 제 4 드라이버(D24)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 시작 출력 신호(ZQS_O)를 상기 제 3 노드(N3)로 출력할 수 있다. 상기 제 5 드라이버(D25)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 시작 입력 신호(ZQS_I)를 상기 제 1 노드(N1)로 출력할 수 있다.
상기 수신 선택 회로(1813)는 상기 스와핑 제어 신호(SW)에 기초하여 상기 제 2 및 제 4 노드(N2, N4) 중 하나로부터 상기 종료 입력 신호(ZQE_I)를 출력하고 상기 제 2 및 제 4 노드(N2, N4) 중 다른 하나로부터 상기 시작 입력 신호(ZQS_I)를 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 인에이블되었을 때, 상기 수신 선택 회로(1813)는 상기 제 2 노드(N2)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력하고, 상기 제 4 노드(N4)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때, 상기 수신 선택 회로(1813)는 상기 제 2 노드(N2)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력하고, 상기 제 4 노드(N4)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다. 상기 수신 선택 회로(1813)는 제 1 드라이버(D31), 제 2 드라이버(D32), 제 3 드라이버(D33) 및 제 4 드라이버(D34)를 포함할 수 있다. 상기 제 1 드라이버(D31)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 제 2 노드(N2)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 제 2 드라이버(D32)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 제 4 노드(N4)로부터 전송된 신호를 상기 시작 입력 신호(ZQS_I)로 출력할 수 있다. 상기 제 3 드라이버(D33)는 상기 스와핑 제어 신호(SW)를 수신하고, 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 제 2 노드(N2)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다. 상기 제 4 드라이버(D34)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 제 4 노드(N4)로부터 전송된 신호를 상기 종료 입력 신호(ZQE_I)로 출력할 수 있다.
상기 반도체 회로(1800)는 스와핑 제어 회로(1830)를 더 포함할 수 있다. 상기 스와핑 제어 회로(1830)는 상기 마스터 정보(OPT) 및 상기 스와핑 정보(SWAP)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T), 상기 제 2 수신 제어 신호(ZQ2_R), 상기 제 3 전송 제어 신호(ZQ3_T), 상기 제 4 수신 제어 신호(ZQ4_R) 및 상기 스와핑 제어 신호(SW)를 생성할 수 있다. 상기 스와핑 제어 회로(1830)는 상기 마스크 신호(MASK)를 더 수신할 수 있다. 상기 마스크 신호(MASK)는 상기 스와핑 제어 신호(SWB)에 기초하여 상기 제 1 전송 제어 신호(ZQ1_T), 상기 제 2 수신 제어 신호(ZQ2_R), 상기 제 3 전송 제어 신호(ZQ3_T) 및 상기 제 4 수신 제어 신호(ZQ4_R)의 로직 레벨을 설정하는 신호로 사용될 수 있다.
도 19는 도 18에 도시된 스와핑 제어 회로(1830)의 구성을 보여주는 도면이다. 도 19를 참조하면, 상기 스와핑 제어 회로(1830)는 스와핑 제어 신호 생성 회로(1910), 제 1 전송 및 수신 제어 신호 생성 회로(1920) 및 제 2 전송 및 수신 제어 신호 생성 회로(1930)를 포함할 수 있다. 상기 스와핑 제어 신호 생성 회로(1910)는 상기 스와핑 정보(SWAP) 및 상기 마스터 정보(OPT)를 수신하고, 상기 스와핑 정보(SWAP) 및 상기 마스터 정보(OPT)에 기초하여 상기 스와핑 제어 신호(SW)를 생성할 수 있다. 상기 스와핑 제어 신호 생성 회로(1910)는 상기 마스터 정보(OPT)가 제 1 로직 레벨이고 상기 스와핑 정보(SWAP)가 제 2 로직 레벨일 때 상기 스와핑 제어 신호(SW)를 인에이블시키고 상기 스와핑 제어 신호의 상보 신호(SWB)를 디스에이블시킬 수 있다. 상기 스와핑 제어 신호 생성 회로(1910)는 상기 마스터 정보(OPT)가 제 2 로직 레벨일 때 상기 스와핑 제어 신호(SW)를 디스에이블시키고 상기 스와핑 제어 신호의 상보 신호(SWB)를 인에이블시킬 수 있다. 상기 스와핑 제어 신호 생성 회로(1910)는 제 1 인버터(1911), 낸드 게이트(1912) 및 제 2 인버터(1913)를 포함할 수 있다. 상기 제 1 인버터(1911)는 상기 마스터 정보(OPT)를 수신하고, 상기 마스터 정보(OPT)를 반전시킬 수 있다. 상기 낸드 게이트(1912)는 상기 스와핑 정보(SWAP) 및 상기 제 1 인버터(1911)의 출력을 수신하고, 상기 스와핑 정보(SWAP) 및 상기 제 1 인버터(1911)의 출력에 대해 낸드 연산을 수행하여 상기 스와핑 제어 신호의 상보 신호(SWB)를 생성할 수 있다. 상기 제 2 인버터(1913)는 상기 스와핑 제어 신호의 상보 신호(SWB)를 수신하고, 상기 스와핑 제어 신호의 상보 신호(SWB)를 반전시켜 상기 스와핑 제어 신호(SW)를 생성할 수 있다.
제 1 전송 및 수신 제어 신호 생성 회로(1920)는 상기 마스크 신호(MASK), 상기 마스터 정보(OPT) 및 상기 스와핑 제어 신호(SW)를 수신하여 상기 제 1 전송 제어 신호(ZQ1_T) 및 상기 제 2 수신 제어 신호(ZQ2_R)를 생성할 수 있다. 상기 제 1 전송 및 수신 제어 신호 생성 회로(1920)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 마스크 신호(MASK)를 반전시켜 반전된 신호를 상기 제 1 전송 제어 신호(ZQ1_T)로 출력하고, 상기 제 1 전송 제어 신호(ZQ1_T)와 상기 마스터 정보(OPT)를 게이팅하여 상기 제 2 수신 제어 신호(ZQ2_R)를 생성할 수 있다. 상기 제 1 전송 및 수신 제어 신호 생성 회로(1920)는 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때 (상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때) 상기 마스터 정보(OPT)를 상기 제 1 전송 제어 신호(ZQ1_T)로 출력하고, 상기 제 1 전송 제어 신호(ZQ1_T)와 상기 마스터 정보(OPT)를 게이팅하여 상기 제 2 수신 제어 신호(ZQ2_R)를 생성할 수 있다. 상기 제 1 전송 및 수신 제어 신호 생성 회로(1920)는 제 1 인버터(1921), 제 2 인버터(1922), 제 3 인버터(1923) 및 낸드 게이트(1925)를 포함할 수 있다. 상기 제 1 인버터(1921)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 마스크 신호(MASK)를 반전시켜 반전된 신호를 제 1 노드(1926)로 출력할 수 있다. 상기 제 2 인버터(1922)는 상기 마스터 정보(OPT)를 반전시킬 수 있다. 상기 제 3 인버터(1923)는 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 제 2 인버터(1922)의 출력을 반전시켜 반전된 신호를 상기 제 1 노드(1926)로 출력할 수 있다. 상기 제 1 노드(1926)를 통해 상기 제 1 전송 제어 신호(ZQ1_T)가 생성될 수 있다. 상기 낸드 게이트(1925)는 상기 제 1 전송 제어 신호(ZQ1_T) 및 반전된 마스터 정보(OPTB)를 수신하고, 상기 제 1 전송 제어 신호(ZQ1_T) 및 상기 반전된 마스터 정보(OPTB)에 대해 낸드 연산을 수행하여 상기 제 1 수신 제어 신호(ZQ2_R)를 생성할 수 있다.
상기 제 2 전송 및 수신 제어 신호 생성 회로(1930)는 상기 마스크 신호(MASK), 상기 마스터 정보(OPT) 및 상기 스와핑 제어 신호(SW)를 수신하여 상기 제 3 전송 제어 신호(ZQ3_T) 및 상기 제 4 수신 제어 신호(ZQ4_R)를 생성할 수 있다. 상기 제 2 전송 및 수신 제어 신호 생성 회로(1930)는 상기 스와핑 제어 신호(SW)가 디스에이블되었을 때 (상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때) 상기 마스크 신호(MASK)를 상기 제 4 수신 제어 신호(ZQ4_R)로 출력하고, 상기 제 4 수신 제어 신호(ZQ4_R)와 반대되는 로직 레벨을 갖는 상기 제 3 전송 제어 신호(ZQ3_T)를 생성할 수 있다. 상기 제 2 전송 및 수신 제어 신호 생성 회로(1930)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 마스터 정보(OPT)를 상기 제 3 전송 제어 신호(ZQ3_T)로 출력하고, 상기 제 3 전송 제어 신호(ZQ3_T)와 반대되는 로직 레벨을 갖는 상기 제 4 수신 제어 신호(ZQ4_R)를 생성할 수 있다. 상기 제 2 전송 및 수신 제어 신호 생성 회로(1930)는 제 1 인버터(1931), 제 2 인버터(1932), 제 3 인버터(1933), 제 4 인버터(1934) 및 제 5 인버터(1935)를 포함할 수 있다. 상기 제 1 인버터(1931)는 상기 스와핑 제어 신호의 상보 신호(SWB)가 인에이블되었을 때 상기 마스크 신호(MASK)를 반전시켜 반전된 신호를 제 2 노드(1936)로 출력할 수 있다. 상기 제 2 인버터(1932)는 상기 마스터 정보(OPT)를 반전시킬 수 있다. 상기 제 3 인버터(1933)는 상기 스와핑 제어 신호(SW)가 인에이블되었을 때 상기 제 2 인버터(1932)의 출력을 반전시켜 반전된 신호를 상기 제 2 노드(1936)로 출력할 수 있다. 상기 제 4 인버터(1934)는 상기 제 2 노드(1936)를 통해 전송된 신호를 수신하고, 상기 제 2 노드(1936)를 통해 전송된 신호를 반전시켜 상기 제 4 수신 제어 신호(ZQ4_R)를 생성할 수 있다. 상기 제 5 인버터(1935)는 상기 제 4 수신 제어 신호(ZQ4_R)를 수신하고, 상기 제 4 수신 제어 신호(ZQ4_R)를 반전시켜 상기 제 3 전송 제어 신호(ZQ3_T)를 생성할 수 있다.
도 20은 스와핑 모드로 동작하는 4개의 반도체 칩을 포함하는 반도체 장치(2000)의 구성 및 연결관계를 보여주는 도면이다. 도 20을 참조하면, 상기 반도체 장치(2000)는 제 1 반도체 칩(1800-1), 제 2 반도체 칩(1800-2), 제 3 반도체 칩(1800-3) 및 제 4 반도체 칩(1800-4)을 포함할 수 있다. 도 18에 도시된 반도체 회로(1800)는 상기 제 1 내지 제 4 반도체 칩(1800-1, 1800-2, 1800-3, 1800-4)으로 각각 적용될 수 있다. 상기 제 1 반도체 칩(1800-1)은 마스터 칩으로서 기능할 수 있고, 상기 제 2 내지 제 4 반도체 칩(1800-2, 1800-3, 1800-4)은 슬레이브 칩으로서 기능할 수 있다. 상기 제 1 반도체 칩(1800-1)은 제 1 채널을 구성하여 제 1 커맨드 신호(CMD1)를 수신할 수 있고, 상기 제 2 반도체 칩(1800-2)은 제 2 채널을 구성하여 제 2 커맨드 신호(CMD2)를 수신할 수 있다. 상기 제 3 반도체 칩(1800-3)은 제 3 채널을 구성하여 제 3 커맨드 신호(CMD3)를 수신할 수 있고, 상기 제 4 반도체 칩(1800-4)은 제 4 채널을 구성하여 제 4 커맨드 신호(CMD4)를 수신할 수 있다.
상기 제 1 반도체 칩(1800-1)의 제 1 패드(P1-1)는 상기 제 3 반도체 칩(1800-1)의 제 4 패드(P4-3)와 연결되고, 상기 제 1 반도체 칩(1800-1)의 제 2 패드(P2-1)는 상기 제 2 반도체 칩(1800-2)의 제 3 패드(P3-2)와 연결되며, 상기 제 1 반도체 칩(1800-1)의 제 3 패드(P3-1)는 상기 제 3 반도체 칩(1800-3)의 제 2 패드(P2-3)와 연결되고, 상기 제 1 반도체 칩(1800-1)의 제 4 패드(P4-1)는 상기 제 2 반도체 칩(1800-2)의 제 1 패드(P1-2)와 연결될 수 있다. 상기 제 2 반도체 칩(1800-2)의 제 3 패드(P3-2)는 상기 제 4 반도체 칩(1800-4)의 제 1 패드(P1-4)와 연결되고, 상기 제 2 반도체 칩(1800-2)의 제 4 패드(P4-2)는 상기 제 4 반도체 칩(1800-4)의 제 3 패드(P3-4)와 연결될 수 있다. 상기 제 3 반도체 칩(1800-3)의 제 1 패드(P1-3)는 상기 제 4 반도체 칩(1800-4)의 제 2 패드(P2-4)와 연결되고, 상기 제 3 반도체 칩(1800-3)의 제 3 패드(P3-3)는 상기 제 4 반도체 칩(1800-4)의 제 4 패드(P4-4)와 연결될 수 있다.
상기 제 1 반도체 칩(1800-1)의 제 5 패드(P5-1)는 상기 제 1 칩 마스터 정보(OPT1)를 수신하고, 제 6 패드(P6-1)는 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 2 반도체 칩(1800-2)의 제 5 패드(P5-2)는 상기 제 2 칩 마스터 정보(OPT2)를 수신하고, 제 6 패드(P6-2)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 3 반도체 칩(1800-3)의 제 5 패드(P5-3)는 상기 제 3 칩 마스터 정보(OPT3)를 수신하고, 제 6 패드(P6-3)는 상기 스와핑 정보(SWAP)를 수신할 수 있다. 상기 제 4 반도체 칩(1800-4)의 제 5 패드(P5-4)는 상기 제 4 칩 마스터 정보(OPT4)를 수신하고, 제 6 패드(P6-4)는 상기 스와핑 정보(SWAP)를 수신할 수 있다.
상기 제 1 칩 마스터 정보(OPT1)는 로우 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1830-1)는 상기 스와핑 제어 신호(SW)를 하이 로직 레벨로 인에이블시킬 수 있다. 상기 제 2 수신 제어 신호(ZQ2_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖고, 상기 제 1 전송 제어 신호(ZQ_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다. 상기 제 4 수신 제어 신호(ZQ4_R)는 하이 로직 레벨로 인에이블될 수 있고, 상기 제 3 전송 제어 신호(ZQ3_T)는 로우 로직 레벨로 디스에이블될 수 있다.
상기 제 1 반도체 칩(1800-1)에서, 상기 제 1 패드(P1-1)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-1)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 2 패드(P2-1)와 연결되는 패드 선택 회로의 제 2 드라이버(D12-1)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 3 패드(P3-1)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-1)는 비활성화되고, 상기 제 4 패드(P4-1)와 연결되는 제 4 드라이버(D14-1)는 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-1)는 비활성화되고, 제 2 드라이버(D22-1)는 활성화되며, 제 3 드라이버(D23-1)는 활성화되고, 제 4 드라이버(S24-1)는 활성화되며, 상기 제 5 드라이버(D25-1)는 비활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-1)는 비활성화되고, 제 2 드라이버(D32-1)는 활성화되며, 제 3 드라이버(D33-1)는 활성화되고, 제 4 드라이버(D34-1)는 비활성화될 수 있다. 따라서, 상기 제 1 반도체 칩(1800-1)은 종료 출력 신호(ZQE_O)를 상기 제 1 패드(P1-1)를 통해 전송하고, 상기 제 2 패드(P2-1)를 통해 수신된 신호를 종료 입력 신호(ZQE_I)로 수신할 수 있다. 또한, 상기 제 4 패드(P4-1)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로 수신할 수 있다.
상기 제 2 칩 마스터 정보(OPT2)는 하이 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1830-2)는 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 마스터 정보(OPT2)의 로직 레벨에 따라 상기 제 1 전송 제어 신호(ZQ1_T)는 하이 로직 레벨로 인에이블되고 상기 제 2 수신 제어 신호(ZQ2_R)도 하이 로직 레벨로 인에이블될 수 있다. 상기 제 4 수신 제어 신호(ZQ4_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖고, 상기 제 3 전송 제어 신호(ZQ3_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 제 2 반도체 칩(1800-2)에서, 상기 제 1 패드(P1-2)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-2)는 활성화되고, 상기 제 2 패드(P2-2)와 연결되는 상기 패드 선택 회로의 제 2 드라이버(D12-2)도 활성화될 수 있다. 상기 제 3 패드(P3-2)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-2)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 4 패드(P4-2)와 연결되는 상기 패드 선택 회로의 제 4 드라이버(D14-2)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-2)는 활성화되고, 제 2 드라이버(D22-2)는 비활성화되며, 제 3 드라이버(D23-2)는 활성화되고, 제 4 드라이버(D24-2)는 비활성화되며, 제 5 드라이버(D25-2)는 활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-2)는 활성화되고, 제 2 드라이버(D32-2)는 비활성화되며, 제 3 드라이버(D33-2)는 비활성화되고, 제 4 드라이버(D34-2)는 활성화될 수 있다. 따라서, 상기 제 2 반도체 칩(1800-2)은 종료 출력 신호(ZQE_O)를 제 3 패드(P3-2)를 통해 전송하며, 상기 제 4 패드(P4-1)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로 수신할 수 있다. 상기 제 2 반도체 칩(1800-2)은 상기 제 2 패드(P2-2)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로 수신하고, 상기 시작 입력 신호(ZQS_I)를 상기 시작 출력 신호(ZQS_O)로서 상기 제 1 패드(P1-2)를 통해 출력할 수 있다.
상기 제 3 칩 마스터 정보(OPT3)는 하이 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1830-3)는 상기 스와핑 제어 신호(SWAP)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스터 정보(OPT3)에 따라 하이 로직 레벨로 인에이블되고 상기 제 2 수신 제어 신호(ZQ2_R)도 하이 로직 레벨로 인에이블될 수 있다. 상기 제 4 수신 제어 신호(ZQ4_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖고, 상기 제 3 전송 제어 신호(ZQ3_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 제 3 반도체 칩(1800-3)에서, 상기 제 1 패드(P1-3)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-3)는 활성화되고, 상기 제 2 패드(P2-3)와 연결되는 상기 패드 선택 회로의 제 2 드라이버(D12-3)도 활성화될 수 있다. 상기 제 3 패드(P3-3)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-3)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 4 패드(P4-3)와 연결되는 상기 패드 선택 회로의 제 4 드라이버(D14-3)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-3)는 활성화되고, 제 2 드라이버(D22-3)는 비활성화되며, 제 3 드라이버(D23-3)는 활성화되고, 제 4 드라이버(D24-3)는 비활성화되며, 제 5 드라이버(D25-3)는 활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-3)는 활성화되고, 제 2 드라이버(D32-3)는 비활성화되며, 제 3 드라이버(D33-3)는 비활성화되고, 제 4 드라이버(D34-3)는 활성화될 수 있다. 따라서, 상기 제 3 반도체 칩(1800-3)은 종료 출력 신호(ZQE_O)를 제 3 패드(P3-3)를 통해 전송하며, 상기 제 4 패드(P4-3)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로 수신할 수 있다. 상기 제 3 반도체 칩(1800-3)은 상기 제 2 패드(P2-3)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로 수신하고, 상기 시작 입력 신호(ZQS_I)를 상기 시작 출력 신호(ZQS_O)로서 상기 제 1 패드(P1-3)를 통해 출력할 수 있다.
상기 제 4 칩 마스터 정보(OPT4)는 하이 로직 레벨일 수 있고, 상기 스와핑 정보(SWAP)는 하이 로직 레벨일 수 있다. 따라서, 상기 스와핑 제어 회로(1830-4)는 상기 스와핑 제어 신호(SW)를 로우 로직 레벨로 디스에이블시킬 수 있다. 상기 제 1 전송 제어 신호(ZQ1_T)는 상기 마스터 정보(OPT3)에 따라 하이 로직 레벨로 인에이블되고 상기 제 2 수신 제어 신호(ZQ2_R)도 하이 로직 레벨로 인에이블될 수 있다. 상기 제 4 수신 제어 신호(ZQ4_R)는 상기 마스크 신호(MASK)의 로직 레벨에 대응하는 로직 레벨을 갖고, 상기 제 3 전송 제어 신호(ZQ3_T)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 대응하는 로직 레벨을 가질 수 있다.
상기 제 4 반도체 칩(1800-4)에서, 상기 제 1 패드(P1-4)와 연결되는 패드 선택 회로의 제 1 드라이버(D11-4)는 활성화되고, 상기 제 2 패드(P2-4)와 연결되는 상기 패드 선택 회로의 제 2 드라이버(D12-4)도 활성화될 수 있다. 상기 제 3 패드(P3-4)와 연결되는 상기 패드 선택 회로의 제 3 드라이버(D13-4)는 상기 마스크 신호(MASK)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 제 4 패드(P4-4)와 연결되는 상기 패드 선택 회로의 제 4 드라이버(D14-4)는 상기 마스크 신호의 상보 신호(MASKB)의 로직 레벨에 따라 선택적으로 활성화될 수 있다. 상기 전송 선택 회로의 제 1 드라이버(D21-4)는 활성화되고, 제 2 드라이버(D22-4)는 비활성화되며, 제 3 드라이버(D23-4)는 활성화되고, 제 4 드라이버(D24-4)는 비활성화되며, 제 5 드라이버(D25-4)는 활성화될 수 있다. 상기 수신 선택 회로의 제 1 드라이버(D31-4)는 활성화되고, 제 2 드라이버(D32-4)는 비활성화되며, 제 3 드라이버(D33-4)는 비활성화되고, 제 4 드라이버(D34-4)는 활성화될 수 있다. 따라서, 상기 제 4 반도체 칩(1800-4)은 종료 출력 신호(ZQE_O)를 제 3 패드(P3-3)를 통해 전송하며, 상기 제 4 패드(P4-3)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로 수신할 수 있다. 상기 제 4 반도체 칩(1800-4)은 상기 제 2 패드(P2-3)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로 수신하고, 상기 시작 입력 신호(ZQS_I)를 상기 시작 출력 신호(ZQS_O)로서 상기 제 1 패드(P1-4)를 통해 출력할 수 있다.
상기 제 1 반도체 칩(1800-1)에서, 상기 마스크 신호(MASK)의 초기 로직 레벨은 로우 로직 레벨일 수 있다. 상기 제 2 내지 제 4 반도체 칩(1800-2, 1800-3, 1800-4)에서, 상기 마스크 신호(MASK)의 초기 로직 레벨은 하이 로직 레벨일 수 있다. 제 1 반도체 칩(1800-1)이 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 제 1 반도체 칩(1800-1)의 캘리브레이션 회로(1820-1)는 상기 캘리브레이션 커맨드 신호(ZQS_CMD)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 시작할 수 있다. 만약, 상기 제 2 내지 제 4 반도체 칩(1800-2, 1800-3, 1800-4) 중 어느 하나가 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신한 반도체 칩의 캘리브레이션 회로는 상기 시작 출력 신호(ZQS_O)를 생성할 수 있고, 상기 시작 출력 신호(ZQS_O)는 상기 시작 입력 신호(ZQS_I)로서 순차적으로 상기 제 1 반도체 칩(1800-1)으로 전송될 수 있다. 예를 들어, 상기 제 3 반도체 칩(1800-3)이 상기 캘리브레이션 커맨드 신호(ZQS_CMD)를 수신하면, 상기 제 3 반도체 칩(1800-3)의 시작 출력 신호(ZQS_O)는 상기 제 1 패드(P3-1)를 통해 상기 제 4 반도체 칩(1800-4)의 제 2 패드(P2-4)로 전송될 수 있다. 상기 제 4 반도체 칩(1800-4)은 상기 제 2 패드(P4-2)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로 수신하고, 상기 시작 입력 신호(ZQS_I)는 상기 제 1 패드(P1-4)를 통해 상기 제 2 반도체 칩(1800-2)의 제 2 패드(P2-2)로 전송될 수 있다. 상기 제 2 반도체 칩(1800-2)은 상기 제 2 패드(P2-2)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로 수신하고, 상기 시작 입력 신호(ZQS_I)는 상기 제 1 패드(P2-1)를 통해 상기 제 1 반도체 칩(1800-1)의 제 4 패드(P4-1)로 전송될 수 있다. 상기 제 1 반도체 칩(1800-1)은 상기 제 4 패드(P4-1)를 통해 수신된 신호를 상기 시작 입력 신호(ZQS_I)로서 수신할 수 있고, 상기 캘리브레이션 회로(1820-1)는 상기 시작 입력 신호(ZQS_I)에 기초하여 상기 캘리브레이션 동작을 시작할 수 있다.
상기 제 1 반도체 칩(1800-1)의 캘리브레이션 회로(1820-1)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1820-1)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 1 패드(P1-1)를 통해 상기 제 3 반도체 칩(1800-3)의 제 4 패드(P4-3)로 전송될 수 있다. 상기 제 3 반도체 칩(1800-3)은 상기 제 4 패드(P4-3)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있고, 상기 제 3 반도체 칩(1800-3)의 상기 캘리브레이션 회로(1820-3)는 상기 종료 입력 신호(ZQE_I)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1820-3)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1820-3)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 3 패드(P3-3)를 통해 상기 제 4 반도체 칩(1800-4)의 제 4 패드(P4-4)로 전송될 수 있다. 상기 제 4 반도체 칩(1800-4)은 상기 제 4 패드(P4-4)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있고, 상기 제 4 반도체 칩(1800-4)의 상기 캘리브레이션 회로(1820-4)는 상기 종료 입력 신호(ZQE_I)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1820-4)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1820-4)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 3 패드(P3-4)를 통해 상기 제 2 반도체 칩(1800-2)의 제 4 패드(P4-2)로 전송될 수 있다. 상기 제 2 반도체 칩(1800-2)은 상기 제 4 패드(P4-2)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로서 수신할 수 있고, 상기 제 2 반도체 칩(1800-2)의 상기 캘리브레이션 회로(1820-2)는 상기 종료 입력 신호(ZQE_I)에 기초하여 저항 패드(ZQ)를 통해 상기 외부 기준 저항(RZQ)과 연결되어 캘리브레이션 동작을 수행할 수 있다. 상기 캘리브레이션 회로(1820-2)가 캘리브레이션 동작을 완료하면, 상기 캘리브레이션 회로(1820-2)는 상기 종료 출력 신호(ZQE_O)를 생성할 수 있고, 상기 종료 출력 신호(ZQE_O)는 상기 제 3 패드(P3-2)를 통해 상기 제 1 반도체 칩(1800-1)의 제 2 패드(P2-1)로 전송될 수 있다. 상기 제 1 반도체 칩(1800-1)은 상기 제 2 패드(P2-1)를 통해 수신된 신호를 상기 종료 입력 신호(ZQE_I)로 수신할 수 있다. 상기 제 1 반도체 칩(1800-1)의 캘리브레이션 회로(1820-1)는 상기 종료 입력 신호(ZQE_I)에 기초하여 상기 반도체 장치(2000)의 캘리브레이션 동작을 종료할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (51)

  1. 제 1 패드;
    제 2 패드;
    마스터 정보 및 스와핑 정보에 기초하여 제 1 내부 신호가 출력되는 경로와 상기 제 1 외부 신호가 수신되는 경로를 상기 제 1 및 제 2 패드 중 하나와 연결하고, 제 2 내부 신호가 전송되는 경로 및 제 2 외부 신호가 수신되는 경로 중 하나를 상기 제 1 및 제 2 패드 중 다른 하나와 연결하는 스와핑 회로; 및
    상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고 상기 제 1 내부 신호 및 상기 제 2 내부 신호를 생성하는 내부 회로를 포함하는 반도체 회로.
  2. 제 1 항에 있어서,
    상기 스와핑 회로는, 상기 마스터 정보가 제 1 로직 레벨이고 상기 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 1 내부 신호가 출력되는 경로와 상기 제 1 외부 신호가 수신되는 경로를 상기 제 1 패드와 연결하고, 상기 제 2 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결하는 반도체 회로.
  3. 제 2 항에 있어서,
    상기 스와핑 회로는, 상기 마스터 정보가 제 2 로직 레벨이고, 상기 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 1 내부 신호가 출력되고 상기 제 1 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결하고, 상기 제 2 내부 신호가 출력되는 경로를 상기 제 1 패드와 연결하는 반도체 회로.
  4. 제 1 항에 있어서,
    스와핑 회로는, 제 1 전송 제어 신호에 기초하여 제 1 노드를 통해 전송된 신호를 상기 제 1 패드를 통해 출력하고, 제 1 수신 제어 신호에 기초하여 상기 제 1 패드를 통해 수신된 신호를 제 2 노드로 출력하며, 제 2 전송 제어 신호에 기초하여 제 3 노드를 통해 전송된 신호를 상기 제 2 패드로 출력하고, 제 2 수신 제어 신호에 기초하여 상기 제 2 패드를 통해 수신된 신호를 제 4 노드로 출력하는 패드 선택 회로;
    스와핑 제어 신호에 기초하여 상기 제 1 내부 신호 및 상기 제 2 내부 신호 중 하나를 상기 제 1 노드로 출력하고, 상기 제 1 내부 신호 및 상기 제 2 내부 신호 중 다른 하나를 상기 제 3 노드로 출력하는 전송 선택 회로; 및
    상기 스와핑 제어 신호에 기초하여 상기 제 2 노드 및 제 4 노드 중 하나로부터 상기 제 1 외부 신호를 출력하고, 상기 제 2 노드 및 상기 제 4 노드 중 다른 하나로부터 상기 제 2 외부 신호를 출력하는 수신 선택 회로를 포함하는 반도체 회로.
  5. 제 4 항에 있어서,
    상기 마스터 정보 및 상기 스와핑 정보에 기초하여 상기 제 1 전송 제어 신호, 상기 제 2 전송 제어 신호, 상기 제 3 전송 제어 신호, 상기 제 4 전송 제어 신호 및 상기 스와핑 제어 신호를 생성하는 선택 제어 회로를 더 포함하는 반도체 회로.
  6. 제 1 항에 있어서,
    상기 마스터 정보를 수신하는 제 3 패드; 및
    상기 스와핑 정보를 수신하는 제 4 패드를 더 포함하는 반도체 회로.
  7. 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 칩 종료 출력 신호를 제 1 패드를 통해 출력하고 상기 제 1 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 수신하며 제 2 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 수신하는 제 1 반도체 칩; 및
    제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 칩 시작 출력 신호를 제 1 패드를 통해 출력하고 제 2 칩 종료 출력 신호를 제 2 패드를 통해 출력하며 상기 제 2 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 수신하는 2 반도체 칩을 포함하고,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 제 1 패드가 상기 제 1 반도체 칩의 제 2 패드와 마주하고 상기 제 2 반도체 칩의 제 2 패드가 상기 제 1 반도체 칩의 제 1 패드와 마주하도록 배치되며, 상기 제 2 반도체 칩의 제 1 패드는 상기 제 1 반도체 칩의 제 2 패드와 연결되고, 상기 제 2 반도체 칩의 제 2 패드는 상기 제 1 반도체 칩의 제 1 패드와 연결되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 칩의 제 1 패드는 상기 제 2 반도체 칩의 제 2 패드와 와이어 본딩되고, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 2 반도체 칩의 제 1 패드와 와이어 본딩되는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 1 및 제 2 반도체 칩은 각각 저항 패드를 더 포함하고, 상기 제 1 및 제 2 반도체 칩은 상기 저항 패드들을 통해 하나의 외부 기준 저항과 공통으로 연결되는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 반도체 칩은, 상기 제 1 반도체 칩의 저항 패드와 연결되고, 캘리브레이션 커맨드 신호 및 상기 제 1 반도체 칩의 시작 입력 신호 중 적어도 하나에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 1 칩 종료 출력 신호를 생성하고, 상기 제 1 칩 종료 입력 신호에 기초하여 반도체 장치의 캘리브레이션 동작을 종료시키는 캘리브레이션 회로; 및
    상기 제 1 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 1 반도체 칩의 제 1 패드를 통해 상기 제 1 칩 종료 출력 신호를 출력하고 상기 제 1 반도체 칩의 제 1 패드를 통해 수신된 신호를 상기 제 1 칩 종료 입력 신호로 제공하며 상기 제 1 반도체 칩의 상기 제 2 패드를 통해 수신된 신호를 상기 제 1 칩 시작 입력 신호로 제공하는 제 1 칩 스와핑 회로를 포함하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 제 1 반도체 칩은, 상기 제 1 칩 마스터 정보를 수신하는 제 3 패드; 및
    상기 스와핑 정보를 수신하는 제 4 패드를 더 포함하는 반도체 장치.
  12. 제 10 항에 있어서,
    상기 제 2 반도체 칩은, 상기 제 2 반도체 칩의 저항 패드와 연결되고, 상기 캘리브레이션 커맨드 신호에 기초하여 상기 제 2 칩 시작 출력 신호를 생성하고, 상기 제 2 칩 종료 입력 신호에 기초하여 상기 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 2 칩 종료 출력 신호를 생성하는 캘리브레이션 회로; 및
    상기 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 2 반도체 칩의 제 1 패드를 통해 상기 제 2 칩 시작 출력 신호를 출력하고 상기 제 2 반도체 칩의 상기 제 2 패드를 통해 상기 제 2 칩 종료 출력 신호를 출력하고 상기 제 2 반도체 칩의 상기 제 2 패드를 통해 수신된 신호를 상기 제 2 칩 종료 입력 신호로 제공하는 제 2 칩 스와핑 회로를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 2 반도체 칩은, 상기 제 2 칩 마스터 정보를 수신하는 제 3 패드; 및
    상기 스와핑 정보를 수신하는 제 4 패드를 더 포함하는 반도체 장치.
  14. 제 1 패드;
    제 2 패드;
    제 3 패드;
    마스터 정보, 스와핑 정보 및 모드 신호에 기초하여, 제 1 내부 신호가 출력되는 경로와 제 1 외부 신호가 수신되는 경로를 상기 제 1 패드와 연결시키거나 제 2 내부 신호가 출력되는 경로와 제 2 외부 신호가 수신되는 경로를 제 1 패드와 연결시키고, 상기 제 2 내부 신호가 출력되는 경로와 상기 제 2 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결시키거나 상기 제 1 내부 신호가 출력되는 경로와 상기 제 1 내부 신호가 수신되는 경로를 제 2 패드와 연결시키며, 상기 제 1 외부 신호가 수신되는 경로를 상기 제 3 패드와 연결시키는 스와핑 회로; 및
    상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고, 상기 제 1 내부 신호 및 상기 제 2 내부 신호를 생성하는 내부 회로를 포함하는 반도체 회로.
  15. 제 14 항에 있어서,
    상기 스와핑 회로는 상기 마스터 정보가 제 1 로직 레벨이고 상기 모드 신호가 제 1 로직 레벨이며 상기 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 1 내부 신호가 출력되는 경로와 상기 제 1 외부 신호가 수신되는 경로를 상기 제 1 패드와 연결하고, 상기 제 2 내부 신호가 출력되는 경로와 상기 제 2 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결하는 반도체 회로.
  16. 제 15 항에 있어서,
    상기 스와핑 회로는 상기 마스터 정보가 제 2 로직 레벨이고 상기 모드 신호가 제 1 로직 레벨이며 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 1 내부 신호가 출력되는 경로와 상기 제 1 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결하고, 상기 제 2 내부 신호가 출력되는 경로와 상기 제 2 외부 신호가 수신되는 경로를 상기 제 1 패드와 연결하는 반도체 회로.
  17. 제 14 항에 있어서,
    상기 스와핑 회로는 상기 마스터 정보가 제 1 로직 레벨이고 상기 모드 신호가 제 2 로직 레벨이며 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 1 내부 신호가 출력되는 경로를 상기 제 1 패드와 연결시키고, 상기 제 2 내부 신호가 출력되는 경로와 상기 제 2 외부 신호가 수신되는 경로를 제 2 패드와 연결시키며, 상기 제 1 외부 신호가 수신되는 경로를 제 3 패드와 연결시키는 반도체 회로.
  18. 제 17 항에 있어서,
    상기 스와핑 회로는 상기 마스터 정보가 제 2 로직 레벨이고 상기 모드 신호가 제 2 로직 레벨이며 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 2 내부 신호가 출력되는 경로와 상기 제 2 외부 신호가 수신되는 경로를 상기 제 1 패드와 연결시키고, 상기 제 1 내부 신호가 출력되는 경로를 상기 제 2 패드와 연결시키며, 상기 제 1 외부 신호가 수신되는 경로를 상기 제 3 패드와 연결시키는 반도체 회로.
  19. 제 14 항에 있어서,
    상기 스와핑 회로는, 제 1 전송 제어 신호에 기초하여 제 1 노드를 통해 전송된 신호를 상기 제 1 패드를 통해 출력하고, 제 1 수신 제어 신호에 기초하여 상기 제 1 패드를 통해 수신된 신호를 제 2 노드로 출력하며, 제 2 전송 제어 신호에 기초하여 제 3 노드를 통해 전송된 신호를 제 2 패드를 통해 출력하고, 제 2 수신 제어 신호에 기초하여 상기 제 2 패드를 통해 수신된 신호를 제 4 노드로 출력하며, 제 3 전송 제어 신호에 기초하여 전원 전압을 제 3 패드로 출력하고, 제 4 수신 제어 신호에 기초하여 제 3 패드를 통해 수신된 신호를 수신하는 패드 선택 회로;
    스와핑 제어 신호에 기초하여, 상기 제 1 내부 신호 및 상기 제 2 내부 신호 중 하나를 상기 제 1 노드로 출력하고, 상기 제 1 내부 신호 및 상기 제 2 내부 신호 중 다른 하나를 상기 제 3 노드로 출력하는 전송 선택 회로; 및
    모드 제어 신호에 기초하여 제 4 노드 및 상기 제 3 패드 중 하나를 통해 수신된 신호를 제 5 노드로 출력하고, 상기 스와핑 제어 신호에 기초하여 상기 제 2 노드 및 상기 제 4 노드 중 하나로부터 상기 제 2 외부 신호를 출력하고, 상기 스와핑 제어 신호 및 상기 모드 신호에 기초하여 상기 제 2 노드 및 상기 제 5 노드 중 하나로부터 상기 제 1 외부 신호를 출력하는 수신 선택 회로를 포함하는 반도체 회로.
  20. 제 19 항에 있어서,
    상기 마스터 정보, 상기 스와핑 정보 및 상기 모드 신호에 기초하여 상기 제 1 전송 제어 신호, 상기 제 2 전송 제어 신호, 상기 제 3 전송 제어 신호, 상기 제 1 수신 제어 신호, 상기 제 2 수신 제어 신호, 상기 제 3 수신 제어 신호 및 상기 스와핑 제어 신호를 생성하는 스와핑 제어 회로를 더 포함하는 반도체 회로.
  21. 제 14 항에 있어서,
    상기 마스터 정보를 수신하도록 제 1 전원전압이 공급되는 단자 및 제 2 전원전압이 공급되는 단자 중 하나와 연결되는 제 4 패드;
    상기 스와핑 정보를 수신하도록 상기 제 1 전원전압이 공급되는 단자 및 제 2 전원전압이 공급되는 단자 중 하나와 연결되는 제 5 패드; 및
    상기 모드 신호를 수신하도록 상기 제 1 전원전압이 공급되는 단자 및 제 2 전원전압이 공급되는 단자 중 하나와 연결되는 제 6 패드를 더 포함하는 반도체 회로.
  22. 제 14 항에 있어서,
    상기 마스터 정보를 수신하도록 다른 반도체 회로의 패드와 연결되는 제 4 패드;
    상기 스와핑 정보를 수신하도록 상기 제 1 전원전압이 공급되는 단자 및 상기 제 2 전원전압이 공급되는 단자 중 하나와 연결되는 제 5 패드; 및
    상기 모드 신호를 수신하도록 상기 제 1 전원전압이 공급되는 단자 및 상기 제 2 전원전압이 공급되는 단자 중 하나와 연결되는 제 6 패드를 포함하는 반도체 회로.
  23. 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 칩 종료 출력 신호를 제 1 패드를 통해 출력하고, 상기 제 1 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 제공하며, 상기 제 2 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 제공하는 제 1 반도체 칩; 및
    제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 칩 시작 출력 신호를 제 1 패드를 통해 출력하고, 제 2 칩 종료 출력 신호를 제 2 패드를 통해 출력하며, 상기 제 2 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 제공하는 제 2 반도체 칩을 포함하고,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩에 대해 180도 회전되어 배치되고, 상기 제 1 반도체 칩의 제 1 패드는 상기 제 2 반도체 칩의 제 2 패드와 연결되며, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 2 반도체 칩의 제 1 패드와 연결되는 반도체 장치.
  24. 제 23 항에 있어서,
    상기 제 1 반도체 칩의 제 1 패드는 상기 제 2 반도체 칩의 제 2 패드와 와이어 본딩되고, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 2 반도체 칩의 제 1 패드와 와이어 본딩되는 반도체 장치.
  25. 제 23 항에 있어서,
    상기 제 1 반도체 칩은, 제 3 패드;
    상기 제 1 칩 마스터 정보를 수신하는 제 4 패드;
    상기 스와핑 정보를 수신하는 제 5 패드를 더 포함하고,
    상기 제 2 반도체 칩은, 제 3 패드;
    상기 제 2 칩 마스터 정보를 수신하는 제 4 패드; 및
    상기 스와핑 정보를 수신하는 제 5 패드를 포함하는 반도체 장치.
  26. 제 25 항에 있어서,
    상기 제 1 반도체 칩은 모드 신호를 수신하는 제 6 패드를 더 포함하고, 상기 모드 신호가 디스에이블되었을 때 상기 제 3 패드를 통해 전원전압을 출력하는 반도체 장치.
  27. 제 26 항에 있어서,
    상기 제 2 반도체 칩은 상기 모드 신호를 수신하는 제 6 패드를 포함하고, 상기 모드 신호가 디스에이블되었을 때 상기 제 1 반도체 칩의 상기 제 3 패드로부터 출력되는 신호를 상기 제 2 칩 마스터 정보로서 상기 제 4 패드를 통해 수신하는 반도체 장치.
  28. 제 26 항에 있어서,
    상기 제 2 반도체 칩의 제 4 패드는 상기 제 1 반도체 칩의 제 3 패드와 와이어 본딩되고,
    상기 제 2 반도체 칩은 제 4 패드는 상기 제 1 반도체 칩의 제 3 패드로부터 출력된 신호를 상기 제 2 칩 마스터 정보로서 수신하는 반도체 장치.
  29. 제 23 항에 있어서,
    상기 제 1 및 제 2 반도체 칩은 각각 저항 패드를 더 포함하고, 상기 제 1 및 제 2 반도체 칩은 상기 저항 패드들을 통해 외부 기준 저항과 공통으로 연결되는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 제 1 반도체 칩은, 상기 제 1 반도체 칩의 저항 패드와 연결되고, 캘리브레이션 커맨드 및 상기 제 1 칩 시작 입력 신호 중 적어도 하나에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 1 칩 종료 출력 신호를 생성하고, 상기 제 1 칩 종료 입력 신호에 기초하여 반도체 장치의 캘리브레이션 동작을 종료시키는 캘리브레이션 회로; 및
    상기 제 1 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 1 반도체 칩의 제 1 패드를 통해 상기 제 1 칩 종료 출력 신호를 출력하고 상기 제 1 반도체 칩의 제 1 패드를 통해 수신된 신호를 상기 제 1 칩 종료 입력 신호로 제공하며 상기 제 1 반도체 칩의 제 2 패드를 통해 수신된 신호를 상기 제 1 칩 시작 입력 신호로 제공하는 제 1 칩 스와핑 회로를 포함하는 반도체 장치.
  31. 제 29 항에 있어서,
    상기 제 2 반도체 칩은, 상기 제 2 반도체 칩의 저항 패드와 연결되고, 상기 캘리브레이션 커맨드에 기초하여 상기 제 2 칩 시작 출력 신호를 생성하고, 상기 제 2 칩 종료 입력 신호에 기초하여 상기 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 2 칩 종료 출력 신호를 생성하는 캘리브레이션 회로; 및
    상기 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 2 반도체 칩의 제 1 패드를 통해 상기 제 2 칩 시작 출력 신호를 출력하고 상기 제 2 반도체 칩의 상기 제 2 칩 패드를 통해 제 2 칩 종료 출력 신호를 출력하고 상기 제 2 반도체 칩의 상기 제 2 패드를 통해 수신된 신호를 상기 제 2 칩 종료 입력 신호로 제공하는 제 2 칩 스와핑 회로를 포함하는 반도체 장치.
  32. 제 1 커맨드 신호를 수신하고, 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 패드를 통해 제 1 칩 종료 출력 신호를 출력하고 상기 제 2 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 제공하고, 제 3 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 제공하는 제 1 반도체 칩;
    상기 제 1 커맨드 신호를 수신하고, 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 패드를 통해 제 2 칩 종료 출력 신호를 출력하며 제 3 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 제공하는 제 2 반도체 칩;
    제 2 커맨드 신호를 수신하고, 제 3 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 1 패드를 통해 제 3 칩 시작 출력 신호를 출력하고 제 2 패드를 통해 제 3 칩 종료 출력 신호를 출력하고 제 3 패드를 통해 수신된 신호를 제 3 칩 종료 입력 신호로 제공하는 제 3 반도체 칩; 및
    상기 제 2 커맨드 신호를 수신하고, 제 4 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 패드를 통해 제 4 칩 종료 출력 신호를 출력하고 제 3 패드를 통해 수신된 신호를 제 4 칩 종료 입력 신호로 제공하는 제 4 반도체 칩을 포함하고,
    상기 제 1 반도체 칩의 제 1 패드, 제 2 패드 및 제 3 패드는 상기 제 3 반도체 칩의 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주하고, 상기 제 2 반도체 칩의 제 1 패드, 제 2 패드 및 제 3 패드는 상기 제 4 반도체 칩의 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주하며,
    상기 제 1 반도체 칩의 제 1 패드는 상기 제 3 반도체 칩의 제 3 패드와 연결되고, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 3 반도체 칩의 제 1 패드와 연결되며, 상기 제 1 반도체 칩의 제 3 패드는 상기 제 2 반도체 칩의 제 2 패드와 연결되고,
    상기 제 2 반도체 칩의 제 3 패드는 상기 제 4 반도체 칩의 제 2 패드와 연결되며,
    상기 제 3 반도체 칩의 제 2 패드는 상기 제 4 반도체 칩의 제 3 패드와 연결되는 반도체 장치.
  33. 제 32 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 칩 마스터 정보를 수신하는 제 4 패드와 상기 스와핑 정보를 수신하는 제 5 패드를 더 포함하고,
    상기 제 2 반도체 칩은 상기 제 2 칩 마스터 정보를 수신하는 제 4 패드와 상기 스와핑 정보를 수신하는 제 5 패드를 더 포함하며,
    상기 제 3 반도체 칩은 상기 제 3 칩 마스터 정보를 수신하는 제 4 패드와 상기 스와핑 정보를 수신하는 제 5 패드를 더 포함하고,
    상기 제 4 반도체 칩은 상기 제 4 칩 마스터 정보를 수신하는 제 4 패드와 상기 스와핑 정보를 수신하는 제 5 패드를 더 포함하는 반도체 장치.
  34. 제 32 항에 있어서,
    상기 제 1 내지 제 4 반도체 칩은 각각 저항 패드를 더 포함하고, 상기 제 1 내지 제 4 반도체 칩은 상기 저항 패드들을 통해 외부 기준 저항과 공통으로 연결되는 반도체 장치.
  35. 제 34 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 저항 패드와 연결되고, 상기 제 1 커맨드 신호 및 상기 제 1 칩 시작 입력 신호 중 적어도 하나에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 1 칩 종료 출력 신호를 생성하고, 상기 제 1 칩 종료 입력 신호에 기초하여 반도체 장치의 캘리브레이션 동작을 종료시키는 캘리브레이션 회로; 및
    상기 제 1 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 1 반도체 칩의 제 1 패드를 통해 상기 제 1 칩 종료 출력 신호를 출력하고 상기 제 1 반도체 칩의 제 2 패드를 통해 수신된 신호를 상기 제 1 칩 시작 입력 신호로 제공하며 상기 제 1 반도체 칩의 제 3 패드를 통해 수신된 신호를 상기 제 1 칩 종료 입력 신호로 제공하는 제 1 칩 스와핑 회로를 포함하는 반도체 장치.
  36. 제 35 항에 있어서,
    상기 제 3 반도체 칩은 상기 제 3 반도체 칩의 저항 패드와 연결되고, 상기 제 2 커맨드 신호에 기초하여 상기 제 3 칩 시작 출력 신호를 생성하고, 상기 제 3 칩 종료 입력 신호에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 3 칩 종료 출력 신호를 생성하는 캘리브레이션 회로; 및
    상기 제 3 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 3 반도체 칩의 제 1 패드를 통해 상기 제 3 칩 시작 출력 신호를 출력하고 상기 제 3 반도체 칩의 제 2 패드를 통해 상기 제 3 칩 종료 출력 신호를 출력하며 상기 제 3 반도체 칩의 제 3 패드를 통해 수신된 신호를 상기 제 3 칩 종료 입력 신호로 제공하는 제 3 칩 스와핑 회로를 포함하는 반도체 장치.
  37. 제 36 항에 있어서,
    상기 제 4 반도체 칩은 상기 제 4 반도체 칩의 저항 패드와 연결되고, 상기 제 4 칩 종료 입력 신호에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 4 칩 종료 출력 신호를 생성하는 캘리브레이션 회로; 및
    상기 제 4 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 4 반도체 칩의 제 2 패드를 통해 상기 제 4 칩 종료 출력 신호를 출력하고 상기 제 4 반도체 칩의 제 3 패드를 통해 수신된 신호를 상기 제 4 칩 종료 입력 신호로 제공하는 제 4 칩 스와핑 회로를 포함하는 반도체 장치.
  38. 제 37 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 저항 패드와 연결되고, 상기 제 2 칩 종료 입력 신호에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 2 칩 종료 출력 신호를 생성하는 캘리브레이션 회로; 및
    상기 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 2 반도체 칩의 제 2 패드를 통해 상기 제 2 칩 종료 출력 신호를 출력하고 상기 제 2 반도체 칩의 제 3 패드를 통해 수신된 신호를 상기 제 2 칩 종료 입력 신호로 제공하는 제 2 칩 스와핑 회로를 포함하는 반도체 장치.
  39. 제 1 패드;
    제 2 패드;
    제 3 패드;
    제 4 패드;
    마스터 정보 및 스와핑 정보에 기초하여, 제 1 내부 신호가 출력되는 경로와 제 2 내부 신호가 출력되는 경로 중 하나를 제 1 패드와 연결시키고, 제 1 외부 신호가 수신되는 경로와 제 2 외부 신호가 수신되는 경로 중 하나를 제 2 패드와 연결시키며, 상기 제 1 내부 신호가 출력되는 경로 및 상기 제 2 내부 신호가 출력되는 경로 중 다른 하나를 제 3 패드와 연결시키고, 상기 제 1 외부 신호가 수신되는 경로와 상기 제 2 외부 신호가 수신되는 경로 중 하나를 제 4 패드와 연결시키며, 수신된 제 2 외부 신호를 상기 제 1 패드를 통해 선택적으로 출력하는 스와핑 회로; 및
    상기 제 1 외부 신호 및 상기 제 2 외부 신호를 수신하고, 상기 제 1 내부 신호 및 상기 제 2 내부 신호를 생성하는 내부 회로를 포함하는 반도체 회로.
  40. 제 39 항에 있어서,
    상기 스와핑 회로는 상기 마스터 정보가 제 1 로직 레벨이고 상기 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 1 내부 신호가 출력되는 경로를 상기 제 1 패드와 연결하고, 상기 제 1 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결하며, 상기 제 2 내부 신호가 출력되는 경로를 상기 제 3 패드와 연결하고, 상기 제 2 외부 신호가 수신되는 경로를 제 4 패드와 연결하는 반도체 회로.
  41. 제 40 항에 있어서,
    상기 스와핑 회로는 상기 마스터 정보가 제 2 로직 레벨이고 상기 스와핑 정보가 제 2 로직 레벨일 때, 상기 제 2 내부 신호가 출력되는 경로를 상기 제 1 패드와 연결하고, 상기 제 2 외부 신호가 수신되는 경로를 상기 제 2 패드와 연결하며, 상기 제 1 내부 신호가 출력되는 경로를 상기 제 3 패드와 연결하고, 상기 제 1 외부 신호가 수신되는 경로를 상기 제 4 패드와 연결하며, 상기 수신된 제 2 외부 신호를 상기 제 1 패드를 통해 출력하는 반도체 회로.
  42. 제 39 항에 있어서,
    상기 스와핑 회로는, 제 1 전송 제어 신호에 기초하여 제 1 노드를 통해 수신된 신호를 상기 제 1 패드를 통해 출력하고, 제 1 수신 제어 신호에 기초하여 상기 제 2 패드를 통해 신호를 수신하며, 제 2 전송 제어 신호에 기초하여 제 2 노드를 통해 전송된 신호를 상기 제 3 패드를 통해 출력하고, 제 2 수신 제어 신호에 기초하여 상기 제 4 패드를 통해 신호를 수신하는 패드 선택 회로;
    스와핑 제어 신호에 기초하여, 상기 제 1 내부 신호 및 상기 제 2 내부 신호 중 하나를 상기 제 1 노드로 출력하고, 상기 제 1 내부 신호 및 상기 제 2 내부 신호 중 다른 하나를 상기 제 2 노드로 출력하며, 상기 제 2 외부 신호를 상기 제 1 노드로 출력하는 전송 선택 회로; 및
    상기 스와핑 제어 신호에 기초하여, 상기 제 2 패드 및 상기 제 4 패드 중 하나를 통해 수신된 신호를 상기 제 2 외부 신호로 제공하고, 상기 제 2 패드 및 상기 제 4 패드 중 다른 하나를 통해 수신된 신호를 상기 제 1 외부 신호로 제공하는 수신 선택 회로를 포함하는 반도체 회로.
  43. 제 42 항에 있어서,
    상기 마스터 정보 및 상기 스와핑 정보에 기초하여 상기 제 1 전송 제어 신호, 상기 제 2 전송 제어 신호, 상기 제 1 수신 제어 신호 및 상기 제 2 수신 제어 신호를 생성하는 스와핑 제어 회로를 더 포함하는 반도체 회로.
  44. 제 39 항에 있어서,
    상기 마스터 정보를 수신하는 제 5 패드; 및
    상기 스와핑 정보를 수신하는 제 6 패드를 더 포함하는 반도체 회로.
  45. 제 1 칩 마스터 정보 및 스와핑 정보에 기초하여, 제 1 칩 종료 출력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 제 1 칩 종료 입력 신호로 제공하며 제 1 칩 시작 출력 신호를 제 3 패드를 통해 출력하고 제 4 패드를 통해 수신된 신호를 제 1 칩 시작 입력 신호로 제공하는 제 1 반도체 칩;
    제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 2 칩 시작 출력 신호 및 제 2 칩 시작 입력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 상기 제 2 칩 시작 입력 신호로 제공하며 제 2 칩 종료 출력 신호를 제 3 패드로 출력하고 제 4 패드를 통해 수신된 신호를 제 2 칩 종료 입력 신호로 제공하는 제 2 반도체 칩;
    제 3 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 3 칩 시작 출력 신호 및 제 3 칩 시작 입력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 상기 제 3 칩 시작 입력 신호로 제공하며 제 3 칩 종료 출력 신호를 제 3 패드로 출력하고 제 4 패드를 통해 수신된 신호를 제 3 칩 종료 입력 신호로 제공하는 제 3 반도체 칩; 및
    제 4 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 제 4 칩 시작 출력 신호 및 제 4 칩 시작 입력 신호를 제 1 패드로 출력하고 제 2 패드를 통해 수신된 신호를 상기 제 4 칩 시작 입력 신호로 제공하며 제 4 칩 종료 출력 신호를 제 3 패드로 출력하고 제 4 패드를 통해 수신된 신호를 제 4 칩 종료 입력 신호로 제공하는 제 4 반도체 칩을 포함하고,
    상기 제 1 반도체 칩의 제 1 패드, 제 2 패드, 제 3 패드 및 제 4 패드는 상기 제 3 반도체 칩의 제 4 패드, 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주하고, 상기 제 2 반도체 칩의 제 1 패드, 제 2 패드, 제 3 패드 및 제 4 패드는 상기 제 4 반도체 칩의 제 4 패드, 제 3 패드, 제 2 패드 및 제 1 패드와 순차적으로 마주하며,
    상기 제 1 반도체 칩의 제 1 패드는 상기 제 3 반도체 칩의 제 4 패드와 연결되고, 상기 제 1 반도체 칩의 제 2 패드는 상기 제 2 반도체 칩의 제 3 패드와 연결되며, 상기 제 1 반도체 칩의 제 3 패드는 상기 제 3 반도체 칩의 제 2 패드와 연결되고, 상기 제 1 반도체 칩의 제 4 패드는 상기 제 2 반도체 칩의 제 1 패드와 연결되며,
    상기 제 2 반도체 칩의 제 2 패드는 상기 제 4 반도체 칩의 제 1 패드와 연결되고, 상기 제 2 반도체 칩의 제 4 패드는 상기 제 4 반도체 칩의 제 3 패드와 연결되며,
    상기 제 3 반도체 칩의 제 1 패드는 상기 제 4 반도체 칩의 제 2 패드와 연결되고, 상기 제 3 반도체 칩의 제 3 패드는 상기 제 4 반도체 칩의 제 4 패드와 연결되는 반도체 장치.
  46. 제 45 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 칩 마스터 정보를 수신하는 제 5 패드와 상기 스와핑 정보를 수신하는 제 6 패드를 더 포함하고,
    상기 제 2 반도체 칩은 상기 제 2 칩 마스터 정보를 수신하는 제 5 패드와 상기 스와핑 정보를 수신하는 제 6 패드를 더 포함하며,
    상기 제 3 반도체 칩은 상기 제 3 칩 마스터 정보를 수신하는 제 5 패드와 상기 스와핑 정보를 수신하는 제 6 패드를 더 포함하고,
    상기 제 4 반도체 칩은 상기 제 4 칩 마스터 정보를 수신하는 제 5 패드와 상기 스와핑 정보를 수신하는 제 6 패드를 더 포함하는 반도체 장치.
  47. 제 45 항에 있어서,
    상기 제 1 내지 제 4 반도체 칩은 각각 저항 패드를 더 포함하고, 상기 제 1 내지 제 4 반도체 칩은 상기 저항 패드들을 통해 외부 기준 저항과 공통으로 연결되는 반도체 장치.
  48. 제 47 항에 있어서,
    상기 제 1 반도체 칩은 상기 제 1 반도체 칩의 저항 패드와 연결되고, 상기 제 1 커맨드 신호 및 상기 제 1 칩 시작 입력 신호 중 적어도 하나에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 1 칩 종료 출력 신호를 생성하고, 상기 제 1 칩 종료 입력 신호에 기초하여 반도체 장치의 캘리브레이션 동작을 종료시키는 캘리브레이션 회로; 및
    상기 제 1 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 1 반도체 칩의 제 1 패드를 통해 상기 제 1 칩 종료 출력 신호를 출력하고 상기 제 1 반도체 칩의 제 2 패드를 통해 수신된 신호를 상기 제 1 칩 종료 입력 신호로 제공하며 상기 제 1 반도체 칩의 제 4 패드를 통해 수신된 신호를 상기 제 1 칩 시작 입력 신호로 제공하는 제 1 칩 스와핑 회로를 포함하는 반도체 장치.
  49. 제 48 항에 있어서,
    상기 제 3 반도체 칩은 상기 제 3 반도체 칩의 저항 패드와 연결되고, 상기 제 3 칩 종료 입력 신호에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 3 칩 종료 출력 신호를 생성하는 제 3 칩 캘리브레이션 회로; 및
    상기 제 3 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 3 반도체 칩의 제 1 패드를 통해 상기 제 3 칩 시작 출력 신호를 출력하고 상기 제 3 반도체 칩의 제 2 패드를 통해 수신된 신호를 상기 제 3 칩 시작 수신 신호로 제공하며 상기 제 3 반도체 칩의 제 3 패드를 통해 상기 제 3 칩 종료 출력 신호를 출력하고 상기 제 3 반도체 칩의 제 4 패드를 통해 수신된 신호를 상기 제 3 칩 종료 입력 신호로 제공하며 상기 제 3 칩 시작 수신 신호를 상기 제 3 칩 시작 출력 신호로서 상기 제 3 반도체 칩의 제 1 패드를 통해 출력하는 제 3 칩 스와핑 회로를 포함하는 반도체 장치.
  50. 제 49 항에 있어서,
    상기 제 4 반도체 칩은 상기 제 4 반도체 칩의 저항 패드와 연결되고, 상기 제 4 칩 종료 입력 신호에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 4 칩 종료 출력 신호를 생성하는 제 4 칩 캘리브레이션 회로; 및
    상기 제 4 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 4 반도체 칩의 제 1 패드를 통해 상기 제 4 칩 시작 출력 신호를 출력하고 상기 제 4 반도체 칩의 제 2 패드를 통해 수신된 신호를 상기 제 3 칩 시작 입력 신호로 제공하며 상기 제 4 반도체 칩의 제 3 패드를 통해 상기 제 4 칩 종료 출력 신호를 출력하고 상기 제 4 반도체 칩의 제 4 패드를 통해 수신된 신호를 상기 제 4 칩 종료 입력 신호로 제공하며 상기 제 4 칩 시작 입력 신호를 상기 제 4 칩 시작 출력 신호로서 상기 제 4 반도체 칩의 제 1 패드를 통해 출력하는 제 4 칩 스와핑 회로를 포함하는 반도체 장치.
  51. 제 50 항에 있어서,
    상기 제 2 반도체 칩은 상기 제 2 반도체 칩의 저항 패드와 연결되고, 상기 제 2 칩 종료 입력 신호에 기초하여 캘리브레이션 동작을 수행하며, 상기 캘리브레이션 동작이 완료되면 상기 제 2 칩 종료 출력 신호를 생성하는 제 2 칩 캘리브레이션 회로; 및
    상기 제 2 칩 마스터 정보 및 상기 스와핑 정보에 기초하여, 상기 제 2 반도체 칩의 제 1 패드를 통해 상기 제 2 칩 시작 출력 신호를 출력하고 상기 제 2 반도체 칩의 제 2 패드를 통해 수신된 신호를 상기 제 2 칩 시작 입력 신호로 제공하며 상기 제 2 반도체 칩의 제 3 패드를 통해 상기 제 2 칩 종료 출력 신호를 출력하고 상기 제 2 반도체 칩의 제 4 패드를 통해 수신된 신호를 상기 제 2 칩 종료 입력 신호로 제공하며 상기 제 2 칩 시작 입력 신호를 상기 제 2 칩 시작 출력 신호로서 상기 제 2 반도체 칩의 제 1 패드를 통해 출력하는 제 2 칩 스와핑 회로를 포함하는 반도체 장치.
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