CN107978331A - 阻抗校准电路和包括其的半导体存储器件 - Google Patents

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Abstract

可以提供一种阻抗校准电路。阻抗校准电路可以包括调整电路。调整电路可以被配置为基于可以施加至与校准焊盘耦接的校准节点的变化电压和参考电压来产生校准码，所述变化电压。调整电路可以被配置为将可以根据基于操作电压模式产生的控制信号而由校准码产生的电压施加至校准节点。调整电路可以包括多个支路电路。支路电路中的至少一个支路电路可以包括被配置为基于控制信号而选择性地耦接至校准节点的多个支路。

Description

阻抗校准电路和包括其的半导体存储器件
相关申请的交叉引用
本申请要求2016年10月25日向韩国知识产权局提交的申请号为10-2016-0139145的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言可以涉及一种半导体集成电路器件，更具体地，涉及一种阻抗校准电路和包括该阻抗校准电路的半导体存储器件。
背景技术
半导体存储器件包括接收器电路和发射器电路，所述接收器电路被配置为从外部设备接收信号，所述发射器电路被配置为在半导体存储器件内传输信号。
半导体存储器件中的接收器电路和发射器电路的信号具有与半导体存储器件的速度相关的摆动宽度。随着半导体存储器件的速度增加，摆动宽度减小，以最小化用于传输信号的延迟时间。
当信号的摆动宽度减小时，由外部噪声引起的影响增大。此外，可能在半导体存储器件的阻抗端子处产生阻抗失配。
阻抗失配是由外部噪声、电源电压的变化、操作电压的变化、制造工艺的变化等引起的。
因此，为了确保数据的快速传输并输出可靠的数据，可能需要执行阻抗匹配。
半导体存储器件可以由多个操作电压来操作。可能需要与操作电压的电平进行阻抗匹配。
发明内容
根据一个实施例，可以提供一种阻抗校准电路。阻抗校准电路可以包括调整电路。调整电路可以被配置为基于可以施加至与校准焊盘耦接的校准节点的变化电压和参考电压来产生校准码。调整电路可以被配置为将可以根据基于操作电压模式产生的控制信号而由校准码产生的电压施加至校准节点。调整电路可以包括多个支路电路。支路电路中的至少一个支路电路可以包括被配置为基于控制信号而选择性地耦接至校准节点的多个支路。
根据一个实施例，可以提供一种半导体存储器件。半导体存储器件可以包括阻抗校准电路和数据输入和输出(输入/输出)驱动器。阻抗校准电路可以包括调整电路。调整电路可以被配置为基于可以施加至与校准焊盘耦接的校准节点的变化电压和参考电压来产生校准码。调整电路可以被配置为将可以根据基于操作电压模式产生的控制信号而由校准码产生的电压施加至校准节点。数据输入/输出驱动器可以被配置为基于校准码和控制信号来调整阻抗值。调整电路可以包括多个支路电路。支路电路中的至少一个支路电路可以包括被配置为基于控制信号而选择性地耦接至校准节点的多个支路。
附图说明
图1是示出了根据一个实施例的阻抗校准电路的代表示例的电路图。
图2是示出了根据一个实施例的阻抗校准电路的代表示例的电路图。
图3是示出了根据一个实施例的阻抗校准电路的代表示例的电路图。
图4是示出了根据一个实施例的数字模拟(数字/模拟)转换器的代表示例的电路图。
图5和图6是示出了根据实施例的支路电路的代表示例的电路图。
图7是示出了根据一个实施例的半导体存储器件的代表示例的框图。
图8是示出了根据一个实施例的D/A输入/输出驱动器的代表示例的框图。
图9至图11是示出了根据实施例的电子器件的代表示例的框图。
具体实施方式
下面将参照附图来描述实施例的各种示例，附图中示出了实施例的一些示例。然而，这些实施例可以采用许多不同的形式来实施，并且不应被解释为限于本文所阐述的实施例的示例。确切地说，提供这些实施例的示例，使得本公开将是充分和完整的，并且将向本领域技术人员完全地传达本公开的范围。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。
应当理解的是，当一个元件或层被称为在另一个元件或层“上”或者“连接至”或“耦接至”另一个元件或层时，其可以直接在另一个元件或层上，或者直接连接至或耦接至另一个元件或层，或者可以存在中间元件或层。相反，当一个元件被称为“直接在另一个元件或层上”，或者“直接连接至”或“直接耦接至”另一个元件或层时，不存在中间元件或层。全文中，相同的附图标记表示相同的元件。如本文所使用的，术语“和/或”包括一个或更多个相关列出项的任意和所有组合。
应当理解的是，尽管术语第一、第二、第三等在本文中可以用于描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区域、层或部分与其他区域、层或部分区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
为了描述方便，在本文中可以使用诸如“下方”，“之下”，“下部”，“上方”，“上部”等的空间相对术语，以描述如附图所示的一个元件或特征件与另一元件或特征件的关系。应当理解的是，除了附图中所示的定向之外，空间相对术语旨在包括使用或操作中的器件的不同定向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征件“下方”或“之下”的元件将被定向在其他元件或特征件上方。因此，术语“下方”的示例可以包括上下取向。该器件可以以其他方式定向(旋转90度或在其他取向旋转)，并且这里使用的空间相对描述符被相应地解释。
本文使用的术语仅用于描述实施例的具体示例的目的，并非旨在限制本发明。如本文所使用的，单数形式“一”，“一个”和“该”也旨在包括复数形式，除非上下文另有明确指示。将进一步理解的是，当在本说明书中使用术语“包括”和/或“包括有”时，指定了存在所述特征、整数、步骤、操作、元件和/或部件，但不排除存在或添加一个或更多个其他特征、整数、步骤、操作、元件、部件和/或其组合。
除非另有定义，本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员的通常理解相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的术语应当被解释为具有与其在相关领域的背景下的含义一致的含义，并且不会以理想化或过度形式的理解来解释，除非本文明确定义。
在下文中，将参照附图来说明实施例的示例。
图1是示出了根据一个实施例的阻抗校准电路的代表示例的电路图。
参见图1，实施例的示例的阻抗校准电路10可以包括：焊盘ZQ、第一调整电路110和第二调整电路120。
焊盘ZQ可以对应于校准焊盘。焊盘ZQ可以电连接在校准节点NZQ和外部电阻RZQ之间。外部电阻RZQ可以具有一致的电阻值，而不管工艺、电压和温度(PVT)的条件变化如何。根据可以应用有阻抗校准电路10的半导体器件的示例性实施例，外部电阻RZQ的电阻值可以被改变。
第一调整电路110可以将施加至校准节点NZQ的第一变化电压VDAC1与第一参考电压VREF1进行比较，以产生第一控制码PCODE<0:N>。第一调整电路110可以基于控制信号EI将第一控制码PCODE<0:N>转换为第一变化电压VDAC1。也就是说，第一调整电路110可以将基于控制信号EI而由第一控制码PCODE<0:N>产生的电压施加至校准节点NZQ。
第二调整电路120可以将第二变化电压VDAC2与第二参考电压VREF2进行比较，以产生第二控制码NCODE<0:N>。第二调整电路120可以基于控制信号EI将第二控制码NCODE<0:N>转换成第二变化电压VDAC2。也就是说，第二调整电路120可以将基于控制信号EI而由第二控制码NCODE<0:N>产生的电压施加至可以施加有第二变化电压VDAC2的节点。
在一个实施例中，可以从控制器提供控制信号EI。控制器可以根据半导体器件的操作电压模式，基于模式寄存器组MRS来产生控制信号EI。
例如，半导体器件可以在小于约1.2V或约1.8V下操作。在半导体器件可以在小于1.2V下操作的第一操作电压模式和半导体器件可以在小于1.8V下操作的第二操作电压模式中，可以产生控制信号EI，以通过不同的内部阻抗来产生第一变化电压VDAC1和第二变化电压VDAC2。
也就是说，通过根据半导体器件的操作电压模式产生的控制信号EI，阻抗校准电路10可以因操作电压模式而包括不同的内部阻抗。
因此，可以根据控制信号EI以及控制码PCODE<0:N>和NCODE<0:N>来确定阻抗校准电路10的校准电阻RON。
图2是示出了根据一个实施例的阻抗校准电路的代表示例的电路图。
参见图2，实施例的示例的阻抗校准电路20可以包括：第一调整电路210、第二调整电路220和脉冲产生单元(PGEN)230。
第一调整电路210可以包括：第一比较器2101、第二比较器2103、第一逻辑电路2105、第一计数器2107和第一数字模拟(D/A)转换器2109。
第一比较器2101可以被配置为在阻抗调整信号CAL_OPER被激活期间将第一变化电压VDAC1与第一参考电压VREFA进行比较。
第二比较器2103可以被配置为在阻抗调整信号CAL_OPER被激活期间将第二变化电压VDAC2与第二参考电压VREFB进行比较。
第一逻辑电路2105可以将来自第一比较器2101的输出信号和来自第二比较器2103的输出信号组合，以输出计数使能信号CNT_ENb。
第一计数器2107可以由从第一逻辑电路2105提供的计数使能信号CNT_ENb来驱动。响应于计数时钟信号CLK_CNT，第一计数器2107可以基于来自第一比较器2101的输出信号和第二比较器2103的输出信号来增加或减少第一控制码PCODE<0:N>。
第一D/A转换器2109可以被配置为响应于控制信号EI和第一控制码PCODE<0:N>来确定内部阻抗。第一D/A转换器2109可以将根据第一控制码PCODE<0:N>产生的电压施加至第一变化电压施加节点。在一个实施例中，第一D/A转换器2109可以对应于上拉驱动器。在这种情况下，第一D/A转换器2109可以包括多个支路电路。每个支路电路可以包括至少一个PMOS晶体管。第一控制码PCODE<0:N>可以以一比特位施加至支路电路中的PMOS晶体管的栅极端子。此外，支路电路中的至少一个支路电路可以包括响应于控制信号EI而选择性地参与产生第一变化电压VDAC1的多个支路。支路电路中的支路可以响应于控制信号EI而选择性地耦接至校准节点NZQ。
也就是说，可以由第一D/A转换器2109中的支路电路确定的内部阻抗可以由控制信号EI和第一控制码PCODE<0:N>来确定。因此，第一D/A转换器2109的内部阻抗可以根据操作电压模式来改变。
第二调整电路220可以包括：第三比较器2201、第四比较器2203、第二逻辑电路2205、第二计数器2207、第二D/A转换器2208和第三D/A转换器2209。
第三比较器2201可以被配置为在阻抗调整信号CAL_OPER被激活期间将第二变化电压VDAC2与第一参考电压VREFA进行比较。
第四比较器2203可以被配置为在阻抗调整信号CAL_OPER被激活期间将第二变化电压VDAC2与第二参考电压VREFB进行比较。
第二逻辑电路2205可以将来自第三比较器2201的输出信号和来自第四比较器2203的输出信号组合，以输出计数使能信号CNT_ENb。
第二计数器2207可以由从第二逻辑电路2205提供的计数使能信号CNT_ENb来驱动。响应于计数时钟信号CLK_CNT，第二计数器2207可以基于来自第三比较器2201的输出信号和第四比较器2203的输出信号来增加或减少第二控制码NCODE<0:N>。
第二D/A转换器2208可以被配置为响应于控制信号EI和第一控制码PCODE<0:N>来确定内部阻抗。第二D/A转换器2208可以具有与第一D/A转换器2109大体上相同的配置。第二D/A转换器2208可以被配置为复制第一D/A转换器2109的阻抗。
因此，第二D/A转换器2208中的至少一个支路电路可以包括响应于控制信号EI而选择性地参与产生第二变化电压VDAC2的多个支路。支路电路中的支路可以响应于控制信号EI而选择性地耦接至第二变化电压VDAC2的输出节点。
第三D/A转换器2209可以被配置为响应于控制信号EI和第二控制码NCODE<0:N>来确定内部阻抗。第三D/A转换器2209可以将根据第二控制码NCODE<0:N>产生的电压施加至可以施加有第二变化电压VDAC2的节点。在一个实施例中，第三D/A转换器2209可以对应于下拉驱动器。在这种情况下，第三D/A转换器2209可以包括多个支路电路。每个支路电路可以包括至少一个NMOS晶体管。第二控制码NCODE<0:N>可以以一比特位施加至支路电路中的NMOS晶体管的栅极端子。
此外，第三D/A转换器2209中的至少一个支路电路可以包括响应于控制信号EI而选择性地参与产生第二变化电压VDAC2的多个支路。支路电路中的支路可以响应于控制信号EI而选择性地耦接至第二变化电压VDAC2的输出节点。
也就是说，可以由第三D/A转换器2209中的支路电路确定的内部阻抗，可以由控制信号EI和第二控制码NCODE<0:N>来确定。因此，第三D/A转换器2209的内部阻抗可以根据操作电压模式而改变。
脉冲产生单元230可以被配置为接收阻抗调整命令ZQC和时钟信号CLK，以产生阻抗控制信号CAL_OPER和计数时钟信号CLK_CNT。
图3是示出了根据一个实施例的阻抗校准电路的代表示例的电路图。
参见图3，实施例的示例的阻抗校准电路30可以包括第一调整电路310和第二调整电路320。
第一调整电路310可以包括：第一比较器3101、第一计数器3103和第一D/A转换器3105。第二调整电路320可以包括：第二比较器3201、第二计数器3203、第二D/A转换器3205和第三D/A转换器3207。
第一比较器3101可以被配置为将第一变化电压VDAC1与第一参考电压VREF1进行比较，以产生第一比较信号CNT1。
第一计数器3103可以响应于第一比较信号CNT1来增加或减少第一控制码PCODE<0:N>。
第一D/A转换器3105可以被配置为响应于控制信号EI和第一控制码PCODE<0:N>来确定内部阻抗。第一D/A转换器3105可以将第一控制码PCODE<0:N>转换成第一变化电压VDAC1。
在一个实施例中，第一D/A转换器3105可以对应于上拉驱动器。在这种情况下，第一D/A转换器3105可以包括多个支路电路。每个支路电路可以包括至少一个PMOS晶体管。第一控制码PCODE<0:N>可以以一比特位施加到支路电路中的PMOS晶体管的栅极端子。
此外，至少一个支路电路可以包括响应于控制信号EI而选择性地参与产生第一变化电压VDAC1的多个支路。支路电路中的支路可以响应于控制信号EI而选择性地耦接至校准节点NZQ。
也就是说，可以由第一D/A转换器3105中的支路电路确定的内部阻抗，可以由控制信号EI和第一控制码PCODE<0:N>来确定。因此，第一D/A转换器3105的内部阻抗可以根据操作电压模式而改变。
第二比较器3201可以被配置为将第二变化电压VDAC2与第二参考电压VREF2进行比较，以产生第二比较信号CNT2。
第二计数器3203可以响应于第二比较信号CNT2来增加或减少第二控制码NCODE<0:N>。
第二D/A转换器3205可以被配置为响应于控制信号EI和第一控制码PCODE<0:N>来确定内部阻抗。第二D/A转换器3205可以具有与第一D/A转换器3105大体上相同的配置。第二D/A转换器3205可以被配置为复制第一D/A转换器3105的阻抗。
因此，第二D/A转换器3205中的至少一个支路电路可以包括响应于控制信号EI而选择性地参与产生第二变化电压VDAC2的多个支路。支路电路中的支路可以响应于控制信号EI而选择性地耦接至第二变化电压VDAC2的输出节点。
也就是说，可以由第二D/A转换器3205中的支路电路确定的内部阻抗，可以由控制信号EI和第一控制码PCODE<0:N>来确定。因此，第二D/A转换器3205的内部阻抗可以根据操作电压模式而改变。
第三D/A转换器3207可以被配置为响应于控制信号EI和第二控制码NCODE<0:N>来确定内部阻抗。第二D/A转换器3207可以将第二控制码NCODE<0:N>转换成第二变化电压VDAC2。在一个实施例中，第三D/A转换器3207可以对应于下拉驱动器。在这种情况下，第三D/A转换器3207可以包括多个支路电路。每个支路电路可以包括至少一个NMOS晶体管。第二控制码NCODE<0:N>可以以一比特位施加至支路电路中的NMOS晶体管的栅极端子。
此外，第三D/A转换器3207中的至少一个支路电路可以包括响应于控制信号EI而选择性地参与产生第二变化电压VDAC2的多个支路。支路电路中的支路可以响应于控制信号EI而选择性地耦接至第二变化电压VDAC2的输出节点。
也就是说，可以由第三D/A转换器3207中的支路电路确定的内部阻抗，可以由控制信号EI和第二控制码NCODE<0:N>来确定。因此，第三D/A转换器3207的内部阻抗可以根据操作电压模式而改变。
以下讨论了图2的阻抗校准电路20或者图3的阻抗校准电路30的操作。
第一D/A转换器2109和3105中的至少一个支路电路可以包括响应于控制信号EI而选择性地参与产生第一变化电压VDAC1的支路。
根据操作电压模式，至少一个支路电路中的至少一个支路可以通过控制信号EI而耦接至校准节点NZQ。可以根据第一控制码PCODE<0:N>来使能支路电路，即，支路电路可以导通或关断以调整第一D/A转换器2109和3105的阻抗。调整的阻抗可以对校准节点NZQ有影响，以改变第一变化电压VDAC1的电平。可以由第一调整电路210和310重复该上拉操作，直到第一D/A转换器2109和3105的阻抗可以与外部电阻RZQ的阻抗大体上相同。
此外，类似于上拉操作，可以重复下拉操作直到第二变化电压VDAC2可以与第二参考电压VREF2大体上相同。
第一控制码PCODE<0:N>可以被输入至第二D/A转换器2208和3205，使得第二D/A转换器2208和3205的阻抗可以复制第一D/A转换器2109和3105的阻抗。
第三D/A转换器2209和3207的至少一个支路电路中的至少一个支路可以响应于控制信号EI而耦接至第二变化电压VDAC2的输出节点。支路电路可以根据第二控制码NCODE<0:N>导通或关断，以调整第三D/A转换器2209和3207的阻抗。
因此，当校准操作可以完成时，可以产生第一控制码PCODE<0:N>，以为外部电阻RZQ以及第一D/A转换器2109和3105提供相同的阻抗。此外，可以产生第二控制码NCODE<0:N>，以为第二D/A转换器2208和3208以及第三D/A转换器2209和3207提供相同的阻抗。
第一控制码PCODE<0:N>和第二控制码NCODE<0:N>可以对应于校准码。校准码PCODE<0:N>和NCODE<0:N>可以被传输至用于终止接口节点的终止码，通过该接口节点可以输入/输出数据以调整终止电路的阻抗。
例如，示出了图2和图3中的阻抗校准电路20和30。然而，阻抗校准电路可以具有其他的配置：用于根据校准节点NZQ的电压与参考电压VREFA/VREFB和VREF1/VREF2之间的比较来产生校准码PCODE<0:N>和NCODE<0:N>，并且用于通过响应于校准码PCODE<0:N>和NCODE<0:N>以及控制信号EI而确定内部阻抗来执行阻抗匹配操作。
图4是示出了根据一个实施例的数字模拟(数字/模拟)转换器的代表示例的电路图。
实施例的示例的数字模拟(D/A)转换器40可以应用于图2和图3中的第一D/A转换器至第三D/A转换器2109、2208、2209、3105、3205和3207。
参见图4，D/A转换器40可以包括被配置为响应于控制码CODE<0:N>而导通和关断(导通/关断)的多个支路电路410-0至410-N。
支路电路410-0至410-N中的至少一个，例如支路电路410-0根据模式可以包括响应于控制信号EI而选择性地参与确定输出节点NODE的电压电平的多个支路412和414。
在一个实施例中，支路电路410-0根据模式可以包括第一支路412、第二支路414和选择器416。
第一支路412和第二支路414可以响应于相同的控制码CODE<0>而被使能。
选择器416可以响应于控制信号EI来控制选择性地将第一支路412和第二支路414中的任意一个耦接至输出节点NODE。
当图4中的D/A转换器40包括第一D/A转换器2109和3105时，输出节点NODE可以对应于校准节点ZNQ，即第一变化电压VDAC1的输出节点。当图4中的D/A转换器40包括第二D/A转换器2208和3205时，输出节点NODE可以对应于第二变化电压VDAC2的输出节点。
图5和图6是示出了根据实施例的支路电路的代表示例的电路图。
参见图5，根据不同模式，支路电路50可以被提供给第一D/A转换器2109和3105或者第二D/A转换器2208和3205。支路电路50可以由控制信号EI控制。
根据不同模式，支路电路50可以包括第一支路512、第二支路514和选择器516。
第一支路512和第二支路514可以通过相同的控制码CODE<x>而导通或关断。在一个实施例中，第一支路512可以通过校准码或第一控制码PCODE<0:N>和第二控制码NCODE<0:N>的任意一比特位的码来使能或导通。在一个实施例中，第二支路514可以通过校准码或第一控制码PCODE<0:N>和第二控制码NCODE<0:N>的任意一比特位的码来使能或导通。选择器516可以响应于控制信号EI来控制选择性地将第一支路512和第二支路514中的任意一个耦接至第一变化电压VDAC1的输出节点或第二变化电压VDAC2的输出节点。在一个实施例中，第一支路512可以耦接至电压VDD，并且第二支路514可以耦接至电压VDD。在一个实施例中，第一支路512和第二支路514可以各自包括晶体管和电阻器。
第一支路512可以具有与第二支路514不同的电阻值。因此，尽管相同的控制码CODE<x>可以被输入至第一支路512和第二支路514中，但是可以根据第一支路512和第二支路514中的任意一个耦接至变化电压VDAC1和VDAC2的输出节点来改变支路电路50的电阻。因此，D/A转换器40的内部阻抗可以改变。
当图4中的D/A转换器40包括第三D/A转换器2209和3207时，输出节点NODE可以对应于第二变化电压VDAC2的输出节点。
参见图6，具有不同模式的支路电路60可以被提供给第三D/A转换器2209和3107，并且可以由控制信号EI控制。
根据不同模式，支路电路60可以包括第一支路612、第二支路614和选择器616。
第一支路612和第二支路614可以通过相同的控制码CODE<y>来导通或关断。在一个实施例中，第一支路612可以通过校准码或第一控制码PCODE<0:N>和第二控制码NCODE<0:N>的任意一比特位的码来使能或导通。在一个实施例中，第二支路614可以通过校准码或第一控制码PCODE<0:N>和第二控制码NCODE<0:N>的任意一比特位的码来使能或导通。选择器616可以响应于控制信号EI来控制选择性地将第一支路612和第二支路614中的任意一个耦接至第二变化电压VDAC2的输出节点。在一个实施例中，第一支路612可以耦接至接地电压VSS，并且第二支路614可以耦接至接地电压VSS。在一个实施例中，第一支路612和第二支路614可以各自包括晶体管和电阻器。
第一支路612可以具有与第二支路614不同的电阻值。因此，尽管相同的控制码CODE<y>可以被输入至第一支路612和第二支路614中，但是支路电路60的电阻可以根据第一支路612和第二支路614中的任意一个耦接至第二变化电压VDAC2的输出节点而改变。因此，D/A转换器40的内部阻抗可以改变。
任意一个支路电路可以包括图5和图6中根据不同模式的支路电路50和60。支路电路50和60中的任意一个支路512/514和612/614可以响应于控制信号EI而选择性地耦接至变化电压VDAC1和VDAC2的输出节点。
控制信号EI可以是由操作电压模式确定的信号。因为支路512/514和612/614可以具有不同的电阻值，所以尽管相同的控制码CODE<0:N>可以被输入至D/A转换器40，但是也可以根据操作电压模式从D/A转换器40产生不同的阻抗值。
图7是示出了根据一个实施例的半导体存储器件的代表示例的框图。
参见图7，半导体存储器件70可以包括：控制器710、阻抗校准电路720以及数据输入和输出(输入/输出)驱动器730。
控制器710可以响应于诸如从外部装置(诸如，例如但不限于，主机装置)提供的命令或数据信号的信号，来控制半导体存储器件70的总体操作。控制器710可以通过内部命令，而不需要外部命令，来控制半导体存储器件70。
阻抗校准电路720可以电连接至校准焊盘ZQ。根据控制器710的控制，阻抗校准电路720可以基于外部电阻RZQ的电阻值来产生控制码PCODE<0:N>和NCODE<0:N>。阻抗校准电路720可以根据从控制器710提供的控制信号EI以及控制码PCODE<0:N>和NCODE<0:N>来确定校准电阻RON，并且调整阻抗值。
阻抗校准电路720可以包括图1至图3中的任意一个电路。因此，阻抗校准电路720可以响应于从控制器710提供的控制信号EI来执行阻抗匹配操作。
数据输入/输出驱动器730可以接收输入数据DIN。数据输入/输出驱动器730可以根据从阻抗校准电路720提供的控制码PCODE<0:N>和NCODE<0:N>来驱动输入数据DIN，以产生输出数据DOUT。
数据输入/输出驱动器730的终止电阻RTT可以根据从阻抗校准电路720提供的控制码PCODE<0:N>和NCODE<0:N>来确定。因此，与输出数据DOUT相对应的阻抗值可以等于被配置为与输出数据DOUT接口的外部器件的阻抗值。
图8是示出了根据一个实施例的数据输入/输出驱动器的代表示例的框图。
参见图8，实施例的示例的数据输入/输出驱动器80可以包括：自由上拉驱动器810、主上拉驱动器820、自由下拉驱动器830和主下拉驱动器840。
自由上拉驱动器810可以响应于从阻抗校准电路720提供的输入数据DIN和第一控制码PCODE<0:N>来产生上拉控制信号PUCONT<0:N>。
自由下拉驱动器830可以响应于从阻抗校准电路720提供的输入数据DIN和第二控制码NCODE<0:N>来产生下拉控制信号PDCONT<0:N>。
主上拉驱动器820可以响应于控制信号EI和上拉控制信号PUCONT<0:N>来校准阻抗。主下拉驱动器840可以响应于控制信号EI和下拉控制信号PDCONT<0:N>来校准阻抗，以产生输出数据DOUT。
在一个实施例中，主上拉驱动器820可以执行关于输出数据DOUT的上拉操作。可以通过上拉控制信号PUCONT<0:N>来调整主上拉驱动器820的驱动力。主下拉驱动器840可以执行关于输出数据DOUT的下拉操作。可以通过下拉控制信号PDCONT<0:N>来调整主下拉驱动器840的驱动力。
在一个实施例中，主上拉驱动器820可以具有与第一D/A转换器2109和3105的配置大体上相同的配置。此外，主下拉驱动器840可以具有与第三D/A转换器2209和3207的配置大体上相同的配置。
图9至图11是示出了根据实施例的电子器件的代表示例的框图。
参见图9，电子器件90可以包括存储器控制器910和半导体存储器件920。
存储器控制器910可以被配制为响应于主机的命令来访问半导体存储器件920。存储器控制器910可以包括：处理器911、操作存储器913、主机接口(IF)915和存储器接口917。
处理器911可以控制存储器控制器910的总体操作。操作存储器913可以储存用于操作存储器控制器910的应用、数据、控制信号等。
主机接口915可以执行用于在主机和存储器控制器910之间交换数据和控制(数据/控制)信号的协议转换。存储器接口917可以执行用于在存储器控制器910和半导体存储器件920之间交换数据/控制信号的协议转换。
半导体存储器件920可以包括图1至图3中的阻抗校准电路10、20和30中的任意一个。因此，半导体存储器件920可以在操作电压模式下执行阻抗匹配操作。
图9中的电子器件可以用于盘器件、便携式电子器件的内部和/或外部(内部/外部)存储卡、图像处理器、应用芯片组等。
此外，存储器控制器910的操作存储器913可以包括图1至图3中的阻抗校准电路10、20和30中的任意一个。
参见图10，电子器件100可以包括：处理器1101、存储器控制器1103、半导体存储器件1105、输入/输出(I/O)装置1107和功能模块1100。
存储器控制器1103可以响应于处理器1101的控制信号来控制诸如半导体存储器件1105的写入操作和读取操作的各种数据处理操作。
响应于处理器1101和存储器控制器1103的控制信号，可以经由I/O单元1107来输出储存在半导体存储器件1105中的数据。例如，I/O单元1107可以包括显示单元、扬声器单元等。I/O单元1107还可以包括输入单元。I/O单元1107可以输入用于控制处理器1101的操作的控制信号，或者可以经由输入单元输入要在处理器1101中处理的数据。
在一个实施例中，存储器控制器1103可以利用处理器1101的一部分或者与处理器1101分离的芯片组来实施。
半导体存储器件1105可以包括图1至图3中的阻抗校准电路10、20和30中的任意一个。因此，半导体存储器件1105可以在操作电压模式下执行阻抗匹配操作。
功能模块1100可以是可以执行根据图10中所示的电子器件100的应用示例选中的功能的模块。参见图10，功能模块1100可以包括通信模块1109和图像传感器1111。
通信模块1109可以提供使电子器件100能够连接至有线或无线通信网络以交换数据和控制信号的通信环境。
图像传感器1111可以将光学图像转换成数字图像信号，并将数字图像信号传送到处理器1101和存储器控制器1103。
当功能模块1100包括通信模块1109时，图10的电子器件100可以是诸如无线通信终端的便携式通信装置。当功能模块1100可以包括图像传感器1111时，电子器件100可以是数字照相机、数字摄像机或者数字照相机和数字摄像机中的任意一个所附接的电子系统(例如，个人计算机[PC]、膝上型计算机、移动通信终端等)。
参见图11，电子器件200可以包括：卡接口2101、存储器控制器2103和半导体存储器件2105。
图11中的电子器件200可以用作存储卡或智能卡。图11所示的电子器件200的示例可以包括PC卡、多媒体卡、嵌入式多媒体卡、安全数字卡和通用串行总线(USB)驱动。
卡接口2101可以根据主机的协议在主机和存储器控制器2103之间提供接口。在一个实施例中，卡接口2101可以是可以支持在主机中使用的协议的硬件组件，或者卡接口2101可以是安装在支持主机中使用的协议的硬件中的软件组件。卡接口2101也可以是信号传输方法。
存储器控制器2103可以控制半导体存储器件2105和卡接口701之间的数据交换。
半导体存储器件2105可以包括图1至图3中的阻抗校准电路10、20和30中的任意一个。因此，半导体存储器件2105可以在操作电压模式下执行阻抗匹配操作。
本公开的上述实施例是说明性的而不是限制性的。各种替代形式和等同形式是可能的。本公开不限制于本文所述的实施例。本公开也不限于任意特定类型的半导体器件。鉴于本公开内容，其他添加、删减或修改是显而易见的，并且旨在落入所附权利要求的范围内。

Claims (14)

1.一种阻抗校准电路，其包括：
调整电路，其被配置为基于施加至与校准焊盘耦接的校准节点的变化电压和参考电压来产生校准码，并且将根据基于操作电压模式产生的控制信号而由校准码产生的电压施加至校准节点，
其中，调整电路包括多个支路电路，并且支路电路中的至少一个支路电路包括基于控制信号而选择性地耦接至校准节点的多个支路。
2.根据权利要求1所述的阻抗校准电路，其中，校准码包括第一控制码和第二控制码，以及
调整电路包括：
第一调整电路，其被配置为基于施加至校准节点的第一变化电压和第一参考电压来产生第一控制码，并且将基于控制信号由第一控制码产生的电压施加至校准节点，以及
第二调整电路，其被配置为基于第二变化电压和第二参考电压来产生第二控制码，并且将基于控制信号由第二控制码产生的电压施加至施加有第二变化电压的节点。
3.根据权利要求2所述的阻抗校准电路，其中，第一调整电路包括：
第一计数器，其被配置为基于第一参考电压和第一变化电压来产生第一控制码；以及
第一数字/模拟D/A转换器，其具有基于第一控制码和控制信号确定的阻抗。
4.根据权利要求3所述的阻抗校准电路，其中，第一D/A转换器包括多个支路电路，并且支路电路中的至少一个支路电路包括基于控制信号而选择性地耦接至校准节点的多个支路。
5.根据权利要求2所述的阻抗校准电路，其中，第二调整电路包括：
第二计数器，其被配置为基于第二参考电压和第二变化电压来产生第二控制码；
第二数字/模拟D/A转换器，其具有基于第一控制码和控制信号确定的阻抗；以及
第三数字/模拟D/A转换器，其具有基于第二控制码和控制信号确定的阻抗。
6.根据权利要求5所述的阻抗校准电路，其中，第二D/A转换器和第三D/A转换器中的每一个包括多个支路电路，并且支路电路中的至少一个支路电路包括基于控制信号而选择性地耦接至施加有第二变化电压的节点的多个支路。
7.根据权利要求1所述的阻抗校准电路，其中，至少一个支路电路包括：
第一支路，其由校准码的任意一比特位的码使能；
第二支路，其由校准码的任意一比特位的码使能；以及
选择器，其被配置为选择性地将第一支路和第二支路耦接至变化电压的输出节点。
8.根据权利要求1所述的阻抗校准电路，其中，第一支路具有与第二支路不同的电阻值。
9.一种半导体存储器件，其包括：
阻抗校准电路，其被配置为基于施加至与校准焊盘耦接的校准节点的变化电压和参考电压来产生校准码，并且将根据基于操作电压模式产生的控制信号而由校准码产生的电压施加至校准节点；以及
数据输入/输出驱动器，其被配置为基于校准码和控制信号来调整阻抗值，
其中，阻抗校准电路包括多个支路电路，并且支路电路中的至少一个支路电路包括响应于控制信号而选择性地耦接至校准节点的多个支路。
10.根据权利要求9所述的半导体存储器件，其中，校准码包括第一控制码和第二控制码，以及
阻抗校准电路包括：
第一调整电路，其被配置为基于施加至校准节点的第一变化电压和第一参考电压来产生第一控制码，并且将基于控制信号而由第一控制码产生的电压施加至校准节点，以及
第二调整电路，其被配置为基于第二变化电压和第二参考电压来产生第二控制码，并且将基于控制信号而由第二控制码产生的电压到施加至施加有第二变化电压的节点。
11.根据权利要求10所述的半导体存储器件，其中，第一调整电路包括：
第一计数器，其被配置为基于第一参考电压和第一变化电压来产生第一控制码；以及
第一数字/模拟D/A转换器，其具有基于第一控制码和控制信号确定的阻抗。
12.根据权利要求10所述的半导体存储器件，其中，第二调整电路包括：
第二计数器，其被配置为基于第二参考电压和第二变化电压来产生第二控制码；
第二数字/模拟D/A转换器，其具有基于第一控制码和控制信号确定的阻抗；以及
第三数字/模拟D/A转换器，其具有基于第二控制码和控制信号确定的阻抗。
13.根据权利要求9所述的半导体存储器件，其中，至少一个支路电路包括：
第一支路，其由校准码的任意一比特位的码使能；
第二支路，其由校准码的任意一比特位的码使能；以及
选择器，其被配置为选择性地将第一支路和第二支路耦接至变化电压的输出节点。
14.根据权利要求13所述的半导体存储器件，其中，第一支路具有与第二支路不同的电阻值。
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