TWI760359B - 阻抗校準電路和包括其的半導體記憶體裝置 - Google Patents

Abstract

可以提供一種阻抗校準電路。阻抗校準電路可以包括調整電路。調整 電路可以被配置為基於可以施加至與校準焊盤耦接的校準節點的變化電壓和參考電壓來產生校準碼。調整電路可以被配置為將可以根據基於操作電壓模式產生的控制信號而由校準碼產生的電壓施加至校準節點。調整電路可以包括多個支路電路。支路電路中的至少一個支路電路可以包括被配置為基於控制信號而選擇性地耦接至校準節點的多個支路。

Description

阻抗校準電路和包括其的半導體記憶體裝置

各種實施例整體而言可以關於一種半導體積體電路裝置，更具體地，關於一種阻抗校準電路和包括該阻抗校準電路的半導體記憶體裝置。

半導體記憶體裝置包括接收器電路和發射器電路，所述接收器電路被配置為從外部設備接收信號，所述發射器電路被配置為在半導體記憶體裝置內傳輸信號。

半導體記憶體裝置中的接收器電路和發射器電路的信號具有與半導體記憶體裝置的速度相關的擺動寬度。隨著半導體記憶體裝置的速度增加，擺動寬度減小，以最小化用於傳輸信號的延遲時間。

當信號的擺動寬度減小時，由外部雜訊引起的影響增大。此外，可能在半導體記憶體裝置的阻抗端子處產生阻抗失配。

阻抗失配是由外部雜訊、電源電壓的變化、操作電壓的變化、製造工藝的變化等引起的。

因此，為了確保數據的快速傳輸並輸出可靠的數據，可能需要執行阻抗匹配。

半導體記憶體裝置可以由多個操作電壓來操作。可能需要與操作電壓的位準進行阻抗匹配。

相關申請案的交叉引用：

本申請案請求2016年10月25日向韓國智慧財產局提交的申請案號為10-2016-0139145的韓國專利申請案的優先權，其全部內容透過引用合併於此。

根據一個實施例，可以提供一種阻抗校準電路。阻抗校準電路可以包括調整電路。調整電路可以被配置為基於可以施加至與校準焊盤耦接的校準節點的變化電壓和參考電壓來產生校準碼。調整電路可以被配置為將可以根據基於操作電壓模式產生的控制信號而由校準碼產生的電壓施加至校準節點。調整電路可以包括多個支路電路。支路電路中的至少一個支路電路可以包括被配置為基於控制信號而選擇性地耦接至校準節點的多個支路。

根據一個實施例，可以提供一種半導體記憶體裝置。半導體記憶體裝置可以包括阻抗校準電路和數據輸入和輸出(輸入/輸出)驅動器。阻抗校準電路可以包括調整電路。調整電路可以被配置為基於可以施加至與校準焊盤耦接的校準節點的變化電壓和參考電壓來產生校準碼。調整電路可以被配置為將可以根據基於操作電壓模式產生的控制信號而由校準碼產生的電壓施加至校準節點。數據輸入/輸出驅動器可以被配置為基於校準碼和控制信號來調整阻抗值。調整電路可以包括多個支路電路。支路電路中的至少一個支路電路可以包括被配置為基於控制信號而選擇性地耦接至校準節點的多個支路。

10:阻抗校準電路

100:電子裝置

110:第一調整電路

1100:功能模組

1101:處理器

1103:記憶體控制器

1105:半導體記憶體裝置

1107:輸入/輸出裝置

1109:通訊模組

1111:影像感測器

120:第二調整電路

20:阻抗校準電路

200:電子裝置

210:第一調整電路

2101:第一比較器

2103:第二比較器

2105:第一邏輯電路

2107:第一計數器

2109:第一數位類比轉換器

220:第二調整電路

2201:第三比較器

2203:第四比較器

2205:第二邏輯電路

2207:第二計數器

2208:第二D/A轉換器

2209:第三D/A轉換器

230:脈衝產生單元

30:阻抗校準電路

310:第一調整電路

3101:第一比較器

3103:第一計數器

3105:第一D/A轉換器

320:第一調整電路

3201:第二比較器

3203:第二計數器

3205:第二D/A轉換器

3207:第三D/A轉換器

40:數位類比轉換器

410-0~410-N:支路電路

412:第一支路

414:第二支路

416:選擇器

50:支路電路

512:第一支路

514:第二支路

516:選擇器

60:支路電路

612:第一支路

614:第二支路

616:選擇器

70:半導體記憶體裝置

710:控制器

720:阻抗校準電路

730:數據輸入/輸出驅動器

80:數據輸入/輸出驅動器

810:自由上拉驅動器

820:主上拉驅動器

830:自由下拉驅動器

840:主下拉驅動器

90:電子裝置

910:記憶體控制器

911:處理器

913:操作記憶體

915:主機介面

917:記憶體介面

920:半導體記憶體裝置

CAL_OPER:阻抗調整信號

CLK:時鐘信號

CLK_CNT:計數時鐘信號

CNT_ENb:計數致能信號

CNT1:第一比較信號

CNT2:第二比較信號

DIN:輸入數據

DOUT:輸出數據

XCODE:控制碼

XCODE<x>:控制碼

XCODE<y>:控制碼

EI:控制信號

PCODE<0：N>:第一控制碼

PGEN:脈衝產生單元

NCODE<0：N>:第二控制碼

NODE:輸出節點

NZQ:校準節點

PUCONT<0：N>:上拉控制信號

PDCONT<0：N>:下拉控制信號

RZQ:外部電阻

VDAC1:第一變化電壓

VDAC2:第二變化電壓

VDD:電壓

VREF1:第一參考電壓

VREF2:第二參考電壓

VREFA:第一參考電壓

VREFB:第二參考電壓

XOR1:互斥或閘

XOR2:互斥或閘

ZQ:焊盤

ZQC:阻抗調整命令

圖1是示出了根據一個實施例的阻抗校準電路的代表示例的電路圖。

圖2是示出了根據一個實施例的阻抗校準電路的代表示例的電路圖。

圖3是示出了根據一個實施例的阻抗校準電路的代表示例的電路圖。

圖4是示出了根據一個實施例的數位類比(數位/類比)轉換器的代表示例的電路圖。

圖5和圖6是示出了根據實施例的支路電路的代表示例的電路圖。

圖7是示出了根據一個實施例的半導體記憶體裝置的代表示例的方塊圖。

圖8是示出了根據一個實施例的數位類比(D/A)輸入/輸出驅動器的代表示例的方塊圖。

圖9至圖11是示出了根據實施例的電子裝置的代表示例的方塊圖。

下面將參照附圖來描述實施例的各種示例，附圖中示出了實施例的一些示例。然而，這些實施例可以採用許多不同的形式來實施，並且不應被解釋為限於本文所闡述的實施例的示例。確切地說，提供這些實施例的示例，使得本發明將是充分和完整的，並且將向本領域技術人員完全地傳達本發明的範圍。在附圖中，為了清楚起見，層和區域的尺寸和相對尺寸可能被誇大。

應當理解的是，當一個元件或層被稱為在另一個元件或層「上」或者「連接至」或「耦接至」另一個元件或層時，其可以直接在另一個元件或層上，或者直接連接至或耦接至另一個組件或層，或者可以存在中間元 件或層。相反，當一個元件被稱為「直接在另一個元件或層上」，或者「直接連接至」或「直接耦接至」另一個元件或層時，不存在中間元件或層。全文中，相同的附圖標記表示相同的元件。如本文所使用的，術語「和/或」包括一個或更多個相關列出項的任意和所有組合。

應當理解的是，儘管術語第一、第二、第三等在本文中可以用於描述各種元件、部件、區域、層和/或部分，但這些元件、部件、區域、層和/或部分不應受限於這些術語。這些術語僅用於將一個元件、部件、區域、層或部分與其他區域、層或部分區分開。因此，在不脫離本發明的教導的情況下，下面討論的第一元件、部件、區域、層或部分可以被稱為第二元件、部件、區域、層或部分。

為了描述方便，在本文中可以使用諸如「下方」，「之下」，「下部」，「上方」，「上部」等的空間相對術語，以描述如附圖所示的一個元件或特徵件與另一元件或特徵件的關係。應當理解的是，除了附圖中所示的定向之外，空間相對術語旨在包括使用或操作中的裝置的不同定向。例如，如果附圖中的裝置被翻轉，則被描述為在其他組件或特徵件「下方」或「之下」的元件將被定向在其他組件或特徵件上方。因此，術語「下方」的示例可以包括上下取向。該裝置可以以其他方式定向(旋轉90度或在其他取向旋轉)，並且這裡使用的空間相對描述被相應地解釋。

本文使用的術語僅用於描述實施例的具體示例的目的，並非旨在限制本發明。如本文所使用的，單數形式「一」，「一個」和「該」也旨在包括複數形式，除非上下文另有明確指示。將進一步理解的是，當在本說明書中使用術語「包括」和/或「包括有」時，指定了存在所述特徵、整數、步驟、 操作、元件和/或部件，但不排除存在或添加一個或更多個其他特徵、整數、步驟、操作、元件、部件和/或其組合。

除非另有定義，本文使用的所有術語(包括技術術語和科學術語)具有與本發明所屬領域的普通技術人員的通常理解相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的術語應當被解釋為具有與其在相關領域的背景下的含義一致的含義，並且不會以理想化或過度形式的理解來解釋，除非本文明確定義。

在下文中，將參照附圖來說明實施例的示例。

圖1是示出了根據一個實施例的阻抗校準電路的代表示例的電路圖。

參見圖1，實施例的示例的阻抗校準電路10可以包括：焊盤ZQ、第一調整電路110和第二調整電路120。

焊盤ZQ可以對應於校準焊盤。焊盤ZQ可以電連接在校準節點NZQ和外部電阻RZQ之間。外部電阻RZQ可以具有一致的電阻值，而不管工藝、電壓和溫度(PVT)的條件變化如何。根據可以應用有阻抗校準電路10的半導體裝置的示例性實施例，外部電阻RZQ的電阻值可以被改變。

第一調整電路110可以將施加至校準節點NZQ的第一變化電壓VDAC1與第一參考電壓VREF1(圖2或圖3之VREF1)進行比較，以產生第一控制碼PCODE<0：N>。第一調整電路110可以基於控制信號EI將第一控制碼PCODE<0：N>轉換為第一變化電壓VDAC1。也就是說，第一調整電路110可以將基於控制信號EI而由第一控制碼PCODE<0：N>產生的電壓施加至校準節點NZQ。

第二調整電路120可以將第二變化電壓VDAC2與第二參考電壓VREF2(圖2或圖3之VREF2)進行比較，以產生第二控制碼NCODE<0：N>。第二調整電路120可以基於控制信號EI將第二控制碼NCODE<0：N>轉換成第二變化電壓VDAC2。也就是說，第二調整電路120可以將基於控制信號EI而由第二控制碼NCODE<0：N>產生的電壓施加至可以施加有第二變化電壓VDAC2的節點。

在一個實施例中，可以從控制器提供控制信號EI。控制器可以根據半導體裝置的操作電壓模式，基於模式暫存器組MRS來產生控制信號EI。

例如，半導體裝置可以在小於約1.2V或約1.8V下操作。在半導體裝置可以在小於1.2V下操作的第一操作電壓模式和半導體裝置可以在小於1.8V下操作的第二操作電壓模式中，可以產生控制信號EI，以透過不同的內部阻抗來產生第一變化電壓VDAC1和第二變化電壓VDAC2。

也就是說，透過根據半導體裝置的操作電壓模式產生的控制信號EI，阻抗校準電路10可以因操作電壓模式而包括不同的內部阻抗。

因此，可以根據控制信號EI以及控制碼PCODE<0：N>和控制碼NCODE<0：N>來確定阻抗校準電路10的校準電阻RON。

圖2是示出了根據一個實施例的阻抗校準電路的代表示例的電路圖。

參見圖2，實施例的示例的阻抗校準電路20可以包括：第一調整電路210、第二調整電路220和脈衝產生單元(PGEN)230。

第一調整電路210可以包括：第一比較器2101、第二比較器2103、第一邏輯電路2105、第一計數器2107和第一數位類比(D/A)轉換器2109。

第一比較器2101可以被配置為在阻抗調整信號CAL_OPER被啟動期間將第一變化電壓VDAC1與第一參考電壓VREF1進行比較。

第二比較器2103可以被配置為在阻抗調整信號CAL_OPER被啟動期間將第二變化電壓VDAC2與第二參考電壓VREF2進行比較。

第一邏輯電路2105可以將來自第一比較器2101的輸出信號和來自第二比較器2103的輸出信號組合，以輸出計數致能信號CNT_ENb。

第一計數器2107可以由從第一邏輯電路2105提供的計數致能信號CNT_ENb來驅動。回應於計數時鐘信號CLK_CNT，第一計數器2107可以基於來自第一比較器2101的輸出信號和第二比較器2103的輸出信號來增加或減少第一控制碼PCODE<0：N>。

第一D/A轉換器2109可以被配置為回應於控制信號EI和第一控制碼PCODE<0：N>來確定內部阻抗。第一D/A轉換器2109可以將根據第一控制碼PCODE<0：N>產生的電壓施加至第一變化電壓施加節點。在一個實施例中，第一D/A轉換器2109可以對應於上拉驅動器。在這種情況下，第一D/A轉換器2109可以包括多個支路電路。每個支路電路可以包括至少一個PMOS電晶體。第一控制碼PCODE<0：N>可以以一位元施加至支路電路中的PMOS電晶體的閘極端子。此外，支路電路中的至少一個支路電路可以包括回應於控制信號EI而選擇性地參與產生第一變化電壓VDAC1的多個支路。支路電路中的支路可以回應於控制信號EI而選擇性地耦接至校準節點NZQ。

也就是說，可以由第一D/A轉換器2109中的支路電路確定的內部阻抗可以由控制信號EI和第一控制碼PCODE<0：N>來確定。因此，第一D/A轉換器2109的內部阻抗可以根據操作電壓模式來改變。

第二調整電路220可以包括：第三比較器2201、第四比較器2203、第二邏輯電路2205、第二計數器2207、第二D/A轉換器2208和第三D/A轉換器2209。

第三比較器2201可以被配置為在阻抗調整信號CAL_OPER被啟動期間將第二變化電壓VDAC2與第一參考電壓VREF1進行比較。

第四比較器2203可以被配置為在阻抗調整信號CAL_OPER被啟動期間將第二變化電壓VDAC2與第二參考電壓VREF2進行比較。

第二邏輯電路2205可以將來自第三比較器2201的輸出信號和來自第四比較器2203的輸出信號組合，以輸出計數致能信號CNT_ENb。

第二計數器2207可以由從第二邏輯電路2205提供的計數致能信號CNT_ENb來驅動。回應於計數時鐘信號CLK_CNT，第二計數器2207可以基於來自第三比較器2201的輸出信號和第四比較器2203的輸出信號來增加或減少第二控制碼NCODE<0：N>。

第二D/A轉換器2208可以被配置為回應於控制信號EI和第一控制碼PCODE<0：N>來確定內部阻抗。第二D/A轉換器2208可以具有與第一D/A轉換器2109大體上相同的配置。第二D/A轉換器2208可以被配置為複製第一D/A轉換器2109的阻抗。

因此，第二D/A轉換器2208中的至少一個支路電路可以包括回應於控制信號EI而選擇性地參與產生第二變化電壓VDAC2的多個支路。支路 電路中的支路可以回應於控制信號EI而選擇性地耦接至第二變化電壓VDAC2的輸出節點。

第三D/A轉換器2209可以被配置為回應於控制信號EI和第二控制碼NCODE<0：N>來確定內部阻抗。第三D/A轉換器2209可以將根據第二控制碼NCODE<0：N>產生的電壓施加至可以施加有第二變化電壓VDAC2的節點。在一個實施例中，第三D/A轉換器2209可以對應於下拉驅動器。在這種情況下，第三D/A轉換器2209可以包括多個支路電路。每個支路電路可以包括至少一個NMOS電晶體。第二控制碼NCODE<0：N>可以以一位元施加至支路電路中的NMOS電晶體的閘極端子。

此外，第三D/A轉換器2209中的至少一個支路電路可以包括回應於控制信號EI而選擇性地參與產生第二變化電壓VDAC2的多個支路。支路電路中的支路可以回應於控制信號EI而選擇性地耦接至第二變化電壓VDAC2的輸出節點。

也就是說，可以由第三D/A轉換器2209中的支路電路確定的內部阻抗，可以由控制信號EI和第二控制碼NCODE<0：N>來確定。因此，第三D/A轉換器2209的內部阻抗可以根據操作電壓模式而改變。

脈衝產生單元230可以被配置為接收阻抗調整命令ZQC和時鐘信號CLK，以產生阻抗控制信號CAL_OPER和計數時鐘信號CLK_CNT。

圖3是示出了根據一個實施例的阻抗校準電路的代表示例的電路圖。

參見圖3，實施例的示例的阻抗校準電路30可以包括第一調整電路310和第二調整電路320。

第一調整電路310可以包括：第一比較器3101、第一計數器3103和第一D/A轉換器3105。第二調整電路320可以包括：第二比較器3201、第二計數器3203、第二D/A轉換器3205和第三D/A轉換器3207。

第一比較器3101可以被配置為將第一變化電壓VDAC1與第一參考電壓VREF1進行比較，以產生第一比較信號CNT1。

第一計數器3103可以回應於第一比較信號CNT1來增加或減少第一控制碼PCODE<0：N>。

第一D/A轉換器3105可以被配置為回應於控制信號EI和第一控制碼PCODE<0：N>來確定內部阻抗。第一D/A轉換器3105可以將第一控制碼PCODE<0：N>轉換成第一變化電壓VDAC1。

在一個實施例中，第一D/A轉換器3105可以對應於上拉驅動器。在這種情況下，第一D/A轉換器3105可以包括多個支路電路。每個支路電路可以包括至少一個PMOS電晶體。第一控制碼PCODE<0：N>可以以一位元施加到支路電路中的PMOS電晶體的閘極端子。

此外，至少一個支路電路可以包括回應於控制信號EI而選擇性地參與產生第一變化電壓VDAC1的多個支路。支路電路中的支路可以回應於控制信號EI而選擇性地耦接至校準節點NZQ。

也就是說，可以由第一D/A轉換器3105中的支路電路確定的內部阻抗，可以由控制信號EI和第一控制碼PCODE<0：N>來確定。因此，第一D/A轉換器3105的內部阻抗可以根據操作電壓模式而改變。

第二比較器3201可以被配置為將第二變化電壓VDAC2與第二參考電壓VREF2進行比較，以產生第二比較信號CNT2。

第二計數器3203可以回應於第二比較信號CNT2來增加或減少第二控制碼NCODE<0：N>。

第二D/A轉換器3205可以被配置為回應於控制信號EI和第一控制碼PCODE<0：N>來確定內部阻抗。第二D/A轉換器3205可以具有與第一D/A轉換器3105大體上相同的配置。第二D/A轉換器3205可以被配置為複製第一D/A轉換器3105的阻抗。

因此，第二D/A轉換器3205中的至少一個支路電路可以包括回應於控制信號EI而選擇性地參與產生第二變化電壓VDAC2的多個支路。支路電路中的支路可以回應於控制信號EI而選擇性地耦接至第二變化電壓VDAC2的輸出節點。

也就是說，可以由第二D/A轉換器3205中的支路電路確定的內部阻抗，可以由控制信號EI和第一控制碼PCODE<0：N>來確定。因此，第二D/A轉換器3205的內部阻抗可以根據操作電壓模式而改變。

第三D/A轉換器3207可以被配置為回應於控制信號EI和第二控制碼NCODE<0：N>來確定內部阻抗。第二D/A轉換器3207可以將第二控制碼NCODE<0：N>轉換成第二變化電壓VDAC2。在一個實施例中，第三D/A轉換器3207可以對應於下拉驅動器。在這種情況下，第三D/A轉換器3207可以包括多個支路電路。每個支路電路可以包括至少一個NMOS電晶體。第二控制碼NCODE<0：N>可以以一位元施加至支路電路中的NMOS電晶體的閘極端子。

此外，第三D/A轉換器3207中的至少一個支路電路可以包括回應於控制信號EI而選擇性地參與產生第二變化電壓VDAC2的多個支路。支路 電路中的支路可以回應於控制信號EI而選擇性地耦接至第二變化電壓VDAC2的輸出節點。

也就是說，可以由第三D/A轉換器3207中的支路電路確定的內部阻抗，可以由控制信號EI和第二控制碼NCODE<0：N>來確定。因此，第三D/A轉換器3207的內部阻抗可以根據操作電壓模式而改變。

以下討論了圖2的阻抗校準電路20或者圖3的阻抗校準電路30的操作。

第一D/A轉換器2109和第一D/A轉換器3105中的至少一個支路電路可以包括回應於控制信號EI而選擇性地參與產生第一變化電壓VDAC1的支路。

根據操作電壓模式，至少一個支路電路中的至少一個支路可以透過控制信號EI而耦接至校準節點NZQ。可以根據第一控制碼PCODE<0：N>來致能支路電路，即，支路電路可以導通或關斷以調整第一D/A轉換器2109和第一D/A轉換器3105的阻抗。調整的阻抗可以對校準節點NZQ有影響，以改變第一變化電壓VDAC1的位準。可以由第一調整電路210和第一調整電路310重複該上拉操作，直到第一D/A轉換器2109和第一D/A轉換器3105的阻抗可以與外部電阻RZQ的阻抗大體上相同。

此外，類似於上拉操作，可以重複下拉操作直到第二變化電壓VDAC2可以與第二參考電壓VREF2大體上相同。

第一控制碼PCODE<0：N>可以被輸入至第二D/A轉換器2208和第二D/A轉換器3205，使得第二D/A轉換器2208和第二D/A轉換器3205的阻抗可以複製第一D/A轉換器2109和第一D/A轉換器3105的阻抗。

第三D/A轉換器2209和第三D/A轉換器3207的至少一個支路電路中的至少一個支路可以回應於控制信號EI而耦接至第二變化電壓VDAC2的輸出節點。支路電路可以根據第二控制碼NCODE<0：N>導通或關斷，以調整第三D/A轉換器2209和第三D/A轉換器3207的阻抗。

因此，當校準操作可以完成時，可以產生第一控制碼PCODE<0：N>，以為外部電阻RZQ以及第一D/A轉換器2109和第一D/A轉換器3105提供相同的阻抗。此外，可以產生第二控制碼NCODE<0：N>，以為第二D/A轉換器2208和第二D/A轉換器3208以及第三D/A轉換器2209和第三D/A轉換器3207提供相同的阻抗。

第一控制碼PCODE<0：N>和第二控制碼NCODE<0：N>可以對應於校準碼。校準碼PCODE<0：N>和校準碼NCODE<0：N>可以被傳輸至用於終止介面節點的終止碼，透過該介面節點可以輸入/輸出數據以調整終止電路的阻抗。

例如，示出了圖2和圖3中的阻抗校準電路20和阻抗校準電路30。然而，阻抗校準電路可以具有其他的配置：用於根據校準節點NZQ的電壓與參考電壓VREF1/VREF2之間的比較來產生校準碼PCODE<0：N>和校準碼NCODE<0：N>，並且用於透過回應於校準碼PCODE<0：N>和校準碼NCODE<0：N>以及控制信號EI而確定內部阻抗來執行阻抗匹配操作。

圖4是示出了根據一個實施例的數位類比(數位/類比)轉換器的代表示例的電路圖。

實施例的示例的數位類比(D/A)轉換器40可以應用於圖2和圖3中的第一D/A轉換器2109、第二D/A轉換器2208至第三D/A轉換器 2209、第一D/A轉換器3105、第二D/A轉換器3205至第三D/A轉換器3207。

參見圖4，D/A轉換器40可以包括被配置為回應於控制碼XCODE<0：N>而導通和關斷(導通/關斷)的多個支路電路410-0至支路電路410-N，其中，該控制碼XCODE<0：N>可為該第一控制碼PCODE<0：N>或該第二控制碼NCODE<0：N>。

支路電路410-0至支路電路410-N中的至少一個，例如支路電路410-0根據模式可以包括回應於控制信號EI而選擇性地參與確定輸出節點NODE的電壓位準(第一變化電壓VDAC1或第二變化電壓VDAC2)的多個支路412和支路414。

在一個實施例中，支路電路410-0根據模式可以包括第一支路412、第二支路414和選擇器416。

第一支路412和第二支路414可以回應於相同的控制碼XCODE<0>而被致能。

選擇器416可以回應於控制信號EI來控制選擇性地將第一支路412和第二支路414中的任意一個耦接至輸出節點NODE(第一變化電壓VDAC1或第二變化電壓VDAC2)。

當圖4中的D/A轉換器40包括第一D/A轉換器2109和第一D/A轉換器3105時，輸出節點NODE(第一變化電壓VDAC1或第二變化電壓VDAC2)可以對應於校準節點ZNQ，即第一變化電壓VDAC1的輸出節點。當圖4中的D/A轉換器40包括第二D/A轉換器2208和第二D/A轉換器3205 時，輸出節點NODE(第一變化電壓VDAC1或第二變化電壓VDAC2)可以對應於第二變化電壓VDAC2的輸出節點。

圖5和圖6是示出了根據實施例的支路電路的代表示例的電路圖。

參見圖5，根據不同模式，支路電路50可以被提供給第一D/A轉換器2109和第一D/A轉換器3105或者第二D/A轉換器2208和第二D/A轉換器3205。支路電路50可以由控制信號EI控制。

根據不同模式，支路電路50可以包括第一支路512、第二支路514和選擇器516。

第一支路512和第二支路514可以透過相同的控制碼XCODE<x>而導通或關斷。在一個實施例中，第一支路512可以透過校準碼或第一控制碼PCODE<0：N>和第二控制碼NCODE<0：N>的任意一位元的代碼來致能或導通。在一個實施例中，第二支路514可以透過校準碼或第一控制碼PCODE<0：N>和第二控制碼NCODE<0：N>的任意一位元的代碼來致能或導通。選擇器516可以回應於控制信號EI來控制選擇性地將第一支路512和第二支路514中的任意一個耦接至第一變化電壓VDAC1的輸出節點或第二變化電壓VDAC2的輸出節點。在一個實施例中，第一支路512可以耦接至電壓VDD，並且第二支路514可以耦接至電壓VDD。在一個實施例中，第一支路512和第二支路514可以各自包括電晶體和電阻器。

第一支路512可以具有與第二支路514不同的電阻值。因此，儘管相同的控制碼XCODE<x>可以被輸入至第一支路512和第二支路514中，但是可以根據第一支路512和第二支路514中的任意一個耦接至變化電壓 VDAC1和變化電壓VDAC2的輸出節點來改變支路電路50的電阻。因此，D/A轉換器40的內部阻抗可以改變。

當圖4中的D/A轉換器40包括第三D/A轉換器2209和第三D/A轉換器3207時，輸出節點NODE(第一變化電壓VDAC1或第二變化電壓VDAC2)可以對應於第二變化電壓VDAC2的輸出節點。

參見圖6，具有不同模式的支路電路60可以被提供給第三D/A轉換器2209和第三D/A轉換器3107，並且可以由控制信號EI控制。

根據不同模式，支路電路60可以包括第一支路612、第二支路614和選擇器616。

第一支路612和第二支路614可以透過相同的控制碼XCODE<y>來導通或關斷。在一個實施例中，第一支路612可以透過校準碼或第一控制碼PCODE<0：N>和第二控制碼NCODE<0：N>的任意一位元的代碼來致能或導通。在一個實施例中，第二支路614可以透過校準碼或第一控制碼PCODE<0：N>和第二控制碼NCODE<0：N>的任意一位元的代碼來致能或導通。選擇器616可以回應於控制信號EI來控制選擇性地將第一支路612和第二支路614中的任意一個耦接至第二變化電壓VDAC2的輸出節點。在一個實施例中，第一支路612可以耦接至接地電壓VSS，並且第二支路614可以耦接至接地電壓VSS。在一個實施例中，第一支路612和第二支路614可以各自包括電晶體和電阻器。

第一支路612可以具有與第二支路614不同的電阻值。因此，儘管相同的控制碼XCODE<y>可以被輸入至第一支路612和第二支路614中，但是支路電路60的電阻可以根據第一支路612和第二支路614中的任意一個耦接 至第二變化電壓VDAC2的輸出節點而改變。因此，D/A轉換器40的內部阻抗可以改變。

任意一個支路電路可以包括圖5和圖6中根據不同模式的支路電路50和支路電路60。支路電路50和支路電路60中的任意一個支路512/514和支路612/614可以回應於控制信號EI而選擇性地耦接至變化電壓VDAC1和變化電壓VDAC2的輸出節點。

控制信號EI可以是由操作電壓模式確定的信號。因為支路512/514和支路612/614可以具有不同的電阻值，所以儘管相同的控制碼XCODE<0：N>可以被輸入至D/A轉換器40，但是也可以根據操作電壓模式從D/A轉換器40產生不同的阻抗值。

圖7是示出了根據一個實施例的半導體記憶體裝置的代表示例的方塊圖。

參見圖7，半導體記憶體裝置70可以包括：控制器710、阻抗校準電路720以及數據輸入和輸出(輸入/輸出)驅動器730。

控制器710可以回應於諸如從外部裝置(諸如，例如但不限於，主機裝置)提供的命令或數據信號的信號，來控制半導體記憶體裝置70的整體操作。控制器710可以透過內部命令，而不需要外部命令，來控制半導體記憶體裝置70。

阻抗校準電路720可以電連接至校準焊盤ZQ。根據控制器710的控制，阻抗校準電路720可以基於外部電阻RZQ的電阻值來產生控制碼PCODE<0：N>和控制碼NCODE<0：N>。阻抗校準電路720可以根據從控制器 710提供的控制信號EI以及控制碼PCODE<0：N>和控制碼NCODE<0：N>來確定校準電阻RON，並且調整阻抗值。

阻抗校準電路720可以包括圖1至圖3中的任意一個電路。因此，阻抗校準電路720可以回應於從控制器710提供的控制信號EI來執行阻抗匹配操作。

數據輸入/輸出驅動器730可以接收輸入數據DIN。數據輸入/輸出驅動器730可以根據從阻抗校準電路720提供的控制碼PCODE<0：N>和控制碼NCODE<0：N>來驅動輸入數據DIN，以產生輸出數據DOUT。

數據輸入/輸出驅動器730的終止電阻RTT可以根據從阻抗校準電路720提供的控制碼PCODE<0：N>和控制碼NCODE<0：N>來確定。因此，與輸出數據DOUT相對應的阻抗值可以等於被配置為與輸出數據DOUT介面的外部裝置的阻抗值。

圖8是示出了根據一個實施例的數據輸入/輸出驅動器的代表示例的方塊圖。

參見圖8，實施例的示例的數據輸入/輸出驅動器80可以包括：自由上拉驅動器810、主上拉驅動器820、自由下拉驅動器830和主下拉驅動器840。

自由上拉驅動器810可以回應於從阻抗校準電路720提供的輸入數據DIN和第一控制碼PCODE<0：N>來產生上拉控制信號PUCONT<0：N>。

自由下拉驅動器830可以回應於從阻抗校準電路720提供的輸入數據DIN和第二控制碼NCODE<0：N>來產生下拉控制信號PDCONT<0：N>。

主上拉驅動器820可以回應於控制信號EI和上拉控制信號PUCONT<0：N>來校準阻抗。主下拉驅動器840可以回應於控制信號EI和下拉控制信號PDCONT<0：N>來校準阻抗，以產生輸出數據DOUT。

在一個實施例中，主上拉驅動器820可以執行關於輸出數據DOUT的上拉操作。可以透過上拉控制信號PUCONT<0：N>來調整主上拉驅動器820的驅動力。主下拉驅動器840可以執行關於輸出數據DOUT的下拉操作。可以透過下拉控制信號PDCONT<0：N>來調整主下拉驅動器840的驅動力。

在一個實施例中，主上拉驅動器820可以具有與第一D/A轉換器2109和第一D/A轉換器3105的配置大體上相同的配置。此外，主下拉驅動器840可以具有與第三D/A轉換器2209和第三D/A轉換器3207的配置大體上相同的配置。

圖9至圖11是示出了根據實施例的電子裝置的代表示例的方塊圖。

參見圖9，電子裝置90可以包括記憶體控制器910和半導體記憶體裝置920。

記憶體控制器910可以被配製為回應於主機的命令來存取半導體記憶體裝置920。記憶體控制器910可以包括：處理器911、操作記憶體913、主機介面(IF)915和記憶體介面917。

處理器911可以控制記憶體控制器910的整體操作。操作記憶體913可以儲存用於操作記憶體控制器910的應用程式、數據、控制信號等。

主機介面915可以執行用於在主機和記憶體控制器910之間交換數據和控制(數據/控制)信號的協定轉換。記憶體介面917可以執行用於在記憶體控制器910和半導體記憶體裝置920之間交換數據/控制信號的協定轉換。

半導體記憶體裝置920可以包括圖1至圖3中的阻抗校準電路10、阻抗校準電路20和阻抗校準電路30中的任意一個。因此，半導體記憶體裝置920可以在操作電壓模式下執行阻抗匹配操作。

圖9中的電子裝置可以用於碟裝置、便攜式電子裝置的內部和/或外部(內部/外部)記憶卡、影像處理器、應用晶片組等。

此外，記憶體控制器910的操作記憶體913可以包括圖1至圖3中的阻抗校準電路10、阻抗校準電路20和阻抗校準電路30中的任意一個。

參見圖10，電子裝置100可以包括：處理器1101、記憶體控制器1103、半導體記憶體裝置1105、輸入/輸出(I/O)裝置1107和功能模組1100。

記憶體控制器1103可以回應於處理器1101的控制信號來控制諸如半導體記憶體裝置1105的寫入操作和讀取操作的各種數據處理操作。

回應於處理器1101和記憶體控制器1103的控制信號，可以經由I/O單元1107來輸出儲存在半導體記憶體裝置1105中的數據。例如，I/O單元1107可以包括顯示單元、揚聲器單元等。I/O單元1107還可以包括輸入單元。I/O單元1107可以輸入用於控制處理器1101的操作的控制信號，或者可以經由輸入單元輸入要在處理器1101中處理的數據。

在一個實施例中，記憶體控制器1103可以利用處理器1101的一部分或者與處理器1101分離的晶片組來實施。

半導體記憶體裝置1105可以包括圖1至圖3中的阻抗校準電路10、阻抗校準電路20和阻抗校準電路30中的任意一個。因此，半導體記憶體裝置1105可以在操作電壓模式下執行阻抗匹配操作。

功能模組1100可以是可以執行根據圖10中所示的電子裝置100的應用示例選中的功能的模組。參見圖10，功能模組1100可以包括通信模組1109和影像感測器1111。

通信模組1109可以提供使電子裝置100能夠連接至有線或無線通訊網路以交換數據和控制信號的通訊環境。

影像感測器1111可以將光學影像轉換成數位影像信號，並將數位影像信號傳送到處理器1101和記憶體控制器1103。

當功能模組1100包括通信模組1109時，圖10的電子裝置100可以是諸如無線通訊終端機的便攜式通訊裝置。當功能模組1100可以包括影像感測器1111時，電子裝置100可以是數位照相機、數位攝影機或者數位照相機和數位攝影機中的任意一個所附接的電子系統(例如，個人電腦[PC]、膝上型電腦、行動通訊終端機等)。

參見圖11，電子裝置200可以包括：卡介面2101、記憶體控制器2103和半導體記憶體裝置2105。

圖11中的電子裝置200可以用作記憶卡或智慧卡。圖11所示的電子裝置200的示例可以包括PC卡、多媒體卡、嵌入式多媒體卡、安全數位卡和通用序列匯流排(USB)磁碟機。

卡介面2101可以根據主機的協定在主機和記憶體控制器2103之間提供介面。在一個實施例中，卡介面2101可以是可以支援在主機中使用的 協定的硬體組件，或者卡介面2101可以是安裝在支援主機中使用的協定的硬體中的軟體組件。卡介面2101也可以是信號傳輸方法。

記憶體控制器2103可以控制半導體記憶體裝置2105和卡介面701之間的數據交換。

半導體記憶體裝置2105可以包括圖1至圖3中的阻抗校準電路10、阻抗校準電路20和阻抗校準電路30中的任意一個。因此，半導體記憶體裝置2105可以在操作電壓模式下執行阻抗匹配操作。

本發明的上述實施例是說明性的而不是限制性的。各種替代形式和等同形式是可能的。本發明不限制於本文所述的實施例。本發明也不限於任意特定類型的半導體裝置。鑒於本發明內容，其他添加、刪減或修改是顯而易見的，並且旨在落入所附申請專利範圍的範圍內。

10:阻抗校準電路

110:第一調整電路

120:第二調整電路

EI:控制信號

NCODE<0：N>:第二控制碼

NZQ:校準節點

PCODE<0：N>:第一控制碼

RZQ:外部電阻

VDAC1:第一變化電壓

VDAC2:第二變化電壓

VREF1:第一參考電壓

VREF2:第二參考電壓

ZQ:焊盤

Claims (8)

1. 一種阻抗校準電路，其包括：調整電路，其被配置為基於施加至與校準焊盤耦接的校準節點的變化電壓和參考電壓來產生校準碼，並且將根據基於操作電壓模式產生的控制信號而由校準碼產生的電壓施加至校準節點，其中，調整電路包括多個支路電路，並且支路電路中的至少一個支路電路包括基於控制信號而選擇性地耦接至校準節點的多個支路；其中，校準碼包括一第一控制碼和第二控制碼，以及調整電路包括：第一調整電路，其被配置為基於施加至校準節點的第一變化電壓和第一參考電壓來產生第一控制碼，並且將基於控制信號由第一控制碼產生的電壓施加至校準節點，以及第二調整電路，其被配置為基於第二變化電壓和第二參考電壓來產生第二控制碼，並且將基於控制信號由第二控制碼產生的電壓施加至施加有第二變化電壓的節點，其中，第一調整電路包括：第一計數器，其被配置為基於第一參考電壓和第一變化電壓來產生第一控制碼；以及第一數位/類比(D/A)轉換器，其具有基於第一控制碼和控制信號確定的阻抗；其中，第二調整電路包括： 第二計數器，其被配置為基於第二參考電壓和第二變化電壓來產生第二控制碼；第二數位/類比(D/A)轉換器，其具有基於第一控制碼和控制信號確定的阻抗；以及第三數位/類比(D/A)轉換器，其具有基於第二控制碼和控制信號確定的阻抗。
2. 如請求項1所述的阻抗校準電路，其中，第一數位/類比(D/A)轉換器包括多個支路電路，並且支路電路中的至少一個支路電路包括基於控制信號而選擇性地耦接至校準節點的多個支路。
3. 如請求項1所述的阻抗校準電路，其中，第二數位/類比(D/A)轉換器和第三數位/類比(D/A)轉換器中的每一個包括多個支路電路，並且支路電路中的至少一個支路電路包括基於控制信號而選擇性地耦接至施加有第二變化電壓的節點的多個支路。
4. 如請求項1所述的阻抗校準電路，其中，至少一個支路電路包括：第一支路，其由校準碼的任意一位元的代碼致能；第二支路，其由校準碼的任意一位元的代碼致能；以及選擇器，其被配置為選擇性地將第一支路和第二支路耦接至變化電壓的輸出節點。
5. 如請求項1所述的阻抗校準電路，其中，第一支路具有與第二支路不同的電阻值。
6. 一種半導體記憶體裝置，其包括：阻抗校準電路，其被配置為基於施加至與校準焊盤耦接的校準節點的變化電壓和參考電壓來產生校準碼，並且將根據基於操作電 壓模式產生的控制信號而由校準碼產生的電壓施加至校準節點；以及數據輸入/輸出驅動器，其被配置為基於校準碼和控制信號來調整阻抗值，其中，阻抗校準電路包括多個支路電路，並且支路電路中的至少一個支路電路包括回應於控制信號而選擇性地耦接至校準節點的多個支路，其中，校準碼包括第一控制碼和第二控制碼，以及阻抗校準電路包括：第一調整電路，其被配置為基於施加至校準節點的第一變化電壓和第一參考電壓來產生第一控制碼，並且將基於控制信號而由第一控制碼產生的電壓施加至校準節點，以及第二調整電路，其被配置為基於第二變化電壓和第二參考電壓來產生第二控制碼，並且將基於控制信號而由第二控制碼產生的電壓到施加至施加有第二變化電壓的節點；其中，第一調整電路包括：第一計數器，其被配置為基於第一參考電壓和第一變化電壓來產生第一控制碼；以及第一數位/類比D/A轉換器，其具有基於第一控制碼和控制信號確定的阻抗；其中，第二調整電路包括：第二計數器，其被配置為基於第二參考電壓和第二變化電壓來產生第二控制碼； 第二數位/類比(D/A)轉換器，其具有基於第一控制碼和控制信號確定的阻抗；以及第三數位/類比(D/A)轉換器，其具有基於第二控制碼和控制信號確定的阻抗。
7. 如請求項6所述的半導體記憶體裝置，其中，至少一個支路電路包括：第一支路，其由校準碼的任意一位元的代碼致能；第二支路，其由校準碼的任意一位元的代碼致能；以及選擇器，其被配置為選擇性地將第一支路和第二支路耦接至變化電壓的輸出節點。
8. 如請求項7所述的半導體記憶體裝置，其中，第一支路具有與第二支路不同的電阻值。

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