KR102526624B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR102526624B1 KR102526624B1 KR1020180052755A KR20180052755A KR102526624B1 KR 102526624 B1 KR102526624 B1 KR 102526624B1 KR 1020180052755 A KR1020180052755 A KR 1020180052755A KR 20180052755 A KR20180052755 A KR 20180052755A KR 102526624 B1 KR102526624 B1 KR 102526624B1
- Authority
- KR
- South Korea
- Prior art keywords
- code
- chip
- signal
- circuit
- response
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56012—Timing aspects, clock generation, synchronisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/02—Details
- H03B5/04—Modifications of generator to compensate for variations in physical values, e.g. power supply, load, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
- H03B5/1271—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the frequency being controlled by a control current, i.e. current controlled oscillators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
감지 인에이블 신호에 응답하여 제 1 오실레이터 신호를 생성하고, ZQ 인에이블 신호에 응답하여 ZQ 회로를 활성화시키는 제 1 칩; 및 상기 감지 인에이블 신호에 응답하여 상기 제 1 오실레이터 신호의 주파수와 제 2 오실레이터 신호의 주파수를 비교하여 상기 ZQ 인에이블 신호를 생성하는 제 2 칩을 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 집적화되면서 복수개의 단일 칩들 적층한 형태로 구성되기도 한다.
적층된 칩들 각각은 동작 환경과 공정이 다를 수 있어, 적층된 칩들의 동작 속도가 서로 다를 수 있다.
적층된 칩들 각각은 인가 받는 전압 레벨이 서로 다를 수 있고, 각 칩의 온도가 다를 수 있어, 각 칩의 동작 속도가 다를 수 있다.
본 발명은 적층된 각 칩들의 동작 속도를 동일하게 제어할 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 감지 인에이블 신호에 응답하여 제 1 오실레이터 신호를 생성하고, ZQ 인에이블 신호에 응답하여 ZQ 회로를 활성화시키는 제 1 칩; 및 상기 감지 인에이블 신호에 응답하여 상기 제 1 오실레이터 신호의 주파수와 제 2 오실레이터 신호의 주파수를 비교하여 상기 ZQ 인에이블 신호를 생성하는 제 2 칩을 포함하며, 상기 제 1 칩은 관통 전극을 통해 상기 제 1 오실레이터 신호를 상기 제 2 칩으로 전달하고, 상기 제 2 칩은 상기 ZQ 인에이블 신호를 상기 관통 전극을 통해 상기 제 1 칩으로 전달한다.
본 발명의 실시예에 따른 반도체 장치는 관통 전극을 통해 제 1 칩과 전기적으로 연결된 제 2 칩; 및 제 1 오실레이터 신호를 생성하며, 상기 제 2 칩으로부터 전달된 제 2 오실레이터 신호와 상기 제 1 오실레이터 신호를 비교하여 상기 제 2 칩으로 비교 결과를 출력하는 상기 제 1 칩을 포함한다.
본 발명의 실시예에 따른 반도체 장치는 감지 인에이블 신호에 응답하여 ZQ 켈리브레이션 코드를 생성하고, 업데이트 신호에 응답하여 칩 내부의 신호 전달 시간을 제어하는 제 1 칩; 및 기준 코드와 상기 ZQ 켈리브레이션 코드를 비교하여 상기 업데이트 신호를 생성하는 제 2 칩을 포함하며, 상기 제 1 칩은 관통 전극을 통해 상기 ZQ 켈리브레이션 코드를 상기 제 2 칩에 전달하고, 상기 제 2 칩은 상기 관통 전극을 통해 상기 업데이트 신호를 상기 제 1 칩에 전달한다.
본 발명의 실시예에 따른 반도체 장치는 관통 전극을 통해 제 1 칩과 전기적으로 연결된 제 2 칩; 및 상기 제 2 칩으로부터 생성된 ZQ 켈리브레이션 코드와 기준 코드를 비교하여 상기 제 2 칩으로 비교 결과를 출력하는 상기 제 1 칩을 포함한다.
본 발명에 따른 반도체 장치는 적층된 각 칩들이 동일한 동작 속도로 동작 가능하게 함으로써, 반도체 장치의 동작 성능 향상 및 전류 소모를 감소시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 비교 회로의 구성도,
도 3은 도 2의 제 1 주파수 비교 회로의 구성도,
도 4는 도 3의 제 1 주파수 비교 회로의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도,
도 6는 도 4의 비교 회로의 구성도,
도 7은 도 6의 제 1 업데이트 신호 생성 회로의 구성도이다.
도 2는 도 1의 비교 회로의 구성도,
도 3은 도 2의 제 1 주파수 비교 회로의 구성도,
도 4는 도 3의 제 1 주파수 비교 회로의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도,
도 6는 도 4의 비교 회로의 구성도,
도 7은 도 6의 제 1 업데이트 신호 생성 회로의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 복수개의 관통 전극(TE_1 ~ TE_8)를 통해 적층된 제 1 내지 제 3 칩(100, 200, 300)을 포함할 수 있다. 상기 관통 전극(TE_1 ~ TE_8)은 TSV(Through Silicon Via), 및 마이크로 범프(micro bump)등과 같이, 칩과 칩 사이를 전기적으로 연결시키는 모든 구성 요소를 포함할 수 있다.
상기 제 1 내지 제 3 칩(100, 200, 300)은 복수개의 관통 전극(TE_1 ~TE_8)을 통해 전기적으로 연결되며, 적층될 수 있다. 이때, 상기 제 1 칩(100)은 외부 제어 회로(예를 들어, 컨트롤러, 미도시)와 전기적으로 연결될 수 있고, 상기 외부 제어 회로와 상기 제 2 및 제 3 칩(200, 300)을 전기적으로 연결시킬 수도 있다. 상기 복수개의 관통 전극(TE_1 ~ TE_8) 각각은 서로 다른 칩들 사이에 하나의 신호를 송수신하도록 연결될 수 있다.
상기 제 1 칩(100)은 비교 회로(110)를 포함할 수 있다.
상기 비교 회로(110)는 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 및 제 3 칩(200, 300)으로부터 전달되는 제 1 오실레이터 신호(OSC_1) 및 제 2 오실레이터 신호(OSC_2)와 제 0 오실레이터 신호(OSC_R)를 비교하여 상기 제 2 및 제 3 칩(200, 300)에 제 1 및 제 2 ZQ 인에이블 신호(EN_1, EN_2)를 제공할 수 있다. 예를 들어, 상기 비교 회로(110)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 0 오실레이터 신호(OSC_R)와 상기 제 1 오실레이터 신호(OSC_1)의 주파수를 비교하여 상기 제 1 ZQ 인에이블 신호(EN_1)를 생성할 수 있다. 상기 비교 회로(110)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 0 오실레이터 신호(OSC_R)와 상기 제 2 오실레이터 신호(OSC_2)의 주파수를 비교하여 상기 제 2 ZQ인에이블 신호(EN_2)를 생성할 수 있다. 이때, 상기 제 0 오실레이터 신호(OSC_R)는 온도 및 전압 변화와는 무관하게 일정할 주파수를 갖는 신호이고, 상기 제 1 및 제 2 오실레이터 신호(OSC_1, OSC_2)는 온도 및 전압 변화에 따라 주파수가 가변되는 신호일 수 있다. 상기 감지 인에이블 신호(Det_en)는 외부 제어 회로로부터 전달 받은 명령에 의해 생성된 신호일 수 있다.
상기 제 1 칩(100)은 상기 비교 회로(110) 이외에 제 0 오실레이터(120)를 더 포함할 수 있다. 상기 제 0 오실레이터(120)는 온도 및 전압 변화와는 무관하게 일정한 주파수를 갖는 상기 제 0 오실레이터 신호(OSC_R)를 생성할 수 있다.
그러므로, 상기 제 1 칩(100)은 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 및 제 3 칩(200, 300)으로부터 전달받는 상기 제 1 및 제 2 오실레이터 신호(OSC_1, OSC_2) 각각을 상기 제 0 오실레이터 신호(OSC_r)와 비교하여 상기 제 1 및 제 2 ZQ 인에이블 신호(EN_1, EN_2)를 상기 제 2 및 제 3 칩(200, 300)에 제공할 수 있다.
상기 제 2 칩(200)은 상기 제 1 칩(100)으로부터 상기 감지 인에이블 신호(Det_en) 및 상기 제 1 ZQ 인에이블 신호(EN_1)를 제공 받을 수 있고, 상기 제 1 오실레이터 신호(OSC_1)를 상기 제 1 칩(100)으로 제공할 수 있다.
상기 제 2 칩(200)은 제 1 오실레이터(210), 제 1 ZQ 회로(220) 및 제 1 타이밍 조절 회로(230)를 포함할 수 있다.
상기 제 1 오실레이터(210)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 1 오실레이터 신호(OSC_1)를 생성할 수 있다. 이때, 상기 제 1 오실레이터(210)는 전압 및 온도 변화에 따라 주파수가 가변되는 상기 제 1 오실레이터 신호(OSC_1)를 생성할 수 있다.
상기 제 1 ZQ 회로(220)는 상기 제 1 ZQ 인에이블 신호(EN_1)가 인에이블되면 제 1 ZQ 켈리브레이션 코드(ZQ_code1)를 생성할 수 있다. 상기 제 1 ZQ 회로(220)는 ZQ 켈리브레이션 회로를 포함할 수 있다.
상기 제 1 타이밍 조절 회로(230)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)에 응답하여 상기 제 2 칩(200)의 내부 회로들 사이에 송수신되는 신호들의 전달 타이밍을 제어할 수 있다. 예를 들어, 상기 제 1 타이밍 조절 회로(230)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값이 증가하면 상기 제 2 칩(200) 내부에 송수신 되는 신호들의 전달 시간을 증가시키거나, 감소시킬 수 있다.
상기 제 3 칩(300)은 상기 제 1 칩(100)으로부터 상기 감지 인에이블 신호(Det_en) 및 상기 제 2 ZQ 인에이블 신호(EN_2)를 제공 받을 수 있고, 상기 제 2 오실레이터 신호(OSC_2)를 상기 제 1 칩(100)으로 제공할 수 있다.
상기 제 3 칩(300)은 제 2 오실레이터(310), 제 2 ZQ 회로(320) 및 제 2 타이밍 조절 회로(330)를 포함할 수 있다.
상기 제 2 오실레이터(310)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 오실레이터 신호(OSC_2)를 생성할 수 있다. 이때, 상기 제 2 오실레이터(310)는 전압 및 온도 변화에 따라 주파수가 가변되는 상기 제 2 오실레이터 신호(OSC_2)를 생성할 수 있다.
상기 제 2 ZQ 회로(320)는 상기 제 2 ZQ 인에이블 신호(EN_2)가 인에이블되면 제 2 ZQ 켈리브레이션 코드(ZQ_code2)를 생성할 수 있다. 상기 제 2 ZQ 회로(320)는 ZQ 켈리브레이션 회로를 포함할 수 있다.
상기 제 2 타이밍 조절 회로(330)는 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)에 응답하여 상기 제 3 칩(300)의 내부 회로들 사이에 송수신되는 신호들의 전달 타이밍을 제어할 수 있다. 예를 들어, 상기 제 2 타이밍 조절 회로(330)는 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)의 코드 값이 증가하면 상기 제 3 칩(300) 내부에 송수신 되는 신호들의 전달 시간을 증가시키거나, 감소시킬 수 있다.
제 1 내지 제 5 관통 전극(TE_1 ~ TE_5)은 상기 제 1 칩(100)과 상기 제 2 칩(200) 사이에 배치되며, 상기 제 1 칩(100)과 상기 제 2 칩(200) 사이에 신호들을 송수신할 수 있다. 제 6 내지 제 8 관통 전극(TE_6 ~ TE_8)은 상기 제 2 칩(200)과 상기 제 3 칩(300) 사이에 배치되며, 상기 제 2 칩(200)과 상기 제 3 칩(300) 사이에 신호들을 송수신할 수 있다. 상기 제 1 및 제 6 관통 전극(TE_1, TE_6)을 통해 상기 제 2 ZQ 인에이블 신호(EN_2)는 상기 제 1 칩(100)으로부터 상기 제 2 칩(200)을 거쳐 상기 제 3 칩(300)에 전달될 수 있다. 상기 제 2 관통 전극(TE_2)을 통해 상기 제 1 ZQ 인에이블 신호(EN_1)는 상기 제 1 칩(100)으로부터 상기 제 2 칩(200)에 전달될 수 있다. 상기 제 3 및 제 7 관통 전극(TE_3, TE_7)을 통해 상기 제 2 오실레이터 신호(OSC_2)는 상기 제 3 칩(300)으로부터 상기 제 2 칩(200)을 거쳐 상기 제 1 칩(100)에 전달될 수 있다. 상기 제 4 관통 전극(TE_4)을 통해 상기 제 1 오실레이터 신호(OSC_1)는 상기 제 2 칩(200)으로부터 상기 제 1 칩(100)에 전달될 수 있다. 상기 제 5 및 제 8 관통 전극(TE_5, TE_8)을 통해 상기 감지 인에이블 신호(Det_en)는 상기 1 칩(100)으로부터 상기 제 2 및 제 3 칩(200, 300)에 전달될 수 있다.
상기 비교 회로(110)는 도 2에 도시된 바와 같이, 제 1 및 제 2 주파수 비교 회로(111, 112)를 포함할 수 있다.
상기 제 1 주파수 비교 회로(111)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 0 오실레이터 신호(OSC_r) 및 상기 제 1 오실레이터 신호(OSC_1)에 응답하여 상기 제 1 ZQ 인에이블 신호(EN_1)를 생성할 수 있다. 예를 들어, 상기 제 1 주파수 비교 회로(111)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 1 오실레이터 신호(OSC_1)의 주파수가 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 기준으로 설정된 범위(예를 들어, 10Hz) 밖의 주파수이면 상기 제 1 ZQ 인에이블 신호(EN_1)를 인에이블시킨다. 더욱 상세히 설명하면, 상기 제 1 주파수 비교 회로(111)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 1 오실레이터 신호(OSC_1)의 주파수가 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 기준으로 10Hz보다 높은 주파수이거나 낮은 주파수이면 상기 제 1 ZQ 인에이블 신호(EN_1)를 인에이블시킨다.
상기 제 2 주파수 비교 회로(112)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 0 오실레이터 신호(OSC_r) 및 상기 제 2 오실레이터 신호(OSC_2)에 응답하여 상기 제 2 ZQ 인에이블 신호(EN_2)를 생성할 수 있다. 예를 들어, 상기 제 2 주파수 비교 회로(112)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 오실레이터 신호(OSC_2)의 주파수가 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 기준으로 설정된 범위(예를 들어, 10Hz) 밖의 주파수이면 상기 제 2 ZQ 인에이블 신호(EN_2)를 인에이블시킨다. 더욱 상세히 설명하면, 상기 제 2 주파수 비교 회로(112)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 오실레이터 신호(OSC_2)의 주파수가 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 기준으로 10Hz보다 높은 주파수이거나 낮은 주파수이면 상기 제 2 ZQ 인에이블 신호(EN_2)를 인에이블시킨다.
상기 제 1 및 제 2 주파수 비교 회로(111, 112)는 입출력되는 신호만 다를 뿐 동일하게 구성될 수 있다.
도 3과 도 4를 참조하여 상기 제 1 주파수 비교 회로(111)를 설명하면 다음과 같다.
상기 제 1 주파수 비교 회로(111)는 도 3에 도시된 바와 같이, 제 1 및 제 2 TDC 회로(111-1, 111-2), 감산 회로(111-3) 및 코드 비교 회로(111-4)를 포함할 수 있다.
상기 제 1 TDC 회로(111-1)는 상기 제 1 오실레이터 신호(OSC_1)에 응답하여 제 1 주기 코드(T_c1)를 생성할 수 있다. 예를 들어, 상기 제 1 TDC 회로(111-1)는 상기 제 1 오실레이터 신호(OSC_1)의 주기에 대응되는 코드 값을 갖는 상기 제 1 주기 코드(T_c1)를 생성할 수 있다. 도 4를 참조하여 더욱 상세히 설명하면, 상기 제 1 TDC 회로(111-1)는 상기 제 1 오실레이터 신호(OSC_1)의 특정 레벨, 예를 들어 하이 레벨 구간 크기에 대응하는 코드 값의 상기 제 1 주기 코드(T_c1)를 생성할 수 있다.
상기 제 2 TDC 회로(111-2)는 상기 제 0 오실레이터 신호(OSC_r)에 응답하여 제 2 주기 코드(T_c2)를 생성할 수 있다. 예를 들어, 상기 제 2 TDC 회로(111-2)는 상기 제 0 오실레이터 신호(OSC_r)의 주기에 대응되는 코드 값을 갖는 상기 제 2 주기 코드(T_c2)를 생성할 수 있다. 도 4를 참조하여 더욱 상세히 설명하면, 상기 제 2 TDC 회로(111-2)는 상기 제 0 오실레이터 신호(OSC_r)의 특정 레벨, 예를 들어 하이 레벨 구간 크기에 대응하는 코드 값의 상기 제 2 주기 코드(T_c2)를 생성할 수 있다. 상기 제 1 및 제 2 TDC 회로(111-1, 111-2) 각각은 타임 투 디지털 컨버터(Time to Digital Converter)를 포함할 수 있다.
상기 감산 회로(111-3)는 상기 제1 주기 코드(T_c1) 및 상기 제 2 주기 코드(T_c2)를 감산 연산하여 감산 코드(S_code)를 생성할 수 있다. 도 4와 같이, 상기 감산 코드(S_code)의 코드 값은 상기 제 1 오실레이터 신호(OSC_1)의 주파수와 상기 제 0 오실레이터 신호(OSC_r)의 주파수 차이에 대응되는 값일 수 있다.
상기 코드 비교 회로(111-4)는 상기 감산 코드(S_code)와 오프셋 코드(OS_code)를 비교하여 제 1 ZQ 인에이블 신호(EN_1)를 생성할 수 있다. 예를 들어, 상기 코드 비교 회로(111-4)는 상기 감산 코드(S_code)의 코드 값이 상기 오프셋 코드(OS_code)의 코드 값보다 크면 상기 제 1 ZQ 인에이블 신호(EN_1)를 인에이블시킬 수 있다. 상기 코드 비교 회로(111-4)는 상기 감산 코드(S_code)의 코드 값이 상기 오프셋 코드(OS_code)의 코드 값보다 작으면 상기 제 1 ZQ 인에이블 신호(EN_1)를 디스에이블시킬 수 있다.
이와 같이 구성된 상기 제 1 주파수 비교 회로(111)는 상기 제 1 오실레이터 신호(OSC_1)의 주파수가 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 기준으로 설정된 범위밖의 주파수이면 즉, 상기 제 1 오실레이터 신호(OSC_1)의 주파수를 코드화한 상기 제 1 주기 코드(T_c1)의 코드 값이 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 코드화한 상기 제 2 주기 코드(T_c2)의 코드 값보다 설정된 상기 오프셋 코드(OS_code)의 코드 값보다 크면 상기 제 1 ZQ 인에이블 신호(EN_1)를 인에이블시킬 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
본 발명의 실시예에 따른 반도체 장치에 외부에서 감지 인에이블 신호(Det_en)를 인에이블시키라는 명령 또는 신호가 입력된다.
도 1에 도시된 본 발명의 실시예에 따른 반도체 장치를 3개의 칩(100, 200, 300)이 적층된 구조를 예로 설명할 뿐 이에 한정하는 것은 아니다.
상기 감지 인에이블 신호(Det_en)가 인에이블되면 제 1 칩(100)은 상기 제 2 및 제 3 칩(200, 300)으로부터 전달 받는 제 1 및 제 2 오실레이터 신호(OSC_1, OSC_2)와 제 0 오실레이터 신호(OSC_r)의 주파수를 비교하여 비교 결과를 제 1 및 제 2 ZQ 인에이블 신호(EN_1, EN_2)로서 상기 제 2 및 제 3 칩(200, 300)에 전달할 수 있다.
각 칩의 동작에 대해 더욱 상세히 설명하면 다음과 같다.
상기 제 2 칩(200)은 상기 감지 인에이블 신호(Det_en)가 인에이블되면 제 1 오실레이터(210)가 온도 또는 전압 변화에 따라 주파수가 가변되는 상기 제 1 오실레이터 신호(OSC_1)를 생성하여 상기 제 1 칩(100)에 제공한다.
상기 제 3 칩(300)은 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 오실레이터(310)가 온도 또는 전압 변화에 따라 주파수가 가변되는 상기 제 2 오실레이터 신호(OSC_2)를 생성하여 상기 제 1 칩(100)에 제공한다.
상기 제 1 칩(100)은 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 및 제 3 칩(200, 300)으로부터 전달 받은 상기 제 1 및 제 2 오실레이터 신호(OSC_1, OSC_2) 각각과 상기 제 0 오실레이터 신호(OSC_r)를 비교하고, 비교 결과를 상기 제 1 및 제 2 ZQ 인에이블 신호(EN_1, EN_2)로서 상기 제 2 및 제 3 칩(200, 300)에 전달할 수 있다.
상기 제 1 칩(100)는 상기 제 1 및 제 2 오실레이터 신호(OSC_1, OSC_2) 각각과 상기 제 0 오실레이터 신호(OSC_r)를 비교하고 상기 제 1 및 제 2 ZQ 인에이블 신호(EN_1, EN_2)를 생성하는 비교 회로(110)를 포함한다.
상기 비교 회로(110)는 상기 제 1 오실레이터 신호(OSC_1)의 주파수가 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 기준으로 설정된 범위 밖의 주파수이면 상기 제 1 ZQ 인에이블 신호(EN_1)를 인에이블시킨다. 또한 상기 비교 회로(110)는 상기 제 2 오실레이터 신호(OSC_1)의 주파수가 상기 제 0 오실레이터 신호(OSC_r)의 주파수를 기준으로 설정된 범위 밖의 주파수이면 상기 제 2 ZQ 인에이블 신호(EN_2)를 인에이블시킨다.
상기 제 2 칩(200)은 상기 제 1 ZQ 인에이블 신호(EN_1)가 인에이블되면 제 1 ZQ 회로(220)를 활성화시킨다. 활성화된 상기 제 1 ZQ 회로(220)는 제 1 ZQ 켈리브레이션 코드(ZQ_code1)를 생성한다. 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)는 제 1 타이밍 조절 회로(230)에 입력되며, 상기 제 1 타이밍 조절 회로(230)는 상기 제 2 칩(200)의 내부 회로들 사이에 전송되는 신호들의 전달 타이밍을 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)에 응답하여 제어한다.
상기 제 3 칩(300)은 상기 제 2 ZQ 인에이블 신호(EN_2)가 인에이블되면 제 2 ZQ 회로(320)를 활성화시킨다. 활성화된 상기 제 2 ZQ 회로(320)는 제 2 ZQ 켈리브레이션 코드(ZQ_code2)를 생성한다. 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)는 제 2 타이밍 조절 회로(330)에 입력되며, 상기 제 2 타이밍 조절 회로(330)는 상기 제 3 칩(300)의 내부 회로들 사이에 전송되는 신호들의 전달 타이밍을 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)에 응답하여 제어한다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 감지 인에이블 신호(Det_en)가 인에이블되면 적층된 각 칩으로부터 전압 및 온도에 따라 주파수가 가변되는 오실레이터 신호를 생성하도록 구성된다. 각 칩에서 생성된 오실레이터 신호가 설정된 범위 밖의 주파수를 갖는 신호인지를 판단하고 즉, 각 칩의 전압 또는 온도 변화가 설정된 범위보다 큰 변화인가를 판단하고, 그 변화가 크면 각 칩에 각각 제공되는 ZQ 인에이블 신호를 인에이블시킨다. 인에이블된 ZQ 인에이블 신호를 입력 받은 칩은 ZQ 회로 즉, ZQ 켈리브레이션 회로를 활성화시키고, ZQ 켈리브레이션 코드를 생성하며, 생성된 ZQ 켈리브레이션 코드에 응답하여 내부 신호들의 전달 타이밍(지연 시간 or 레이턴시등)이 재설정된다.
결국, 본 발명의 실시예에 따른 반도체 장치는 적층된 각 칩들의 동작 속도를 동일하게 유지할 수 있어, 반도체 장치의 동작 성능을 향상시킴과 동시에 전류 소모도 줄일 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 도 5에 도시된 바와 같이, 제 1 내지 제 3 칩(100, 200, 300)을 포함할 수 있다.
상기 제 1 내지 제 3 칩(100, 200, 300)은 복수개의 관통 전극(TE_1 ~ TE_8)를 통해 전기적으로 연결되며, 적층될 수 있다. 이때, 상기 제 1 칩(100)은 외부 제어 회로(예를 들어, 컨트롤러, 미도시)와 전기적으로 연결될 수 있고, 상기 외부 제어 회로와 상기 제 2 및 제 3 칩(200, 300)을 전기적으로 연결시킬 수도 있다. 상기 관통 전극(TE_1 ~ TE_8)은 TSV(Through Silicon Via), 및 마이크로 범프(micro bump)등과 같이, 칩과 칩 사이를 전기적으로 연결시키는 모든 구성 요소를 포함할 수 있다.
상기 제 1 칩(100)은 상기 제 2 및 제 3 칩(200, 300)으로부터 전달 받은 제 1 및 제 2 ZQ 켈리브레이션 코드(ZQ_code1, ZQ_code2)와 기준 코드(Code_ref)를 비교하고, 비교 결과를 제 1 및 제 2 업데이트 신호(UP_dA, UP_dB)로서 상기 제 2 및 제 3 칩(200,300)에 전달할 수 있다. 예를 들어, 상기 제 1 칩(100)은 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)와 상기 기준 코드(Code_ref)를 비교하고, 비교 결과를 상기 제 1 업데이트 신호(UP_dA)로서 상기 제 2 칩(200)에 전달할 수 있다. 상기 제 1 칩(100)은 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)와 상기 기준 코드(Code_ref)를 비교하고, 비교 결과를 상기 제 2 업데이트 신호(UP_dB)로서 상기 제 3 칩(300)에 전달할 수 있다.
상기 제 1 칩(100)은 비교 회로(110)를 포함할 수 있다.
상기 비교 회로(110)는 상기 기준 코드(Code_ref)와 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값을 비교하여, 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)가 상기 기준 코드(Code_ref)를 기준으로 설정된 범위 밖의 코드 값이면 상기 제 1 업데이트 신호(UP_dA)를 생성할 수 있다. 이때, 상기 비교 회로(110)는 상기 기준 코드(Code_ref)와 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값 차에 대응하는 값을 갖는 상기 제 1 업데이트 신호(UP_dA)를 생성할 수 있다. 또한 상기 비교 회로(110)는 상기 기준 코드(Code_ref)와 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)의 코드 값을 비교하여 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)가 상기 기준 코드(Code_ref)를 기준으로 설정된 범위 밖의 코드 값이면 상기 제 2 업데이트 신호(UP_dB)를 생성할 수 있다. 이때, 상기 비교 회로(110)는 상기 기준 코드(Code_ref)와 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)의 코드 값 차에 대응하는 값을 상기 제 2 업데이트 신호(UP_dB)를 생성할 수 있다.
상기 제 2 칩(200)은 제 1 ZQ 회로(210) 및 제 1 타이밍 조절 회로(220)를 포함할 수 있다.
상기 제 1 ZQ 회로(210)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)를 생성한다.
상기 제 1 타이밍 조절 회로(220)는 상기 제 1 업데이트 신호(UP_dA)에 응답하여 상기 제 2 칩(200) 내부에 전송되는 신호들의 전달 타이밍을 제어할 수 있다.
상기 제 3 칩(300)은 제 2 ZQ 회로(310) 및 제 2 타이밍 조절 회로(320)를 포함할 수 있다.
상기 제 2 ZQ 회로(310)는 상기 감지 인에이블 신호(Det_en)가 인에이블되면 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)를 생성한다.
상기 제 2 타이밍 조절 회로(320)는 상기 제 2 업데이트 신호(UP_dB)에 응답하여 상기 제 3 칩(300) 내부에 전송되는 신호들의 전달 타이밍을 제어할 수 있다.
상기 제 1 및 제 2 ZQ 회로(210, 310) 각각은 ZQ 켈리브레이션 회로로 구현할 수 있다.
상기 비교 회로(110)는 도 6에 도시된 바와 같이, 제 1 및 제 2 업데이트 신호 생성 회로(111, 112)를 포함할 수 있다.
상기 제 1 업데이트 신호 회로(111)는 상기 기준 코드(Code_ref)와 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값 차에 응답하여 상기 제 1 업데이트 신호(UP_dA)를 생성할 수 있다. 예를 들어, 상기 제 1 업데이트 신호 생성 회로(111)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)와 상기 기준 코드(Code_ref)의 코드 값의 차이에 대응하는 값을 갖는 상기 제 1 업데이트 신호(UP_dA)를 생성할 수 있다.
상기 제 2 업데이트 신호 회로(112)는 상기 기준 코드(Code_ref)와 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)의 코드 값 차에 응답하여 상기 제 2 업데이트 신호(UP_dB)를 생성할 수 있다. 예를 들어, 상기 제 2 업데이트 신호 생성 회로(112)는 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)와 상기 기준 코드(Code_ref)의 코드 값의 차이에 대응하는 값을 갖는 상기 제 2 업데이트 신호(UP_dB)를 생성할 수 있다.
상기 제 1 및 제 2 업데이트 신호 생성 회로(111, 112)는 입출력되는 신호만 다를 뿐, 동일한 구성일 수 있다.
상기 제 1 업데이트 신호 생성 회로(111)는 도 7에 도시된 바와 같이, 코드 비교 회로(111-1), 가산 회로(111-2), 감산 회로(111-3), 선택 회로(111-4) 및 출력 제어 회로(111-5)를 포함할 수 있다.
상기 코드 비교 회로(111-1)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)와 상기 기준 코드(Code_ref)의 코드 값을 비교하여 코드 비교 신호(C_c)를 생성할 수 있다. 예를 들어, 상기 코드 비교 회로(111-1)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)와 상기 기준 코드(Code_ref)의 코드 값 차에 대한 정보를 상기 코드 비교 신호(C_c)로서 출력할 수 있다. 상기 코드 비교 신호(C_c)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)와 상기 기준 코드(Code_ref)의 코드 값 중 어느 코드가 얼마만큼 더 큰지 또는 얼마만큼 더 작은지에 대한 정보를 포함할 수 있다.
상기 가산 회로(111-2)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1) 및 상기 코드 비교 신호(C_c)에 응답하여 가산 코드(A_code)를 생성할 수 있다. 예를 들어, 상기 가산 회로(111-2)는 상기 코드 비교 신호(C_c)에 응답하여 활성화되고, 상기 코드 비교 신호(C_c)가 포함하는 정보 즉, 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)와 상기 기준 코드(Code_ref)의 코드 값 차에 대한 정보만큼 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값을 증가시켜 상기 가산 코드(A_code)로서 출력할 수 있다. 이때, 상기 가산 회로(111-2)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)가 상기 기준 코드(Code_ref)의 코드 값보다 작을 때 활성화될 수 있다.
상기 감산 회로(111-3)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1) 및 상기 코드 비교 신호(C_c)에 응답하여 감산 코드(S_code)를 생성할 수 있다. 예를 들어, 상기 감산 회로(111-3)는 상기 코드 비교 신호(C_c)에 응답하여 활성화되고, 상기 코드 비교 신호(C_c)가 포함하는 정보 즉, 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)와 상기 기준 코드(Code_ref)의 코드 값 차에 대한 정보만큼 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값을 감소시켜 상기 가산 코드(A_code)로서 출력할 수 있다. 이때, 상기 감산 회로(111-3)는 상기 제 1 켈리브레이션 코드(ZQ_code1)가 상기 기준 코드(Code_ref)의 코드 값보다 클 때 활성화될 수 있다.
상기 선택 회로(111-4)는 상기 코드 비교 신호(C_c)에 응답하여 상기 가산 코드(A_code) 및 상기 감산 코드(S_code) 중 하나를 선택 코드(Sel_code)로서 출력할 수 있다. 예를 들어, 상기 선택 회로(111-4)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)가 상기 기준 코드(Code_ref)의 코드 값보다 작다는 정보를 포함하는 상기 코드 비교 신호(C_c)에 응답하여 상기 가산 코드(A_code)를 상기 선택 코드(Sel_code)로서 출력할 수 있다. 상기 선택 회로(111-4)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)가 상기 기준 코드(Code_ref)의 코드 값보다 크다는 정보를 포함하는 상기 코드 비교 신호(C_c)에 응답하여 상기 가산 코드(A_code)를 상기 선택 코드(Sel_code)로서 출력할 수 있다.
상기 출력 제어 회로(111-5)는 상기 선택 코드(Sel_code) 및 상기 감지 인에이블 신호(Det_en)에 응답하여 상기 제 1 업데이트 신호(UP_dA)를 생성할 수 있다. 예를 들어, 상기 출력 제어 회로(111-5)는 상기 선택 코드(Sel_code)를 디코딩하여 상기 제 1 업데이트 신호(UP_dA)를 생성하고, 상기 감지 인에이블 신호(Det_en)가 디스에이블될 때 생성된 상기 제 1 업데이트 신호(UP_dA)를 출력할 수 있다. 이때, 상기 출력 제어 회로(111-5)는 상기 선택 코드(Sel_code)를 디코딩하여 상기 제 1 업데이트 신호(UP_dA)를 생성하는 디코딩 회로 및 생성된 상기 제 1 업데이트 신호(UP_dA)를 상기 감지 인에이블 신호(Det_en)가 디스에이블될 때 출력하는 플립플롭을 포함할 수 있다.
제 1 내지 제 5 관통 전극(TE_1 ~ TE_5)은 상기 제 1 칩(100)과 상기 제 2 칩(200) 사이에 배치되며, 상기 제 1 칩(100)과 상기 제 2 칩(200) 사이에 신호들을 송수신할 수 있다. 제 6 내지 제 8 관통 전극(TE_6 ~ TE_8)은 상기 제 2 칩(200)과 상기 제 3 칩(300) 사이에 배치되며, 상기 제 2 칩(200)과 상기 제 3 칩(300) 사이에 신호들을 송수신할 수 있다. 상기 제 1 및 제 6 관통 전극(TE_1, TE_6)을 통해 상기 감지 인에이블 신호(Det_en)는 상기 제 1 칩(100)으로부터 상기 제 2 칩(200) 및 상기 제 3 칩(300)에 전달될 수 있다. 상기 제 2 관통 전극(TE_2)을 통해 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)는 상기 제 2 칩(200)으로부터 상기 제 1 칩(100)에 전달될 수 있다. 상기 제 3 및 제 7 관통 전극(TE_3, TE_7)을 통해 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)는 상기 제 3 칩(300)으로부터 상기 제 2 칩(200)을 거쳐 상기 제 1 칩(100)에 전달될 수 있다. 상기 제 4 및 제 8 관통 전극(TE_4, TE_8)을 통해 상기 제 2 업데이트 신호(UP_dB)는 상기 제 1 칩(100)으로부터 상기 제 2 칩(200)을 거쳐 상기 제 3 칩(300)에 전달될 수 있다. 상기 제 5 관통 전극(TE_5)을 통해 상기 제 1 업데이트 신호(UP_dA)는 상기 1 칩(100)으로부터 상기 제 2 칩(200)에 전달될 수 있다.
이와 같이 구성된 도 6 및 도 7의 제 1 업데이트 신호 생성 회로(111)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)가 상기 기준 코드(Code_ref)보다 작으면, 작은 만큼 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값을 증가시키고, 증가된 코드 값을 디코딩하여 상기 제 1 업데이트 신호(UP_dA)로서 출력할 수 있다. 또한 상기 제 1 업데이트 신호 생성 회로(111)는 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)가 상기 기준 코드(Code_ref)보다 크면, 큰 만큼 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값을 감소시키고, 감소된 코드 값을 디코딩하여 상기 제 1 업데이트 신호(UP_dA)로서 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.
감지 인에이블 신호(Det_en)가 인에이블되면 제 2 및 제 3 칩(200, 300)은 각 칩의 전압 또는 온도 변화에 따라 코드 값이 가변되는 제 1 및 제 2 ZQ 켈리브레이션 코드(ZQ_code1, ZQ_code2)를 생성하고, 상기 제 1 및 제 2 ZQ 켈리브레이션 코드(ZQ_code1, ZQ_code2)를 제 1 칩(100)으로 전달한다.
상기 제 1 칩(100)은 기준 코드(Code_ref)와 상기 제 1 ZQ 켈리브레이션 코드(ZQ_code1)의 코드 값을 비교하고, 비교 결과를 제 1 업데이트 신호(UP_dA)로서 상기 제 2 칩(200)에 제공한다. 또한 상기 제 1 칩(100)은 상기 기준 코드(Code_ref)와 상기 제 2 ZQ 켈리브레이션 코드(ZQ_code2)의 코드 값을 비교하고, 비교 결과를 제 2 업데이트 신호(UP_dB)로서 상기 제 3 칩(300)에 제공한다.
상기 제 2 칩(200)은 상기 제 1 업데이트 신호(UP_dA)에 응답하여 상기 제 2 칩(200) 내부에서 송수신되는 신호들의 전달 타이밍을 제어한다.
상기 제 3 칩(300)은 상기 제 2 업데이트 신호(UP_dB)에 응답하여 상기 제 3 칩(300) 내부에서 송수신되는 신호들의 전달 타이밍을 제어한다.
이와 같이, 본 발명의 실시예에 따른 반도체 장치는 감지 인에이블 신호(Det_en)가 인에이블되면 적층된 각 칩으로부터 전압 및 온도에 따라 코드 값이 가변되는 ZQ 켈리브레이션 코드를 생성하도록 구성된다. 각 칩에서 생성된 ZQ 켈리브레이션 코드와 전압 및 온도에 따라 변하지 않는 설정된 기준 코드를 비교하고 즉, 각 칩의 전압 또는 온도 변화가 얼마만큼 변화한 것인가를 판단하고, 그 변화에 따라 각 칩에 각각 제공되는 업데이트 신호를 생성한다. 그러므로, 업데이트 신호는 전압 또는 온도 변화에 대응하는 정보를 갖는 신호로 생성될 수 있다. 업데이트 신호를 입력 받은 각 칩들은 업데이트 신호의 정보에 응답하여 내부 신호들의 전달 타이밍(지연 시간 or 레이턴시등)을 재설정하도록 구성된다.
결국, 본 발명의 실시예에 따른 반도체 장치는 적층된 각 칩들의 동작 속도를 동일하게 유지할 수 있어, 반도체 장치의 동작 성능을 향상시킴과 동시에 전류 소모도 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (20)
- 감지 인에이블 신호에 응답하여 제 1 오실레이터 신호를 생성하고, ZQ 인에이블 신호에 응답하여 ZQ 회로를 활성화시키는 제 1 칩; 및
상기 감지 인에이블 신호에 응답하여 상기 제 1 오실레이터 신호의 주파수와 제 2 오실레이터 신호의 주파수를 비교하여 상기 ZQ 인에이블 신호를 생성하는 제 2 칩을 포함하는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 칩은
상기 감지 인에이블 신호에 응답하여 상기 제 1 오실레이터 신호를 생성하는 오실레이터,
상기 ZQ 인에이블 신호에 응답하여 ZQ 켈리브레이션 코드를 생성하는 ZQ 회로, 및
상기 ZQ 켈리브레이션 코드에 응답하여 상기 제 1 칩 내부에 송수신되는 신호들의 전달 시간을 증가시키거나 감소시키는 타이밍 조절 회로를 포함하는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 오실레이터 신호는 온도 및 전압에 따라 주파수가 가변되는 신호이고, 상기 제 2 오실레이터 신호는 온도 및 전압과는 무관하게 일정한 주파수를 갖는 신호인 것을 특징으로 하는 반도체 장치 - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 제 2 칩은
상기 제 2 오실레이터 신호를 생성하는 오실레이터,
상기 감지 인에이블 신호에 따라 상기 제 1 오실레이터 신호의 주파수와 상기 제 2 오실레이터 신호의 주파수를 비교하여 상기 ZQ 인에이블 신호를 생성하는 비교 회로를 포함하는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4항에 있어서,
상기 비교 회로는
상기 제 1 오실레이터 신호에 응답하여 제 1 주기 코드를 생성하는 제 1 TDC 회로,
상기 제 2 오실레이터 신호에 응답하여 제 2 주기 코드를 생성하는 제 2 TDC 회로,
상기 제 1 주기 코드와 상기 제 2 주기 코드를 감산 연산하여 감산 코드를 생성하는 감산 회로, 및
오프셋 코드와 상기 감산 코드를 비교하여 상기 ZQ 인에이블 신호를 생성하는 코드 비교 회로를 포함하는 반도체 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 제 1 TDC 회로 및 상기 제 2 TDC 회로 각각은
입력되는 오실레이터 신호의 특정 레벨 구간 크기를 코드화 하여 주기 코드를 생성하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 코드 비교 회로는
상기 감산 코드가 상기 오프셋 코드의 코드 값보다 크면 상기 ZQ 인에이블 신호를 인에이블시키고,
상기 감산 코드가 상기 오프셋 코드의 코드 값보다 작으면 상기 ZQ 인에이블 신호를 디스에이블시키는 반도체 장치. - 관통 전극을 통해 제 1 칩과 전기적으로 연결된 제 2 칩; 및
제 1 오실레이터 신호를 생성하며, 상기 제 2 칩으로부터 전달된 제 2 오실레이터 신호와 상기 제 1 오실레이터 신호를 비교하여 상기 제 2 칩으로 비교 결과를 출력하는 상기 제 1 칩을 포함하고,
상기 제 2 칩은 상기 비교 결과에 응답하여 ZQ 켈리브레이션 코드를 생성하는 ZQ 회로와, 상기 ZQ 켈리브레이션 코드에 응답하여 상기 제 1 칩 내부에 송수신되는 신호들의 전달 시간을 증가시키거나 감소시키는 타이밍 조절 회로를 포함하는 반도체 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 8 항에 있어서,
상기 제 1 칩은
상기 제 1 오실레이터 신호를 생성하는 제 1 오실레이터, 및
상기 제 1 오실레이터 신호와 상기 제 2 오실레이터 신호의 주파수를 비교하여 상기 비교 결과를 생성하는 비교 회로를 포함하는 반도체 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 2 칩은
상기 제 2 오실레이터 신호를 생성하는 제 2 오실레이터를 더 포함하는 반도체 장치. - 감지 인에이블 신호에 응답하여 ZQ 켈리브레이션 코드를 생성하고, 업데이트 신호에 응답하여 칩 내부의 신호 전달 시간을 제어하는 제 1 칩; 및
기준 코드와 상기 ZQ 켈리브레이션 코드를 비교하여 상기 업데이트 신호를 생성하는 제 2 칩을 포함하는 반도체 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 제 2 칩은
상기 기준 코드와 상기 ZQ 켈리브레이션 코드의 코드 값 차에 대응하는 값을 갖는 상기 업데이트 신호를 생성하는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 제 2 칩은
상기 ZQ 켈리브레이션 코드와 상기 기준 코드를 비교하여 코드 비교 신호를 생성하는 코드 비교 회로,
상기 ZQ 켈리브레이션 코드 및 상기 코드 비교 신호에 응답하여 가산 코드를 생성하는 가산 회로,
상기 ZQ 켈리브레이션 코드 및 상기 코드 비교 신호에 응답하여 감산 코드를 생성하는 감산 회로,
상기 코드 비교 신호에 응답하여 상기 가산 코드 및 상기 감산 코드 중 하나를 선택 코드로서 출력하는 선택 회로 및
상기 감지 인에이블 신호에 응답하여 상기 선택 코드를 상기 업데이트 신호로서 출력하는 출력 제어 회로를 포함하는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 코드 비교 회로는
상기 ZQ 켈리브레이션 코드와 상기 기준 코드의 코드 값 차에 대한 정보를 상기 코드 비교 신호로서 출력하는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 가산 회로는
상기 ZQ 켈리브레이션 코드와 상기 기준 코드의 코드 값 차에 대한 정보만큼 상기 ZQ 켈리브레이션 코드를 증가시켜 상기 가산 코드로서 출력하는 반도체 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 감산 회로는
상기 ZQ 켈리브레이션 코드와 상기 기준 코드의 코드 값 차에 대한 정보만큼 상기 ZQ 켈리브레이션 코드를 감소시켜 상기 감산 코드로서 출력하는 반도체 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 13 항에 있어서,
상기 출력 제어 회로는
상기 선택 코드를 디코딩하고, 디코딩된 결과를 상기 감지 인에이블 신호에 응답하여 상기 업데이트 신호로서 출력하는 반도체 장치. - 관통 전극을 통해 제 1 칩과 전기적으로 연결된 제 2 칩; 및
상기 제 2 칩으로부터 생성된 ZQ 켈리브레이션 코드와 기준 코드를 비교하여 상기 제 2 칩으로 비교 결과를 출력하는 상기 제 1 칩을 포함하고,
상기 제 2 칩은, 감지 인에이블 신호에 응답하여 상기 ZQ 켈리브레이션 코드를 생성하는 ZQ 회로와, 상기 비교 결과에 따라 상기 제 2 칩 내부의 송수신되는 신호 전달 시간을 제어하는 타이밍 조절 회로를 포함하는 반도체 장치. - 삭제
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 18 항에 있어서,
상기 제 1 칩은
상기 ZQ 켈리브레이션 코드와 상기 기준 코드를 비교하여 코드 비교 신호를 생성하는 코드 비교 회로,
상기 ZQ 켈리브레이션 코드 및 상기 코드 비교 신호에 응답하여 가산 코드를 생성하는 가산 회로,
상기 ZQ 켈리브레이션 코드 및 상기 코드 비교 신호에 응답하여 감산 코드를 생성하는 감산 회로,
상기 코드 비교 신호에 응답하여 상기 가산 코드 및 상기 감산 코드 중 하나를 선택 코드로서 출력하는 선택 회로 및
상기 감지 인에이블 신호에 응답하여 상기 선택 코드를 상기 비교 결과로서 출력하는 출력 제어 회로를 포함하는 반도체 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180052755A KR102526624B1 (ko) | 2018-05-08 | 2018-05-08 | 반도체 장치 |
| US16/238,198 US11200923B2 (en) | 2018-05-08 | 2019-01-02 | Semiconductor apparatus |
| CN201910098055.3A CN110460306B (zh) | 2018-05-08 | 2019-01-31 | 半导体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180052755A KR102526624B1 (ko) | 2018-05-08 | 2018-05-08 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190128502A KR20190128502A (ko) | 2019-11-18 |
| KR102526624B1 true KR102526624B1 (ko) | 2023-04-28 |
Family
ID=68463333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180052755A KR102526624B1 (ko) | 2018-05-08 | 2018-05-08 | 반도체 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11200923B2 (ko) |
| KR (1) | KR102526624B1 (ko) |
| CN (1) | CN110460306B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210153240A (ko) | 2020-06-10 | 2021-12-17 | 에스케이하이닉스 주식회사 | 온도 센서 및 이의 제어 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130076399A1 (en) | 2011-09-23 | 2013-03-28 | Hynix Semiconductor Inc. | Comparison circuit and impedance calibration circuit using the same |
| US20140368249A1 (en) | 2013-06-17 | 2014-12-18 | SK Hynix Inc. | Delay control circuit |
| US20170123446A1 (en) | 2015-10-30 | 2017-05-04 | Sandisk Technologies Inc. | On-chip self calibration of io driver impedance for pvt variation using dynamically adjusted internal reference |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100780646B1 (ko) * | 2006-10-31 | 2007-11-30 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이를 포함하는 반도체장치. |
| KR100862316B1 (ko) * | 2007-03-08 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리장치, 반도체 메모리장치의 ｚｑ캘리브래이션동작 제어회로 및 반도체 메모리장치의 ｚｑ캘리브래이션방법 |
| KR100875673B1 (ko) | 2007-05-14 | 2008-12-24 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법 |
| KR100985414B1 (ko) * | 2007-12-11 | 2010-10-06 | 주식회사 하이닉스반도체 | 뱅뱅에러를 방지하기 위한 홀드회로 및 뱅뱅에러 방지방법,홀드회로를 포함하는 캘리브래이션 회로와아날로그-디지털 변환기 |
| KR20090074427A (ko) * | 2008-01-02 | 2009-07-07 | 삼성전자주식회사 | 데이터 출력 버퍼 회로 및 그것을 포함하는 반도체 메모리장치 |
| KR101046242B1 (ko) * | 2009-06-30 | 2011-07-04 | 주식회사 하이닉스반도체 | 임피던스 조정 회로 및 이를 이용한 반도체 장치 |
| KR102047930B1 (ko) | 2012-12-17 | 2019-11-22 | 에스케이하이닉스 주식회사 | 임피던스 조정 기능을 갖는 적층형 반도체 회로 |
| KR102100709B1 (ko) * | 2013-11-29 | 2020-04-16 | 에스케이하이닉스 주식회사 | 반도체 칩의 스큐를 튜닝하는 반도체 시스템 |
| US9256246B1 (en) * | 2015-01-29 | 2016-02-09 | Qualcomm Incorporated | Clock skew compensation with adaptive body biasing in three-dimensional (3D) integrated circuits (ICs) (3DICs) |
| KR102635549B1 (ko) * | 2016-10-25 | 2024-02-13 | 에스케이하이닉스 주식회사 | 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치 |
| CN108447511B (zh) * | 2017-08-21 | 2021-03-23 | 长鑫存储技术有限公司 | 半导体存储器及其控制方法 |
-
2018
- 2018-05-08 KR KR1020180052755A patent/KR102526624B1/ko active IP Right Grant
-
2019
- 2019-01-02 US US16/238,198 patent/US11200923B2/en active Active
- 2019-01-31 CN CN201910098055.3A patent/CN110460306B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130076399A1 (en) | 2011-09-23 | 2013-03-28 | Hynix Semiconductor Inc. | Comparison circuit and impedance calibration circuit using the same |
| US20140368249A1 (en) | 2013-06-17 | 2014-12-18 | SK Hynix Inc. | Delay control circuit |
| US20170123446A1 (en) | 2015-10-30 | 2017-05-04 | Sandisk Technologies Inc. | On-chip self calibration of io driver impedance for pvt variation using dynamically adjusted internal reference |
Also Published As
| Publication number | Publication date |
|---|---|
| US20190348086A1 (en) | 2019-11-14 |
| CN110460306B (zh) | 2023-05-02 |
| KR20190128502A (ko) | 2019-11-18 |
| CN110460306A (zh) | 2019-11-15 |
| US11200923B2 (en) | 2021-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8786237B2 (en) | Voltage regulator and cooling control integrated circuit | |
| KR100897300B1 (ko) | 반도체 메모리 장치의 펌핑 전압 생성 회로 | |
| KR20150139925A (ko) | I/o 드라이버 송신 스윙 제어 | |
| US20040037346A1 (en) | Apparatus for thermal management of multiple core microprocessors | |
| US8643358B2 (en) | Oscillator | |
| TW200517800A (en) | On-chip compensation control for voltage regulation | |
| TWI593222B (zh) | 用於磁滯電流控制模式的單電感雙輸出電源轉換器及其控制方法 | |
| US8598922B2 (en) | Semiconductor device and operation mode switch method | |
| KR20090048084A (ko) | 내부 전압 제어 방법 및 그 방법을 이용하는 멀티 칩패키지 메모리 | |
| KR102526624B1 (ko) | 반도체 장치 | |
| US11442492B2 (en) | Clock glitch mitigation apparatus and method | |
| US20170108917A1 (en) | Power control method and apparatus for low power system of electronic device | |
| US20070069825A1 (en) | Multi mode clock generator | |
| CN112447693A (zh) | 半导体装置 | |
| US8050781B2 (en) | Systems and methods for ASIC power consumption reduction | |
| TW201334386A (zh) | 用於數位電路之穩壓電源電壓 | |
| US20160103023A1 (en) | Voltage and temperature sensor for a serializer/deserializer communication application | |
| US9075590B2 (en) | Voltage identification definition reference voltage generation circuit and boot voltage generating method thereof | |
| TWI707220B (zh) | 電壓控制電路和電壓控制方法 | |
| US20100019750A1 (en) | Power convertor and current detection apparatus thereof | |
| CN112015221B (zh) | 电压控制电路、电压控制方法以及集成电路 | |
| KR20130081864A (ko) | 인버터 지연 보상회로 | |
| US20230195200A1 (en) | Automatic on-die frequency tuning using tunable replica circuits | |
| US7579863B2 (en) | Circuit and method for reducing pin count of chip | |
| JP5560080B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |