KR102100709B1 - 반도체 칩의 스큐를 튜닝하는 반도체 시스템 - Google Patents

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Abstract

반도체 시스템은 마스터 칩 및 복수의 슬레이브 칩을 포함한다. 상기 마스터 칩은 상기 복수의 슬레이브 칩으로부터 출력되는 신호에 기초하여 각각의 상기 슬레이브 칩의 내부전압 레벨을 조절하되, 상기 복수의 슬레이브 칩 중 어느 하나의 칩을 기준으로 하여 나머지 칩의 내부전압 레벨을 조절한다.

Description

반도체 칩의 스큐를 튜닝하는 반도체 시스템 {SEMICONDUCTOR SYSTEM FOR TUNING SKEW OF SEMICONDUCTOR CHIP}
본 발명은 반도체 시스템에 관한 것으로서, 더 상세하게는 마스터 칩과 슬레이브 칩으로 구성된 반도체 시스템에 관한 것이다.
반도체 장치의 용량을 증가시키고 집적도를 높이기 위해, 단일 패키지 내에 복수의 칩을 적층하고 패키징하여 집적도를 높이는 방식의 3D (three Dimensional) 반도체 장치가 개발되었다. 최근에는 적층된 복수의 칩을 실리콘 비아(Via)로 관통시켜 모든 칩을 전기적으로 연결하는 실리콘 관통 비아 (Through Silicon Via) 방식이 사용되어오고 있다.
도 1은 종래기술에 따른 반도체 장치(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 반도체 장치는 마스터 칩(11) 및 복수의 슬레이브 칩(12)을 포함한다. 상기 마스터 칩(11)은 호스트 장치와 통신하여 각각의 슬레이브 칩(12)을 제어하기 위한 신호를 수신할 수 있다. 상기 마스터 칩(11)은 호스트 장치로부터 수신된 신호를 상기 슬레이브 칩들(12)로 제공하고, 상기 슬레이브 칩들(12)으로부터 출력되는 데이터를 수신할 수 있다.
상기 마스터 칩(11) 및 상기 복수의 슬레이브 칩(12)은 관통 비아(13, 14, 15, 16) 및 범프(17)를 통해 서로 적층될 수 있다. 상기 슬레이브 칩들(12)의 관통 비아들(13, 14)은 서로 직렬 연결되어 데이터 채널을 형성한다. 상기 슬레이브 칩들(12)의 제 1 관통 비아(13)는 제 1 데이터 채널(DQ1)을 형성하고, 상기 제 2 관통 비아(13)는 제 2 데이터 채널(DQ2)을 형성할 수 있다. 상기 슬레이브 칩들(12)은 더 많은 수의 관통 비아를 포함하고, 더 많은 수의 데이터 채널이 형성될 수 있다. 또한, 상기 제 3 관통 비아(15)는 커맨드 채널(CMD)을 형성하고, 상기 슬레이브 칩들(12)은 상기 커맨드 채널을 통해 상기 마스터 칩(11)으로부터 커맨드 신호를 수신할 수 있다. 상기 제 4 관통 비아(16)는 어드레스 채널(ADD)을 형성하고, 상기 슬레이브 칩들(12)은 상기 어드레스 채널을 통해 상기 마스터 칩(11)으로부터 어드레스 신호를 수신할 수 있다. 상기 슬레이브 칩들(12)은 상기 마스터 칩(11)으로부터 상기 커맨드 신호 및 어드레스 신호를 수신하여 저장하고 있던 데이터를 상기 제 1 및 제 2 데이터 채널(DQ1, DQ2)을 통해 상기 마스터 칩(11)으로 출력할 수 있다. 위와 같이 상기 슬레이브 칩들(12)은 상기 데이터 채널(DQ1, DQ2), 커맨드 채널(CMD) 및 어드레스 채널(ADD)을 공유하고 있다.
상기 반도체 장치(10)를 구성하는 슬레이브 칩들(12)은 완전히 동일한 공정 조건 하에서 제조되기 어렵기 때문에 공정 스큐를 가질 수밖에 없다. 예를 들어, 가장 하부에 적층된 슬레이브 칩이 가장 빠른 공정 스큐를 갖고, 가장 상부에 적층된 슬레이브 칩이 가장 느린 공정 스큐를 갖는 경우, 상기 마스터 칩(11)이 상기 슬레이브 칩(12)으로 커맨드 신호를 제공하여 각각의 슬레이브 칩(12)으로부터 데이터를 수신할 때까지의 시간은 많은 오차를 보일 것이다. 이러한 오차들은 반도체 장치의 동작 성능을 저하시키는 요인이 된다.
본 발명의 실시예는 마스터 칩이 슬레이브 칩의 내부전압 레벨을 조절함으로써, 슬레이브 칩들의 스큐를 튜닝할 수 있는 반도체 시스템을 제공한다.
본 발명의 일 실시예에 따른 반도체 시스템은 마스터 칩; 및 복수의 슬레이브 칩을 포함하고, 상기 마스터 칩은 상기 복수의 슬레이브 칩으로부터 출력되는 신호에 기초하여 각각의 상기 슬레이브 칩의 내부전압 레벨을 조절하되, 상기 복수의 슬레이브 칩 중 어느 하나의 칩을 기준으로 하여 나머지 칩의 내부전압 레벨을 조절한다.
본 발명의 일 실시예에 따른 반도체 시스템은 마스터 칩; 및 복수의 슬레이브 칩을 포함하고, 상기 복수의 슬레이브 칩은 데이터 채널을 공유하는 복수의 랭크로 구분되며, 상기 마스터 칩은 상기 복수의 랭크로부터 출력되는 신호에 기초하여 각각의 상기 랭크에서 사용되는 내부전압의 레벨을 조절한다.
본 발명의 일 실시예에 따른 반도체 시스템은 튜닝 인에이블 신호에 응답하여 할당된 채널을 통해 신호를 출력하고, 내부전압 제어신호에 기초하여 내부전압의 레벨을 증가 또는 감소시키는 튜닝부를 포함하는 복수의 슬레이브 칩; 및 상기 채널을 통해 입력된 상기 신호의 위상을 비교하여 상기 내부전압 제어신호를 생성하고, 상기 내부전압 제어신호를 상기 복수의 슬레이브 칩으로 제공하는 튜닝 제어부를 포함하는 마스터 칩을 포함한다.
본 발명의 실시예는 각 슬레이브 칩의 스큐를 일치시켜 반도체 장치의 동작 신뢰성을 향상시킬 수 있다. 또한, 스큐 튜닝을 위해 내부전압을 조절하는 방식을 사용함으로써 반도체 장치의 소비 전력을 효율적으로 관리할 수 있다.
도 1은 종래기술에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 3은 도 2에 도시된 마스터 칩의 실시예의 구성을 보여주는 도면,
도 4는 도 2에 도시된 슬레이브 칩의 실시예의 구성을 보여주는 도면,
도 5는 도 4의 데이터 출력부의 실시예의 구성을 보여주는 도면,
도 6은 도 4의 내부전압 생성부의 실시예의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 도면이다.
도 2에서, 본 발명의 실시예에 따른 반도체 시스템(1)은 마스터 칩(100) 및 복수의 슬레이브 칩(200-500)을 포함할 수 있다. 상기 마스터 칩(100)은 상기 복수의 슬레이브 칩(200-500)의 동작을 제어할 수 있다. 상기 마스터 칩(100)은 상기 복수의 슬레이브 칩(200-500)의 동작을 제어하기 위해 커맨드 신호, 어드레스 신호 및 클럭 신호 등을 제공할 수 있다. 상기 복수의 슬레이브 칩(200-500)은 상기 마스터 칩(100)에 의해 제어되어 상기 마스터 칩(100)으로부터 제공된 데이터를 저장하거나, 저장하고 있던 데이터를 상기 마스터 칩(100)으로 출력할 수 있다. 상기 복수의 슬레이브 칩(200-500)이 상기 마스터 칩(100)으로부터 제공된 데이터를 저장하는 동작은 라이트 동작일 수 있으며, 저장된 데이터를 상기 마스터 칩(100)으로 출력하는 동작은 리드 동작일 수 있다.
일 실시예에서, 상기 마스터 칩(100)은 외부 호스트 장치(도시하지 않음)와 통신하는 프로세서 또는 메모리 컨트롤러일 수 있고, 상기 슬레이브 칩(200-500)은 메모리 장치일 수 있다. 상기 슬레이브 칩(200-500)은 복수의 채널 및/또는 버스을 통해 상기 마스터 칩(100)과 공통적으로 연결될 수 있다. 상기 복수의 채널은 상기 마스터 칩(100)으로부터 상기 커맨드 신호, 상기 어드레스 신호 및 상기 클럭 신호 등을 각각 수신하기 위한 커맨드 채널, 어드레스 채널 및 클럭 채널을 포함할 수 있다. 또한, 상기 복수의 채널은 상기 마스터 칩(100) 및 상기 슬레이브 칩(200-500) 사이의 데이터 전송을 위한 복수의 데이터 채널을 포함할 수 있다. 상기 복수의 슬레이브 칩(200-500)은 상기 복수의 데이터 채널을 공유하여 상기 마스터 칩(100)과 통신할 수 있다.
일 실시예에서, 상기 복수의 슬레이브 칩(200-500)은 복수의 랭크로 분류될 수 있고, 상기 복수의 랭크들이 상기 복수의 채널들을 공유할 수 있다. 상기 복수의 슬레이브 칩(200-500)은 물리적 랭크 또는 논리적 랭크로 분류될 수 있다. 예를 들어, 상기 물리적 랭크 분류 방식은 상기 복수의 슬레이브 칩(200-500)을 각각 하나의 랭크로 분류하는 방식일 수 있다. 상기 복수의 슬레이브 칩(200-500)은 데이터를 저장할 수 있는 메모리 뱅크를 포함할 수 있는데, 상기 논리적 랭크 분류 방식은 상기 복수의 슬레이브 칩(200-500)의 메모리 뱅크 중 일부를 그룹지어 하나의 랭크로 분류하고, 다른 일부를 그룹지어 다른 랭크로 분류하는 방식일 수 있다. 도 2에서, 4개의 슬레이브 칩(200-500)이 도시되었고, 상기 4개의 슬레이브 칩(200-500)은 각각 제 1 내지 제 4 랭크로 분류될 수 있다. 또한, 제 1 내지 제 4 데이터 채널(21-24)은 상기 제 1 내지 제 4 슬레이브 칩(200-500) 또는 상기 제 1 내지 제 4 랭크에 의해 공유될 수 있다.
상기 마스터 칩(100)은 상기 복수의 슬레이브 칩(200-500)으로부터 출력되는 신호를 수신하고, 상기 수신된 신호에 기초하여 각각의 상기 슬레이브 칩(200-500)에서 사용되는 내부전압의 레벨을 조절할 수 있다. 상기 마스터 칩(100)은 제 1 내지 제 4 데이터 채널(21-24)을 통해 상기 복수의 슬레이브 칩(200-500)으로부터 출력되는 신호를 수신할 수 있다. 상기 마스터 칩(100)은 상기 제 1 채널(21)을 통해 제 1 슬레이브 칩(200)으로부터 출력되는 신호(DQ<1>)를 수신하고, 제 2 채널(22)을 통해 제 2 슬레이브 칩(300)으로부터 출력되는 신호(DQ<2>)를 수신하며, 제 3 채널(23)을 통해 제 3 슬레이브 칩(400)으로부터 출력되는 신호(DQ<3>)를 수신하고, 제 4 채널(34)을 통해 제 4 슬레이브 칩(500)으로부터 출력되는 신호(DQ<4>)를 수신할 수 있다. 일 실시예에서, 상기 마스터 칩(100)은 상기 제 1 채널(21)을 통해 상기 제 1 내지 제 4 슬레이브 칩(200-500)으로부터 출력되는 신호를 순차적으로 수신할 수 있다.
상기 마스터 칩(100)은 상기 제 1 내지 제 4 슬레이브 칩(200-500)으로부터 출력된 신호(DQ<1:4>)의 위상을 감지하고, 상기 제 1 내지 제 4 슬레이브 칩(200-500) 중 어느 하나에서 출력된 신호의 위상을 기준으로 삼을 수 있다. 상기 마스터 칩(100)은 상기 기준이 된 위상보다 빠른 위상을 갖는 신호를 출력하는 슬레이브 칩에서 사용되는 내부전압의 레벨을 하강시킬 수 있고, 상기 기준이 된 위상보다 느린 위상을 갖는 신호를 출력하는 슬레이브 칩에서 사용되는 내부전압의 레벨을 상승시킬 수 있다. 예를 들어, 상기 제 1 슬레이브 칩(200)으로부터 출력된 신호(DQ<1>)의 위상이 가장 빠르고 제 2 내지 제 4 슬레이브 칩(300-500)으로부터 출력된 신호(DQ<2:4>)의 위상이 순차적으로 늦다면, 상기 마스터 칩(100)은 상기 제 3 슬레이브 칩(400)에서 출력된 신호(DQ<3>)의 위상을 기준으로 삼을 수 있다. 상기 마스터 칩(100)은 상기 제 1 및 제 2 슬레이브 칩(200, 300)에서 출력된 신호의 위상(DQ<1:2>)이 상기 제 3 슬레이브 칩(400)으로부터 출력된 신호(DQ<3>)의 위상보다 빠르므로, 상기 제 1 및 제 2 슬레이브 칩(200, 300)에서 사용되는 내부전압의 레벨을 하강시킬 수 있다. 상기 마스터 칩(100)은 상기 제 1 및 제 2 슬레이브 칩(200, 300)의 내부전압의 레벨을 하강시키되, 상기 제 1 슬레이브 칩(200)의 내부전압을 보다 많이 하강시킴으로써, 상기 제 1 및 제 2 슬레이브 칩(200, 300)으로부터 출력되는 신호(DQ<1:2>)가 상기 제 3 슬레이브 칩(400)으로부터 출력되는 신호(DQ<3>)와 동일한 위상을 갖도록 할 수 있다. 상기 마스터 칩(100)은 상기 제 4 슬레이브 칩(500)에서 출력된 신호(DQ<4>)의 위상이 상기 제 3 슬레이브 칩(400)으로부터 출력된 신호(DQ<3>)의 위상보다 늦으므로, 상기 제 4 슬레이브 칩(500)에서 사용되는 내부전압의 레벨을 상승시킬 수 있다. 따라서, 상기 제 1 슬레이브 칩(200), 상기 제 2 슬레이브 칩(300) 및 상기 제 4 슬레이브 칩(500)으로부터 출력되는 신호(DQ<1>, DQ<2>, DQ<4>)의 위상은 상기 제 3 슬레이브 칩(400)으로부터 출력되는 신호(DQ<3>)의 위상과 실질적으로 동일해질 것이다.
일 실시예에서, 상기 마스터 칩(100)은 상기 제 1 내지 제 4 슬레이브 칩(200-500)으로부터 출력된 신호(DQ<1:4>)의 위상을 감지하고, 상기 제 1 내지 제 4 슬레이브 칩(200-500)으로부터 출력된 신호(DQ<1:4>) 중 가장 늦은 위상을 갖는 신호를 기준으로 삼을 수 있다. 예를 들어, 상기 제 4 슬레이브 칩(500)으로부터 출력된 신호(DQ<4>)가 가장 늦은 위상을 갖는다면, 상기 제 1 내지 제 3 슬레이브 칩(200-400)에서 사용되는 내부전압의 레벨을 하강시킴으로써, 상기 제 1 내지 제 4 슬레이브 칩(200-500)으로부터 출력되는 신호(DQ<1:4>)의 위상을 일치시킬 수 있다.
상기 마스터 칩(100)은 위와 같이 각각의 슬레이브 칩(200-500)으로부터 출력되는 신호(DQ<1:4>)의 위상을 맞추는 튜닝 동작을 수행하기 위해서 튜닝 제어부(110)를 포함할 수 있다. 상기 튜닝 제어부(110)는 상기 데이터 채널(21-24)을 통해 상기 제 1 내지 제 4 슬레이브 칩(200-500)으로부터 출력되는 신호(DQ<1:4>)의 위상을 감지하고, 상기 제 1 내지 제 4 슬레이브 칩(200-500)에서 사용되는 내부전압의 레벨을 조절하기 위한 내부전압 제어신호(MRSVINT<0:n>)를 생성할 수 있다. 또한, 상기 튜닝 제어부(110)는 상기 튜닝 동작을 수행하기 위해 튜닝 인에이블 신호(MRSEN)를 상기 각각의 슬레이브 칩(200-500)으로 제공할 수 있다. 상기 튜닝 인에이블 신호(MRSEN) 및 상기 내부전압 제어신호(MRSVINT<0:n>)는 커맨드 채널(31, 32)을 통해 상기 슬레이브 칩(200-500)으로 전송될 수 있다.
상기 제 1 내지 제 4 슬레이브 칩(200-500)은 각각 튜닝부(210)를 포함할 수 있다. 상기 튜닝부(210)는 상기 튜닝 인에이블 신호(MRSEN)에 응답하여 상기 제 1 내지 제 4 데이터 채널(21-24)을 통해 각각 신호(DQ<1:4>)를 출력할 수 있다. 또한, 상기 튜닝부(210)는 상기 내부전압 제어신호(MRSVINT<0:n>)에 응답하여 각각의 슬레이브 칩(200-500)에서 사용되는 내부전압의 레벨을 상승시키거나 하강시킬 수 있다.
도 3은 도 2의 마스터 칩(100)의 실시예의 구성을 보여주는 블록도이다. 도 3에서, 상기 마스터 칩(100)의 상기 튜닝 제어부(110)는 튜닝 제어신호 생성부(111) 및 위상 검출부(112)를 포함할 수 있다. 상기 튜닝 제어신호 생성부(111)는 상기 마스터 칩(100)이 전원을 공급받아 초기화되면 상기 튜닝 인에이블 신호(MRSEN))를 생성하여 상기 슬레이브 칩(200-500)으로 제공할 수 있다. 예를 들어, 상기 튜닝 제어신호 생성부(111)는 초기화를 알리는 파워업 신호(PWRUP)에 응답하여 상기 튜닝 인에이블 신호(MRSEN)를 생성할 수 있다. 또한, 상기 튜닝 제어신호 생성부(111)는 후술되는 위상 검출부(112)의 검출 결과에 기초하여 내부전압 제어신호(MRSVINT<0:n>)를 생성할 수 있다.
상기 위상 검출부(112)는 상기 각각의 슬레이브 칩(200-500)으로부터 출력된 신호(DQ<1:4>)를 수신하고, 상기 출력된 신호(DQ<1:4>)의 위상을 비교한다. 상기 위상 검출부(112)는 상기 슬레이브 칩(200-500)으로부터 출력된 신호(DQ<1:4>)들의 위상을 비교한 결과(DLDT)를 상기 튜닝 제어신호 생성부(111)로 제공할 수 있다. 상기 튜닝 제어신호 생성부(111)는 상기 위상 검출부(112)가 제공하는 위상 비교 결과(DLDT)에 기초하여 상기 내부전압 제어신호(MRSVINT<0:n>)를 생성할 수 있다. 상기 위상 검출부(112)는 각각의 슬레이브 칩(200-500)으로부터 출력되는 신호(DQ<1:4>)의 위상이 실질적으로 동일할 때, 튜닝 디스에이블 신호(DIS)를 생성할 수 있다. 상기 튜닝 제어신호 생성부(111)는 상기 튜닝 디스에이블 신호(DIS)에 응답하여 상기 튜닝 인에이블 신호(MRSEN)를 디스에이블시킬 수 있다.
일 실시예에서, 상기 튜닝 제어신호 생성부(111)는 상기 슬레이브 칩(100)에 구비되는 모드 레지스터를 설정하기 위한 모드 레지스터 설정부의 구성을 활용할 수 있다. 이 경우, 상기 튜닝 인에이블 신호(MRSEN) 및 상기 내부전압 제어신호(MRSVINT<0:n>)는 모드 레지스터 설정 신호로서 상기 커맨드 채널(31, 32)을 통해 상기 슬레이브 칩(200-500)으로 제공될 수 있다.
도 3에서, 상기 마스터 칩(100)은 리퀘스트 큐(120)를 더 포함할 수 있다. 상기 리퀘스트 큐(120)는 상기 마스터 칩(100)이 외부의 호스트 장치로부터 전송된 리퀘스트를 수신할 수 있다. 상기 리퀘스트는 상기 튜닝 동작을 수행시키려는 레퀘스트를 포함할 수 있다. 이 경우, 상기 튜닝 제어신호 생성부(111)는 상기 호스트 장치의 리퀘스트에 의해 상기 튜닝 인에이블 신호(MRSEN) 및 상기 내부전압 제어신호(MRSVINT<0:n>)를 생성할 수 있다.
도 4는 도 2에 도시된 슬레이브 칩의 실시예의 구성을 보여주는 도면이다. 특히, 도 2는 상기 제 1 슬레이브 칩(200)의 실시예의 구성을 도시한다. 도 2에 도시된 제 2 내지 제 4 슬레이브 칩(300-500)은 도 3에 도시된 상기 제 1 슬레이브 칩(200)과 실질적으로 동일한 구조를 가질 수 있다. 도 3에서, 상기 제 1 슬레이브 칩(200)의 튜닝부(210)는 레지스터부(220), 데이터 출력부(230) 및 내부전압 생성부(240)를 포함할 수 있다. 상기 레지스터부(220)는 상기 마스터 칩(100)으로부터 상기 튜닝 인에이블 신호(MRSEN) 및 내부전압 제어신호(MRSVINT<0:n>)를 수신할 수 있다. 상기 레지스터부(220)는 상기 튜닝 인에이블 신호(MRSEN) 및 상기 내부전압 제어신호(MRSVINT<0:n>)를 저장하고, 상기 튜닝 인에이블 신호(MRSEN)를 상기 데이터 출력부(230)로 제공하고, 상기 내부전압 제어신호(MRSVINT<0:n>)를 상기 내부전압 생성부(240)로 제공할 수 있다. 상기 레지스터부(220)는 상기 내부전압 제어신호(MRSVINT<0:n>)에 기초하여 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)를 생성하고, 상기 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)를 상기 내부전압 생성부(240)로 제공할 수 있다. 상기 레벨 제어신호는 예를 들어 레벨 업 신호(VINTUP<0:m>) 및 레벨 다운 신호(VINTDN<0:m>)를 포함할 수 있다.
상기 데이터 출력부(230)는 상기 튜닝 인에이블 신호(MRSEN)에 응답하여 주기적으로 상기 마스터 칩(100)으로 신호(DQ<1>)를 출력할 수 있다. 상기 데이터 출력부(230)는 상기 튜닝 인에이블 신호(MRSEN)가 인에이블되었을 때 튜닝 동작을 위해 주기적으로 신호를 할당된 데이터 채널을 통해 상기 마스터 칩(100)으로 출력할 수 있다. 상기 제 1 슬레이브 칩(200)의 상기 데이터 출력부(230)는 상기 제 1 데이터 채널(21)을 통해 상기 신호(DQ<1>)를 출력할 수 있다. 상기 데이터 출력부(230)를 구성하는 회로 중 일부 또는 전부는 상기 내부전압(VINT)을 전원전압으로 사용할 수 있다. 상기 제 1 슬레이브 칩(200)의 데이터 출력부(230)와 마찬가지로, 상기 제 2 내지 제 4 슬레이브 칩(300-500)의 데이터 출력부는 각각 상기 제 2 내지 제 4 데이터 채널(22-24)을 통해 상기 마스터 칩(100)으로 신호(DQ<2:4>)를 출력할 수 있다.
상기 내부전압 생성부(240)는 상기 데이터 출력부(230)를 포함하는 상기 제 1 슬레이브 칩(100)의 내부회로에서 전원전압으로 사용될 수 있는 상기 내부전압(VINT)을 생성한다. 상기 내부전압 생성부(240)는 상기 레지스터부(220)로부터 상기 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)를 수신하여 상기 내부전압(VINT)의 레벨을 조절할 수 있다. 상기 내부전압 생성부(240)는 상기 레벨 업 신호(VINTUP<0:m>)에 응답하여 상기 내부전압(VINT)의 레벨을 상승시킬 수 있고, 상기 레벨 다운 신호(VINTDN<0:m>)에 응답하여 상기 내부전압(VINT)의 레벨을 하강시킬 수 있다.
상기 데이터 출력부(230)는 상기 내부전압 생성부(240)에서 생성되는 내부전압(VINT)의 레벨이 상승하면, 이전에 출력된 신호보다 빠른 위상을 갖는 신호(DQ<1>)를 상기 마스터 칩(100)으로 출력할 수 있다. 또한, 상기 내부전압(VINT)의 레벨이 하강하면, 상기 데이터 출력부(230)는 이전에 출력된 신호보다 늦은 위상을 갖는 신호(DQ<1>)를 상기 마스터 칩(100)으로 출력할 수 있다.
도 5는 도 4의 데이터 출력부(230)의 실시예의 구성을 보여주는 도면이다. 도 5에서, 상기 데이터 출력부(230)는 먹스(231), 플립플롭(232) 및 버퍼부(233)를 포함할 수 있다. 상기 먹스(231)는 상기 튜닝 인에이블 신호(MRSEN)에 응답하여 노멀 동작에서 생성된 신호(CORE_DATA) 및 상기 튜닝 동작에서 생성된 신호(TOG_DATA) 중 하나를 출력할 수 있다. 상기 먹스(231)는 상기 튜닝 인에이블 신호(MRSEN)가 인에이블되었을 때 상기 튜닝 동작에서 생성된 신호(TOG_DATA)를 출력하고, 상기 튜닝 인에이블 신호(MRSEN)가 디스에이블되었을 때 노멀 동작에서 생성된 신호(CORE_DATA)를 출력할 수 있다. 일 실시예에서, 상기 노멀 동작은 상기 슬레이브 칩(200-500)의 리드 동작을 포함할 수 있고, 상기 노멀 동작에서 출력되는 신호(CORE_DATA)는 상기 슬레이브 칩(200-500)에 저장된 데이터일 수 있다. 상기 플립플롭(232)은 상기 먹스(231)의 출력을 출력 클럭 신호(QCLKD)에 동기시킬 수 있다. 상기 출력 클럭(QCLKD)은 예를 들어, 상기 마스터 칩(100)으로부터 수신된 클럭 신호(CLK)를 지연하여 상기 슬레이브 칩(200-500) 내부적으로 생성된 클럭 신호일 수 있다. 상기 버퍼링부(233)는 상기 플립플롭(232)의 출력을 버퍼링하여 버퍼링된 신호(DQ<1>)를 상기 제 1 데이터 채널(21)로 전송할 수 있다.
도 6은 도 4의 내부전압 생성부(240)의 실시예의 구성을 보여주는 도면이다. 도 6에서, 상기 내부전압 생성부(240)는 기준전압 생성부(241), 레벨 제어부(242) 및 레벨 조절부(243)를 포함할 수 있다. 상기 기준전압 생성부(241)는 밴드 갭 생성부(241-1) 및 제 1 드라이버(241-2)를 포함할 수 있다. 상기 밴드 갭 생성부(241-1)는 밴드 갭 기준전압(VREFBG)을 생성할 수 있다. 상기 제 1 드라이버(241-2)는 상기 밴드 갭 기준전압(VREFBG)과 실질적으로 동일한 레벨을 갖는 전압을 기준전압(VREF)으로 생성한다. 상기 기준전압 생성부(241)에서 생성된 상기 기준전압(VREF)은 상기 레벨 조절부(243)로 제공할 수 있다. 상기 레벨 제어부(242)는 상기 레지스터부(220)로부터 상기 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)를 수신할 수 있다. 상기 레벨 제어부(242)는 상기 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)에 기초하여 복수의 스위칭 신호(T1-T4, T1B-T4B)를 생성할 수 있다. 일 실시예에서, 상기 레벨 제어부(242)는 상기 슬레이브 칩(200-500))으로 전원이 공급되고 상기 슬레이브 칩(200-500)이 초기화되면 상기 스위칭 신호(T4, T4B)를 디폴트(default)로 생성할 수 있다. 상기 레벨 제어부(242)는 상기 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)에 응답하여 인에이블되는 상기 스위칭 신호(T1-T4, T1B-T4B)를 단계적으로 변경할 수 있다. 상기 레벨 다운 신호(VINTDN<0:m>)가 입력되면 상기 스위칭 신호(T3, T3B)를 인에이블 시킬 수 있다. 이 후, 상기 레벨 다운 신호(VINTDN<0:m>)가 다시 입력되면 상기 스위칭 신호(T2, T2B)를 인에이블 시킬 수 있다. 또한, 상기 레벨 업 신호(VINTUP<0:m>)가 입력되면 다시 상기 레벨 제어신호(T3, T3B)를 인에이블 시킬 수 있다.
상기 레벨 조절부(243)는 직렬로 연결된 복수의 저항(R), 복수의 저항(R) 사이의 노드(NA, NB, NC, ND)와 연결되는 복수의 패스 게이트(PG1, PG2, PG3, PG4) 및 제 2 드라이버(243-1)를 포함할 수 있다. 상기 기준전압(VREF)이 상기 복수의 저항(R)으로 인가되면, 상기 복수의 저항(R) 사이의 노드(NA, NB, NC, ND)는 점차 강하하는 전압 레벨을 갖게 된다. 상기 노드(ND)의 전압 레벨은 가장 높고, 상기 노드(NA)의 전압 레벨을 가장 낮을 것이다. 상기 복수의 패스 게이트(PG1, PG2, PG3, PG4)는 상기 복수의 저항(R) 사이의 노드(NA, NB, NC, ND)와 각각 연결되고 상기 스위칭 신호(T1-T4, T1B-T4B)에 응답하여 해당하는 노드의 전압을 출력할 수 있다. 상기 스위칭 신호(T4, T4B)에 응답하여 상기 패스 게이트(PG4)가 턴온되면 가장 높은 레벨의 전압이 출력되고, 상기 스위칭 신호(T1, T1B)에 응답하여 패스 게이트(PG1)가 턴온되면 가장 낮은 레벨의 전압이 출력될 수 있다. 상기 제 2 드라이버(243-1)는 상기 복수의 패스 게이트(PG1, PG2, PG3, PG4) 중 하나로부터 출력된 전압과 실질적으로 동일한 레벨을 갖는 전압을 상기 내부전압(VINT)으로 출력할 수 있다. 따라서, 상기 내부전압 생성부(240)는 상기 레지스터부(220)로부터 제공된 상기 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)에 응답하여 상기 내부전압(VINT)의 레벨을 상승시키거나 하강시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템(1)의 동작을 보여주는 타이밍도이다. 도 2 내지 도 7을 참조하여 본 발명의 실시예에 따른 반도체 시스템(1)의 동작을 설명하면 다음과 같다. 상기 마스터 칩(100) 및 상기 슬레이브 칩(200-500)이 전원을 공급받아 초기화되면, 상기 튜닝 동작이 수행될 수 있다. 상기 마스터 칩(100)은 상기 클럭 신호(CLK)를 상기 슬레이브 칩(200-500)으로 제공하고, 상기 슬레이브 칩(200-500)은 상기 클럭 신호(CLK)를 지연시켜 출력 클럭 신호(QCLK)을 생성할 수 있다. 상기 튜닝 제어신호 생성부(111)는 상기 튜닝 인에이블 신호(MRSEN)를 생성하여 상기 슬레이브 칩(200-500)으로 제공한다. 상기 슬레이브 칩(200-500)의 레지스터부는 각각 상기 튜닝 인에이블 신호(MRSEN)를 상기 데이터 출력부로 제공하고, 상기 튜닝 동작에서 생성된 신호(TOG_DATA)는 상기 출력 클럭(QCLK)에 동기되어 상기 신호(DQ<1:4>)로서 상기 각각의 슬레이브 칩(200-500)으로부터 상기 데이터 채널(21-24)로 출력될 수 있다.
이 때, 상기 클럭 신호(CLK)를 기준으로 상기 제 1 데이터 채널(21)을 통해 전송되고 상기 제 1 슬레이브 칩(200)으로부터 출력된 신호(DQ<1>)가 가장 빠른 위상을 갖고, 상기 제 4 데이터 채널(24)을 통해 전송되고 상기 제 4 슬레이브 칩(500)으로부터 출력된 신호(DQ<4>)가 가장 늦은 위상을 갖는 경우를 가정한다. 상기 위상 검출부(112)는 상기 각 데이터 채널(21-24)을 통해 출력된 신호(DQ<1:4>)의 위상을 비교하여 상기 위상 비교 결과(DLDT)를 상기 튜닝 제어신호 생성부(111)로 제공하고, 상기 튜닝 제어신호 생성부(111)는 상기 위상 비교 결과(DLDT)에 기초하여 상기 내부전압 제어신호(MRSVINT<0:n>)를 생성할 수 있다. 상기 제 4 슬레이브 칩(500)으로부터 출력된 신호(DQ<4>)가 가장 늦은 위상을 가지므로, 상기 제 4 슬레이브 칩(500)의 스큐에 맞춰 상기 제 1 내지 제 3 슬레이브 칩(200-400)의 스큐를 튜닝할 수 있다.
상기 제 1 내지 제 4 슬레이브 칩(200-500)들은 각각 내부전압 생성부의 제 4 패스 게이트의 출력을 수신하여 소정 전압 레벨(A)로 상기 내부전압(VINT)을 설정할 수 있다. 예를 들어, 상기 내부전압 생성부(240)는 상기 레지스터부(220)로부터 상기 내부전압 제어신호(MRSVINT<0:n>)에 기초하여 생성된 상기 레벨 제어신호(VINTUP<0:m>, VINTDN<0:m>)를 수신할 수 있다. 가장 늦은 위상을 갖는 신호(DQ<4>)를 출력하는 제 4 슬레이브 칩(500)의 스큐에 맞춰 제 1 및 제 3 슬레이브 칩(200-400)의 스큐를 튜닝하는 경우이므로, 상기 제 1 내지 제 3 슬레이브 칩(200-400)의 내부전압 생성부는 상기 레지스터부로부터 상기 레벨 다운 신호(VINTDN<0:m>)를 수신할 것이다.
상기 제 1 슬레이브 칩(200)은 가장 빠른 위상을 갖는 신호(DQ<1>)를 출력하므로, 상기 제 1 슬레이브 칩(200)의 내부전압 생성부(240)는 상기 소정 전압 레벨(A)에서 3단계 하강된 전압 레벨(A-3a)을 상기 내부전압(VINT)으로 생성할 수 있다. 상기 제 2 슬레이브 칩(300)은 두 번째로 빠른 위상을 갖는 신호(DQ<2>)를 출력하므로, 상기 제 2 슬레이브 칩(300)의 내부전압 생성부는 상기 소정 전압 레벨(A)에서 2단계 하강된 전압 레벨(A-2a)을 내부전압으로 생성할 수 있다. 상기 제 3 슬레이브 칩(400)은 세 번째 빠른 위상을 갖는 신호(DQ<3>)를 출력하므로, 상기 제 3 슬레이브 칩(400)의 내부전압 생성부는 상기 소정 전압 레벨(A)에서 1단계 하강된 전압 레벨(A-a)을 내부전압으로 생성할 수 있다.
상기 제 1 내지 제 3 슬레이브 칩(200-400)의 내부전압이 하강되면, 상기 제 1 내지 제 4 슬레이브 칩(200-500)에서 출력되는 신호(DQ<1:4>)의 위상을 실질적으로 동일해지고, 상기 마스터 칩(100)의 위상 검출부(112)는 상기 튜닝 디스에이블 신호(DIS)를 생성할 수 있다. 상기 튜닝 제어신호 생성부(111)는 상기 튜닝 디스에이블 신호(DIS)에 응답하여 상기 튜닝 인에이블 신호(MRSEN)를 디스에이블시키고, 상기 반도체 시스템(1)의 튜닝 동작이 완료될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 반도체 시스템 10: 반도체 장치
11/100: 마스터 칩 12/200/300/400/500: 슬레이브 칩
13/14/15/16: 관통 비아 17: 범프
110: 튜닝 제어부 111: 튜닝 제어신호 생성부
112: 위상 검출부 120: 리퀘스트 큐
210: 튜닝부 220: 레지스터부
230: 데이터 출력부 240: 내부전압 생성부

Claims (15)

  1. 마스터 칩; 및
    복수의 슬레이브 칩을 포함하고
    상기 마스터 칩은 상기 복수의 슬레이브 칩으로부터 출력되는 신호에 기초하여 각각의 상기 슬레이브 칩의 내부전압 레벨을 조절하되, 상기 복수의 슬레이브 칩 중 어느 하나의 칩을 기준으로 하여 나머지 칩의 내부전압 레벨을 조절하고,
    상기 마스터 칩은 상기 슬레이브 칩 중 하나로부터 출력된 신호의 위상을 기준으로 하여, 상기 기준이 된 위상보다 빠른 위상을 갖는 신호를 출력하는 슬레이브 칩의 내부전압 레벨을 하강시키고, 상기 기준이 된 위상보다 느린 위상을 갖는 신호를 출력하는 슬레이브 칩의 내부전압 레벨을 상승시키는 반도체 시스템.
  2. 삭제
  3. 마스터 칩; 및
    복수의 슬레이브 칩을 포함하고
    상기 마스터 칩은 상기 복수의 슬레이브 칩으로부터 출력되는 신호에 기초하여 각각의 상기 슬레이브 칩의 내부전압 레벨을 조절하되, 상기 복수의 슬레이브 칩 중 어느 하나의 칩을 기준으로 하여 나머지 칩의 내부전압 레벨을 조절하고,
    상기 마스터 칩은 상기 슬레이브 칩에서 출력된 신호 중 가장 느린 위상을 갖는 신호를 기준으로 하여, 상기 가장 느린 위상보다 빠른 위상을 갖는 신호를 출력하는 슬레이브 칩의 내부전압 레벨을 하강시키는 반도체 시스템.
  4. 마스터 칩; 및
    복수의 슬레이브 칩을 포함하고,
    상기 복수의 슬레이브 칩은 데이터 채널을 공유하는 복수의 랭크로 구분되며,
    상기 마스터 칩은 상기 복수의 랭크로부터 출력되는 신호에 기초하여 각각의 상기 랭크에서 사용되는 내부전압의 레벨을 조절하고,
    상기 마스터 칩은 상기 복수의 랭크 중 하나로부터 출력된 신호의 위상을 기준으로 하여, 상기 기준이 된 위상보다 빠른 위상을 갖는 신호를 출력하는 랭크에서 사용되는 내부전압의 레벨을 하강시키고, 상기 기준이 된 위상보다 느린 위상을 갖는 신호를 출력하는 랭크에서 사용되는 내부전압의 레벨을 상승시키는 반도체 시스템.
  5. 삭제
  6. 마스터 칩; 및
    복수의 슬레이브 칩을 포함하고,
    상기 복수의 슬레이브 칩은 데이터 채널을 공유하는 복수의 랭크로 구분되며,
    상기 마스터 칩은 상기 복수의 랭크로부터 출력되는 신호에 기초하여 각각의 상기 랭크에서 사용되는 내부전압의 레벨을 조절하고,
    상기 마스터 칩은 상기 복수의 랭크에서 출력된 신호 중 가장 느린 위상을 갖는 신호를 기준으로 하여, 상기 가장 느린 위상보다 빠른 위상을 갖는 신호를 출력하는 랭크에서 사용되는 내부전압의 레벨을 하강시키는 반도체 시스템.
  7. 파워 업 신호에 응답하여 인에이블되는 튜닝 인에이블 신호에 응답하여 할당된 채널을 통해 신호를 출력하고, 내부전압 제어신호에 기초하여 내부전압의 레벨을 증가 또는 감소시키는 튜닝부를 포함하는 복수의 슬레이브 칩; 및
    상기 채널을 통해 입력된 상기 신호의 위상을 비교하여 상기 내부전압 제어신호를 생성하고, 상기 내부전압 제어신호를 상기 복수의 슬레이브 칩으로 제공하는 튜닝 제어부를 포함하는 마스터 칩을 포함하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 튜닝부는 상기 튜닝 인에이블 신호 및 상기 내부전압 제어신호를 저장하는 레지스터부;
    상기 튜닝 인에이블 신호에 응답하여 상기 채널을 통해 상기 신호를 출력하는 데이터 출력부; 및
    상기 내부전압 제어신호에 응답하여 상기 내부전압의 레벨을 설정하는 내부전압 생성부를 포함하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 레지스터부는 모드 레지스터인 반도체 시스템.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 데이터 출력부는 상기 튜닝 인에이블 신호가 디스에이블되었을 때 상기 슬레이브 칩에 저장된 데이터를 출력하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 내부전압 생성부는 상기 내부전압 제어신호에 응답하여 스위칭 신호를 생성하는 레벨 제어부; 및
    상기 스위칭 신호에 응답하여 상기 내부전압의 레벨을 하강시키거나 상승시키는 레벨 조절부를 포함하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 튜닝 제어부는 상기 채널을 통해 입력된 상기 신호의 위상을 비교하여 위상 비교 결과 및 튜닝 디스에이블 신호를 생성하는 위상 검출부; 및
    상기 위상 비교 결과에 기초하여 상기 내부전압 제어신호를 생성하는 튜닝 제어신호 생성부를 포함하는 반도체 시스템.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 튜닝 제어신호 생성부는 상기 튜닝 디스에이블 신호에 응답하여 상기 튜닝 인에이블 신호를 디스에이블시키는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 튜닝 인에이블 신호 및 상기 내부전압 제어신호는 커맨드 채널을 통해 상기 복수의 슬레이브 칩으로 전송되는 반도체 시스템.
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