CN101546990A - 用于实现双向数据总线的可编程输入/输出结构和方法 - Google Patents

Abstract

本发明公开了用于实现双向数据总线的可编程输入/输出结构和方法。组合的输入和端接电路包括阻抗的固定部分和阻抗的可编程部分。固定部分能够在驱动器模式和端接模式中被固定。可编程部分能够被配置为在驱动器模式或者端接模式中具有所需阻抗，同时保持最小相关电容。

Description

用于实现双向数据总线的可编程输入/输出结构和方法

技术领域

本发明涉及用于集成电路的输入/输出结构领域。更具体地，本发明涉及用于实现双向数据总线的可编程输入/输出结构。

背景技术

目前，存储器是范围从计算机到电视的许多电子设备的必要部件。在过去十年中，存储器的常见形式从快页(FP)模式和扩展数据输出(EDO)发展到了SDR、DDR和DDR2，这带来了高级体系结构、更快的速度、更高的密度和带宽以及更低的电源电压和功耗。这些显著进步组合在一起将DRAM(和计算市场细分)提升到更高的性能水平。

在2000年，DDR SDRAM被引入到市场。DDR技术通过在时钟周期的上升沿和下降沿两者上传输数据而将SDR数据速率加倍。在DDR的情况下，每个时钟周期在每根数据线上传输2比特，而非SDR情况下的每根数据线1比特。为此，在每个时钟周期上，为每根数据线从存储器阵列访问2比特。该处理称为2字(2-word)或2n预取(prefetch)。预取帮助以进化的(evolutionary)步幅来获得速度，从而改善成品率并提高性能。DDR2 SDRAM的运行与DDR SDRAM很像，但具有允许更快速度的新特征。尽管DDR具有2n预取且DDR2具有4n预取，但是DDR3具有8n预取。DDR3的内部数据周期时间是外部时钟率(clock rate)的八分之一，并且内部数据总线宽度是外部数据总线宽度大小的8倍。在DDR3的情况下，在每个核心时钟周期上，每根数据线上8比特的数据被从存储器阵列移动到I/O缓冲器。其他带宽提升特征包括较低的RTT(端接电阻)值以支持较高的数据速率。DDR2值开始于50欧姆，而DDR3值开始于20欧姆。因为DDR3具有两倍于DDR2的带宽，所以DDR3的速度在DDR2停止(leave off)处增大。DDR3的速度开始于800Mbps，并且最大为1600Mbps。当包括64比特总线带宽时，DDR3可以达到6,400至12,800M次传输/s的速度。SRAM也发生了类似演变。

图1示出了控制器110和SRAM 120之间的交互的顶层框图。一般而言，控制器110通过电路板(未示出)上的多条迹线而电耦合到公共输入/输出SRAM 120(CIO SRAM)。CIO SRAM能够经由同一输入/输出端口来接收和发送信号。这种配置减小了集成电路的表面积和功耗两者，这是高效电路设计中两个最需要考虑的事项。控制器110向SRAM 120发送时钟、地址和控制信号。在一些实施例中，数据信号在控制器110和SRAM120之间是双向的。或者，数据信号是从SRAM 120耦合到系统中的其他地方并且独立于控制器。

图2示出了可编程阻抗输出驱动器(PIOD)200。这种PIOD 200通常是由SRAM实现的以驱动数据输出信号。PIOD包括电耦合到电源VDDQ的至少一个固定上拉器件210。当SRAM将输出信号驱动为“高”时，固定上拉器件210被使能。PIOD还包括至少一个固定下拉器件215。当SRAM将输出信号驱动为“低”时，固定下拉器件215被使能。集成电路设计领域的普通技术人员将会清楚，信号“高”对于信号“高”而言一般等于电压VDDQ减去适当的栅源电压降，或者对于信号“低”而言等于电压VSS加上栅源电压升。一般而言，电压VSS是地或者零。然而，如果应用需要，则电压VSS能够是非零的。在该示例中，固定上拉器件210和固定下拉器件215都是MOS晶体管。固定器件210和215的大小被选择为使得当仅上拉器件210或下拉器件215之一被使能时，在从输出测量时得到的驱动器阻抗大于SRAM所支持的最大值。

PIOD 200还包括一堆可编程上拉器件220和一堆可编程下拉器件230。这堆可编程上拉器件220中的每个器件耦合到电压VDDQ，并且这堆可编程下拉器件230中的每个器件耦合到电压VSS。在图2所述的配置中，上拉器件220是二进制加权的，意思是可编程上拉器件220A被确定大小并配置为具有预定强度X，并且每个接连的可编程上拉器件具有通过X(2N)确定的强度，其中N＝1，2，3等，以使得器件220A具有X的强度，器件200B具有2X的强度，器件220C具有4X的强度，等等。这堆可编程下拉器件230被以类似的方式配置，以使得器件230A具有X的强度，器件230B具有2X的强度，器件230C具有4X的强度，等等。当单个可编程上拉器件220A-D或下拉器件230A-D被使能时，该器件的阻抗值是可从输出来测量的。换言之，能够从输出来测量该阻抗值。所有可编程器件的总大小被选择为使得当所有固定和可编程器件被使能时，得到的驱动器阻抗小于或等于SRAM支持的最小值。此外，最小可编程器件的大小被选择为使得其大小与所有固定器件的总大小的比率满足SRAM的驱动器阻抗编程分辨率精度目标。

能够利用耦合到参考阻抗RQ 255的校准电路250来改变PIOD 200的输出阻抗。参考阻抗RQ 255通常是由最终用户设置的作为驱动器强度的参考点的外部电阻器。当各上拉器件220A-D或下拉器件230A-D被使能时，输出阻抗是RQ的整数分之一或者倍数。通常，根据惯例，在高速同步SRAM中，上拉和下拉驱动器阻抗等于值RQ/5。所支持的驱动器阻抗的典型范围从25Ω～35Ω(最小)至45Ω～60Ω(最大)改变。一般而言，输出预驱动器285用于在发送之前缓冲外出信号。

类似地，图3A所示的可编程输入端接(PIT)300具有固定上拉器件310和固定下拉器件315以及一堆可变上拉器件320和下拉器件325。能够以任何数目的方式对端接阻抗编程。通常，SRAM具有专用输入管脚(未示出)，用户通过参考电阻器RT 321将该专用输入管脚连接到电压VSS。SRAM然后使用校准电路来确定使能可编程上拉器件中的哪一个，以使得得到的输入“高”端接阻抗等于端接阻抗RT(或者端接阻抗RT的某一指定的分数或倍数)，或者确定使能可编程下拉器件中的哪一个，以使得得到的输入“低”端接阻抗等于端接阻抗RT(或者端接阻抗RT的某一指定的分数或倍数)。通常，在高速同步SRAM中，上拉和下拉端接阻抗等于端接阻抗RT，所支持的端接阻抗的范围从所支持的驱动器阻抗范围的三倍到四倍变化。在一些应用中，输入接收器381缓冲信号以用于在集成电路内强力传输。

图3B示出了分离的驱动器和端接电路350。电路350包括驱动器部分355和端接部分360。电路350能够通过外部控制而在驱动器模式和端接模式之间切换，从而节省硅芯片上的空间。然而，通过实质上将这两部分串行地与输入/输出点370布置，所有上拉和下拉器件的所有电容是可从输入/输出点370测量的，从而对可达到的最大数据传输速率产生总的有害影响。

对图3B的方案的改善在图3C中示出。公共输出驱动器和输入端接电路380包括固定部分381和可编程部分382。在该示例中，所支持的输出驱动器阻抗范围在25Ω和50Ω之间。如上所述，参考阻抗RQ通常是所支持的范围的五倍，即125Ω至250Ω。需要支持的输入端接阻抗范围是大约120Ω～180Ω，并且端接阻抗RT是120Ω～180Ω。相同的电路被复制以校准输出驱动器强度和输入端接强度。电路校准等于参考阻抗RQ和端接阻抗RT范围的并集的阻抗范围(120Ω～250Ω)。因此，所支持的有效端接阻抗范围(120Ω～250Ω)是所支持的有效驱动器阻抗范围(24Ω～50Ω)的五倍。注意到以下方面是重要的：对于输入端接而言，该方案提供了比实际需要的范围大得多的范围。该较大且不必要的范围直接与从输入/输出可测量的较大电容有关，这对最快的可能数据传输具有有害影响。过剩范围的原因来自拓扑。电路383包括一个固定上拉器件383A和一个固定下拉器件383B，以及六个可编程的、二进制加权的上拉和下拉器件，并且产生6比特的二进制上拉和下拉使能码。固定部分381中的固定器件381A和381B的大小是由阻抗校准电路中的固定器件383A和383B的大小确定的。当电路380仅用作输出驱动器时，固定器件381A和381B被使能。所组合的输出驱动器输入端接的可编程部分382包括九个二进制加权上拉和下拉器件382A-I。这些可编程器件的大小是由阻抗校准电路383中使用的可编程器件的大小确定的。驱动器阻抗校准电路所产生的6比特上拉和下拉使能码被直接应用于六个最大的可编程器件(6个MSB器件)，以将驱动器的阻抗与外部端接RQ最好地相关。等于阻抗校准电路中使用的固定器件的相对强度的4比特二进制码(具体地，“1100”)被加到由端接阻抗校准电路所产生的6比特上拉和下拉使能码。然后，和被除以5，因此有效端接强度范围是有效驱动器强度范围的5倍，并且结果的7个最高数位然后被应用于7个最小的可编程器件，以创建输入端接。在这种方式下，可编程器件用于创建输入端接的可编程部分和固定部分两者。实际上，在端接模式中，固定阻抗部分被融入可编程部分中。

尽管该公共方案的总输入/输出电容比使用分离方案的情况小，但是并不是最小化的。此外，在将由端接阻抗校准电路383所产生的六比特上拉和下拉使能码应用于适当的可编程上拉和下拉器件之前将其除以五降低了端接阻抗的编程分辨率精度，这是因为相除的结果被舍入，并且舍入在阻抗的精度上引入了另外的差错。

发明内容

一种用于集成电路的具有驱动器阻抗和端接阻抗的组合可编程输入和输出包括具有固定阻抗的固定部分、耦合到固定部分的可编程部分、第一电路和第二电路，其中可编程部分具有可编程阻抗并且包括多个上拉器件和相等数量的多个下拉器件，第一电路用于确定从组合输入/输出端口测得的驱动器阻抗，且第二电路用于确定从组合输入/输出端口测得的端接阻抗。优选地，上拉和下拉器件包括晶体管。

为了实现用作组合驱动器/端接器件，固定部分能够在驱动器模式中具有固定阻抗且在端接模式中具有固定阻抗。为了实现所需的驱动器和端接强度，第一和第二电路包括用于向可编程部分发送使能码的装置。在一些实施例中，用于发送使能码的装置包括多个用于形成使能码的多个上拉和下拉器件。优选地，多个上拉器件和多个下拉器件被二进制加权，从而具有最高阻抗的上拉器件、最低阻抗的上拉器件、最高阻抗的下拉器件和最低阻抗的下拉器件。然而，考虑加权的其他方法，例如灰度级或所有权加权。一般而言，固定和可编程部分的阻抗被参考至少一个外部电阻性元件。

在可编程输入和输出装置的一个方面中，驱动器阻抗是从端接阻抗得出的。在这种实施例中，多个上拉和下拉器件被以某种方式加权，例如上述二进制加权。为了实现比端接阻抗更强的驱动器阻抗，公共驱动器/端接电路包括更多的上拉和下拉器件，其中这些上拉和下拉器件的强度大于最强的上拉和下拉器件。例如，如果端接包括强度为Y、2Y、4Y、8Y、16Y和32Y的六对，则第七和第八上拉和下拉器件至少是64Y，从而实现更强的驱动器。由用于确定驱动器强度的第一电路形成的使能码被应用于MSB器件。例如，如果第一电路形成7比特使能码，则该码被应用于强度为64Y、64Y、32Y、16Y、8Y、4Y和2Y的上拉和下拉器件。由用于确定端接强度的第二电路形成的使能码被应用于LSB器件。例如，如果第二电路形成6比特使能码，则该码被应用于强度为32Y、16Y、8Y、4Y、2Y和Y的上拉和下拉器件。对于可能阻抗的最宽范围，固定部分包括强度大于第二部分中的最小上拉器件的第一上拉器件和强度大于最小下拉器件的强度的第一下拉器件。第一上拉和第一下拉器件与最小可编程器件的大小比率是由所需的强度精度确定的。例如，三十比一的比率产生大约±1.6％的精度。为了实现端接模式和驱动器模式之间的切换，第一部分还包括强度大于第一上拉器件的第二上拉器件和强度大于第一下拉器件的第二下拉器件。第一和第二上拉和下拉器件之间的比率是由驱动器强度和端接强度的所需比率确定的。例如，如果较大的上拉和下拉器件的值是较小的上拉和下拉器件的值的两倍，则驱动器强度将是端接强度的三倍。

在可编程输入和输出装置的一个方面中，端接阻抗是从驱动器阻抗得出的。在这种实施例中，多个上拉和下拉器件被以某种方式加权，例如上述二进制加权。为了实现比驱动器阻抗更弱的端接阻抗，同时维持可接受的阻抗分辨率精度，公共驱动器/端接电路包括更多的上拉器件和下拉器件，其中这些上拉和下拉器件的强度小于最弱的上拉和下拉器件。例如，如果驱动器包括强度为X、2X、4X、8X、16X和32X的六对，则额外的对具有X/2和X/4的强度。由用于确定驱动器阻抗的第一电路形成的使能码被应用于MSB器件。例如，如果第一电路形成6比特使能码，则该码被应用于强度为32X、16X、8X、4X、2X和X的上拉和下拉器件。由用于确定端接强度的第二电路形成的使能码被应用于LSB器件。例如，如果第二电路形成7比特使能码，则该码被应用于强度为16X、8X、4X、2X、X、X/2和X/4的上拉和下拉器件。对于可能阻抗的最宽范围，固定部分包括强度大于第二部分中的最小上拉器件的第一上拉器件和强度大于最小下拉器件的强度的第一下拉器件。第一上拉和第一下拉器件与最小可编程器件的大小比率是由所需的强度精度确定的。例如，三十比一的比率产生大约±1.6％的精度。为了实现端接模式和驱动器模式之间的切换，第一部分还包括强度大于第一上拉器件的第二上拉器件和阻抗大于第一下拉器件的第二下拉器件。第一和第二上拉和下拉器件之间的阻抗比是由驱动器强度和端接强度的所需比率确定的。例如，如果较大的上拉和下拉器件的值是较小的上拉和下拉器件的值的两倍，则驱动器强度将是端接强度的三倍。

在本发明的另一个方面中，一种为公共输入端接和输出驱动器电路设置具有最小电容的最佳阻抗的方法包括：通过选择性地将两个上拉器件中的至少一个和两个下拉器件中的至少一个耦合到数据I/O路径中以使得其阻抗是可从数据I/O端口测量的，来设置驱动器模式和端接模式之一；以及如果设置在驱动器模式中，则通过选择性地将多个上拉器件中的至少一个和多个下拉器件中的至少一个耦合到数据I/O路径中以使得其阻抗是可从数据I/O端口测量的，来将驱动器阻抗设置为与所需驱动器阻抗相对应；以及如果设置在端接模式中，则通过选择性地将所述多个上拉器件中的至少一个和所述多个下拉器件中的至少一个耦合到数据I/O路径中以使得其阻抗是可从数据I/O端口测量的，来将端接阻抗设置为所需端接阻抗。优选地，设置驱动器阻抗的步骤包括向公共输入端接和输出驱动器电路的可编程部分中的N个可编程上拉器件和N个可编程下拉器件发送N比特使能码，并且设置端接阻抗的步骤包括向公共输入端接和输出驱动器电路的可编程部分中的M个可编程上拉器件和M个可编程下拉器件发送M比特使能码。在一些实施例中，所述多个上拉器件和多个下拉器件被二进制加权，以使得存在具有与最大强度相对应的最小阻抗的上拉器件和下拉器件，以及具有与最小强度相对应的最大强度的上拉器件和下拉器件。在一些实施例中，所述固定上拉器件中的至少一个具有比最弱的可编程上拉器件的强度大预定比率的强度，并且所述固定下拉器件中的至少一个具有比最弱的可编程下拉器件的强度大所述预定比率的强度；其中，所述比率是基于所需阻抗精度来确定的。

附图说明

图1示出了诸如SRAM之类的存储器系统。

图2示出了可编程阻抗输出驱动器。

图3A示出了可编程端接电路。

图3B示出了分离的驱动器和端接电路。

图3C示出了现有技术的组合可编程阻抗输出驱动器和输入端接。

图4示出了本发明的组合可编程阻抗输出驱动器和输入端接。

图5示出了本发明的组合可编程阻抗输出驱动器和输入端接的替代实施例。

具体实施方式

这里描述了涉及对集成电路的输入/输出缓冲和控制的方法和装置。一般而言，考虑SRAM的输入/输出结构。在本说明书和权利要求中，术语“SRAM”用于指静态随机存取存储器，其用于锁存被驱动到SRAM中的地址、控制和写数据信号，并控制从SRAM所驱动的读数据信号的输出定时。“控制器”用于指用于访问SRAM的任何部件，例如ASIC、FPGA或类似装置。控制器发起将数据存储在SRAM中的写操作和从SRAM检索数据的读操作。本发明的其他实施例对于相关领域的技术人员是显而易见的。虽然要发现其他实施例是耗时的，但是对于受益于本公开的这种技术人员而言仍然是常规的工程努力。在这里所给出的示例中，上拉和下拉器件是MOS晶体管。尽管一般描述MOS晶体管和CMOS晶体管对，但是也考虑替代配置，包括但不限于无源电阻器、互补双极对、互补DMOS对、互补FET对和其他有源器件。这种替代配置各自具有有利和不理的特性，熟练的集成电路设计者在将本公开的教导应用于具体应用时将会考虑这些特性。公知的是，晶体管的阻抗与其物理大小成反比。仅在这里的教导对应于器件的强度的范围内，器件的大小与这里的教导有关。为了清楚起见，这里使用的“较强”器件指的是具有较小阻抗的器件。换言之，器件的“强度”与其实际测得的阻抗成反比。

现在将详细参考附图所示的本发明的实现方式。这些图不一定是按比例绘制的。在所有附图和以下的详细描述中将使用相同的标号来指相同或相似的元件。为了清楚起见，并未示出和描述这里所描述的实现方式的所有常规特征。当然，将会认识到在开发任何这种实际实现方式的过程中，必须作出许多依实现方式而定的决定以实现开发者的具体目标，例如遵从应用和商业有关的约束，并且这些具体目标将会根据实现方式和开发者而改变。此外，将会认识到，对于受益于本公开的本领域普通技术人员而言，这种开发努力将是工程的常规担当。

图4示出了可编程公共I/O系统400的一个实施例，其将电容最小化而不牺牲编程分辨率精度。在本实施例中，输入端接用作从其得出输出驱动器的基础。为此，两个分离的不同电路被用于校准输出驱动器阻抗和输入端接阻抗。第一电路460是端接阻抗校准电路，其包括一个固定上拉器件461和一个固定下拉器件462。第一电路460还包括N个可编程的、二进制加权的上拉和下拉器件，并且产生N比特的二进制上拉和下拉使能码。在本示例中，N＝6。第二电路450是驱动器阻抗校准电路，其包括一个固定上拉器件451和一个固定下拉器件452，加上M个可编程的、二进制加权的上拉和下拉器件，并产生M比特的二进制上拉和下拉使能码。在本示例中，M＝7。

可编程公共I/O系统400还包括组合输出驱动器/输入端接电路410，组合输出驱动器/输入端接电路410具有固定部分420和可编程部分430。组合输出驱动器/输入端接410的固定部分420包括两个上拉器件411和两个下拉器件412。在图4的示例性实施例中，第一固定上拉器件411A的强度是第二上拉器件411B的强度的一半。类似地，第一固定下拉器件412A的强度是第二下拉器件412B的强度的一半。较小的固定器件411A和412A的大小是由端接阻抗校准电路中的固定器件461和462的大小来确定的。较大的固定器件411B和412B的大小是由驱动器阻抗校准电路中使用的固定器件451和452与端接阻抗校准电路中使用的固定器件的大小的差异来确定的。当系统400被用作驱动器时，所有的固定器件被使能，意味着它们的阻抗可通过数据I/O来测量。当系统400被用作输入端接时，仅较小的固定器件411A和412A被使能。较大的固定器件411B、412B与较小的器件411A、412A之间的大小比率是由驱动器模式和端接模式之间的所需阻抗比来确定的。从以下将会清楚，图4中所示的强度为2：1的比率将产生端接强度与驱动器强度的3：1的比率。如上所述，这产生了比端接“强”两倍的驱动器。

组合输出驱动器/输入端接410的可编程部分430包括八个二进制加权的上拉器件430A-430H和八个二进制加权的下拉器件432A-432H。这些可编程器件的大小是由端接阻抗校准电路460中使用的可编程器件的大小来确定的。之所以实现总共八个可编程器件是因为端接阻抗范围通常大于驱动器阻抗范围的两倍并小于或等于驱动器阻抗范围的四倍。如上所述，该范围是通过产业中的惯例确定的，并且将会清楚，能够进行轻微修改以使得阻抗适合于许多应用，并从而使驱动和端接强度适合于许多应用。为此，除了用于输入端接的六个LSB器件之外还实现了两个MSB器件(在该示例中是64Y)，以支持驱动器阻抗范围。结果，输入端接阻抗范围是驱动器阻抗范围的三倍。当系统400处于输入端接模式下时，由端接阻抗校准电路460所产生的六比特上拉和下拉使能码被直接应用于六个最小的可编程上拉器件430A-430F。当系统400处于输出驱动器模式下时，由驱动器阻抗校准电路450产生的七比特上拉和下拉使能码被直接应用于七个最大的可编程上拉器件430C-430H，以创建输出驱动器。最终结果是具有最小电容的可编程公共输出驱动器和输入端接结构410，该结构能够被随时(on the fly)优化，在参考阻抗RQ在175Ω和225Ω之间的情况下，用作具有从35Ω至45Ω的支持阻抗范围的输出驱动器。在端接阻抗RT在105Ω和135Ω之间的情况下，结构410还支持105Ω至135Ω的输入端接阻抗范围。

在本示例性实施例中，用于组合器件410的可编程部分430的最小器件430A的大小是用于固定部分420的器件411A和412A的强度的1/30，等于大约±1.7％的端接阻抗编程分辨率精度。用于输出驱动器的可编程部分的最小器件的大小是用于输出驱动器的固定部分的器件大小的1/45，等于大约±1.1％的驱动器阻抗编程分辨率精度。对于诸如输出时钟之类的仅输出信号，相同的固定器件和可编程器件(7)能够用于创建输出驱动器。对于诸如地址控制和输入时钟之类的仅输入信号，相同的固定器件(1)和可编程器件(6)能够用于创建输入端接。不需要另外的端接阻抗校准电路。换言之，除了多个可编程器件之外还具有至少两个固定器件允许驱动器和输入模式，而同时将电容最小化，这是因为第二固定器件用作“基线”或者最小强度，因此最小数目的器件被集成到电路中以实现驱动器模式和端接模式之间的所需阻抗范围，从而意味着总电容被最小化。

受益于本公开的熟练的集成电路设计者将会清楚，通过操纵图4的可编程部分中的上拉和下拉器件的加权以实现参考阻抗RQ和端接阻抗RT的不同倍数或分数，可容易地实现其他驱动器和阻抗范围。此外，固定器件411A和412A与固定器件411B和412B的大小比率能够被操作。例如，如果在特定应用中，端接阻抗范围是驱动器阻抗范围的三倍，则较大的固定器件的大小是较小的固定器件的两倍。因此，被使能用于输出驱动器的固定器件的强度是被使能用于输入端接的固定器件的三倍。结果，最强的可编程器件的强度能够从“128Y”减小到“64Y”，以进一步降低I/O电容，因为“64Y”足以支持作为端接阻抗范围的三分之一的驱动器阻抗范围。在另一示例性应用中，如果端接阻抗范围是驱动器阻抗范围的四倍，则较强的固定器件的大小是较弱的固定器件的三倍，因此被使能用于输出驱动器的固定器件的强度是被使能用于输入端接的固定器件的四倍。最强的器件的强度是“128Y”。能够针对端接阻抗范围与驱动器阻抗范围的其他比率来进行类似的大小和强度调整。换言之，如果在端接模式中，六个LSB可编程器件被激活，则总强度是63Y。为了实现比端接阻抗至少强两倍的驱动器阻抗，强度至少等于LSB器件的总强度的另外两个上拉器件和另外两个下拉器件被增加，在本示例中是64Y和64Y。为了使驱动器相对于端接的强度加倍，第一64Y上拉器件和第一64Y下拉器件被激活，从而使得总驱动器强度等于127Y。当第二64Y上拉器件和第二64Y下拉器件被激活时，总驱动器强度是191Y，有效地是端接强度(63Y)的三倍。如果所需的驱动器强度比端接强度大三倍，则第二上拉和下拉器件等于128Y。当所有器件被激活时，总驱动器强度是255Y，有效地比端接强度大三倍。

图5示出了可编程公共驱动器和端接结构500的另一实施例，其将电容最小化，同时维持驱动器模式和端接模式之间的所需比率。再次，两个不同的电路被用于确定结构500的阻抗：用于确定在结构500被用作驱动器时的阻抗的第一电路550和用于确定在结构500被用作输入端接时的阻抗的第二电路560。驱动器阻抗确定电路550包括一个固定上拉器件551和一个固定下拉器件552。驱动器阻抗确定电路550还包括六个可编程的、二进制加权的上拉器件553A-F和六个可编程的、二进制加权的下拉器件554A-F，用于产生6比特的二进制上拉和下拉使能码。端接阻抗确定电路560包括一个固定上拉器件561和一个固定下拉器件562。端接阻抗确定电路560还包括七个可编程的、二进制加权的上拉器件563A-G和七个可编程的、二进制加权的下拉器件564A-G，用于产生7比特的二进制上拉和下拉使能码。

可编程公共驱动器和端接结构500还包括组合输出驱动器/输入端接510。组合输出驱动器/输入端接510的固定部分511包括两个上拉器件511A和511B，以及两个下拉器件512A和512B。较小的固定器件511A和512A的大小是由端接阻抗校准电路560中使用的固定器件561和562的大小来确定的。较大的固定器件511B和512B的大小是由驱动器阻抗校准电路550中使用的固定器件551和552与端接阻抗校准电路560中使用的固定器件561和562的大小的差异来确定的。与图4所示的实施例类似，当组合驱动器输出/输入端接510被用作输入端接时，较小的固定器件511A和512A被使能，并且当组合驱动器输出/输入端接510被用作输出驱动器时，所有的固定器件被使能。同样与图4的实施例类似，组合输出驱动器/输入端接510的可编程部分530包括八个二进制加权的上拉器件530A-H和八个二进制加权的下拉器件531A-H。与图4的实施例相比，这些可编程器件530A-H和531A-H的大小是由驱动器阻抗校准电路550中使用的可编程器件553A-F的大小来确定的，而非图4的实施例中的输入端接阻抗校准电路460。

在一些实施例中，实现八个可编程器件，这是因为如上所述，端接阻抗范围一般大于驱动器阻抗范围的两倍但小于或等于驱动器阻抗范围的四倍。在本实施例中，向用于输出驱动器的六个MSB器件增加了两个LSB器件，以支持端接阻抗范围。当组合输出驱动器/端接器件510被用作输出驱动器时，由驱动器阻抗校准电路550产生的6比特上拉和下拉使能码被直接应用于六个最强的可编程器件530C-H，以形成适当的驱动器强度。当组合输出驱动器/端接器件510被用作输入端接时，由端接阻抗校准电路560产生的7比特上拉和下拉使能码被直接应用于七个最弱的可编程器件530A-F，以形成适当的输入端接阻抗。

在图5的示例性实施例中，用于输入端接的可编程部分530的最小器件530A的强度是用于输入端接的固定部分的器件的强度的1/40，等于大约±1.3％的端接强度编程分辨率精度。用于输出驱动器的可编程部分的最弱器件的强度是用于输出驱动器的固定部分的器件强度的1/30，等于大约±1.7％的驱动器阻抗编程分辨率精度。换言之，固定部分中的两组器件形成了驱动器模式和端接模式中的“最小”强度。熟练的电路设计者将会清楚，固定部分中具有最小阻抗的上拉和下拉器件与可编程部分中具有最小强度的上拉和下拉器件之间的大小比率是由所需的阻抗精度来确定的。例如，较大的阻抗比率(例如1：50)将会产生较好的阻抗精度。与图4的实施例相比，图5中的6个MSB器件足以实现驱动器模式和端接模式中的阻抗范围。然而，6个MSB器件中的最小者于是将是X。实际上，X和最弱的固定器件之间的比率将是1/10，从而意味着仅±5％的分辨率精度。这种分辨率精度一般是不可接受的，但在本公开中考虑容忍低分辨率精度的特定应用。通过包括较弱的器件X/2和X/4，分辨率精度被增大至±1.25％，同时保持驱动器模式和端接模式之间的所需阻抗比。

在操作中，无论为驱动器模式或端接模式确定什么阻抗是最佳的，都将具有最小的相关电容。确定驱动器阻抗的电路具有包括某一数目N的上拉和下拉器件，并且这些器件形成N比特使能码并控制公共驱动器/端接电路的可编程部分中的可编程器件中的N个。类似地，确定端接阻抗的电路包括某一数目M的上拉和下拉器件，并且这些器件形成去往可编程部分的M比特使能码。结果，现有的方案将总是呈现从数据I/O端口测得的较大电容，因为在图3B和3C的实施例中将存在较多的器件以实现与图4和5所述的实施例相同的阻抗范围。本领域普通技术人员将会认识到，上拉和下拉器件不必被激活，以由于它们的电容而具有有害影响。仅仅通过置于电路中，每个器件都对寄生电容有所贡献。在图3C的先前方案中，需要9对(一对包括一个上拉器件和一个下拉器件)来具有与图4和5所示的实施例(各自具有8对)相同的阻抗比，从而产生了更大的寄生电容。总的电容越高，信号的转换速率(slew rate)越低，因为转换速率与传播信号所感知的电容成反比。尽管转换速率的降低能够利用增大的电流供应来克服，但是这种增大一般由于增大的电流的其他有害影响而是不可接受的，这些有害影响包括增大的总功耗、便携式设备中缩短的电池寿命和电路稳定性问题。

可以了解，集成电路的批量生产使得所有的生产批次之间存在不一致的性能。一般而言，加工厂中用于给定工艺的工艺参数的变动是已知的。当计算任何器件的大小以执行特定功能或者呈现特定特性时，熟练的设计者将会考虑这种工艺变动。

已按照包括细节的具体实施例描述了本发明，以辅助理解本发明的结构和操作的原理。这里的这种对具体实施例及其细节的参考不希望限制所附权利要求的范围。本领域技术人员将会清楚，在选择用于进行说明的实施例中可以作出各种修改，而不脱离由权利要求所限定的本发明的精神和范围。

Claims (22)

1.一种用于集成电路的具有驱动器阻抗和端接阻抗的组合可编程输入和输出装置，包括：

a.固定部分，该固定部分具有固定阻抗；

b.耦合到所述固定部分的可编程部分，该可编程部分具有可编程阻抗并且包括：

i.多个上拉器件；和

ii.相等数量的多个下拉器件；

c.第一电路，用于确定从组合输入/输出端口测得的驱动器阻抗；以及

d.第二电路，用于确定从所述组合输入/输出端口测得的端接阻抗。

2.如权利要求1所述的组合可编程输入和输出装置，其中，所述第一电路包括用于形成驱动器阻抗的使能码的N个上拉器件和N个下拉器件，并且所述第二电路包括用于形成端接阻抗的使能码的M个上拉器件和M个下拉器件。

3.如权利要求2所述的组合可编程输入和输出装置，其中，所述第一电路的所述N个上拉器件和N个下拉器件耦合到所述可编程部分中的N个上拉器件和N个下拉器件以形成所需的驱动器阻抗，并且所述第二电路的所述M个上拉器件和M个下拉器件耦合到所述可编程部分中的M个上拉器件和M个下拉器件以形成所需的端接阻抗。

4.如权利要求2所述的组合可编程输入和输出装置，其中，所述可编程部分中的所述多个上拉器件和所述多个下拉器件被加权以使得存在最大强度的上拉和下拉器件、最小强度的上拉和下拉器件以及强度的范围。

5.如权利要求4所述的组合可编程输入和输出装置，其中，所述阻抗的范围是通过驱动器模式和端接模式之间的所需阻抗比来确定的。

6.如权利要求4所述的组合可编程输入和输出装置，其中，所述N个上拉器件和N个下拉器件耦合到所述可编程部分中具有最大强度的N个上拉器件和N个下拉器件，并且所述M个上拉器件和M个下拉器件耦合到所述可编程部分中具有最小强度的M个上拉器件和M个下拉器件。

7.如权利要求6所述的组合可编程输入和输出装置，其中，所述可编程部分还包括强度大于最强的上拉器件的另外两个上拉器件和强度大于最强的下拉器件的另外两个下拉器件。

8.如权利要求6所述的组合可编程输入和输出装置，其中，所述可编程部分还包括强度小于最弱的上拉器件的另外两个上拉器件和强度小于最弱的下拉器件的另外两个下拉器件。

9.如权利要求1所述的组合可编程输入和输出装置，其中，所述多个上拉器件和所述多个下拉器件被二进制加权，从而具有最高强度的上拉器件、最低强度的上拉器件、最高强度的下拉器件和最低强度的下拉器件。

10.如权利要求9所述的组合可编程输入和输出装置，其中，所述可编程部分的阻抗被参考至少一个外部电阻性元件。

11.如权利要求9所述的组合可编程输入和输出装置，其中，所述固定部分的阻抗被参考至少一个外部电阻性元件。

12.如权利要求9所述的组合可编程输入和输出装置，其中，所述固定部分包括第一上拉器件、第一下拉器件、第二上拉器件和第二下拉器件，其中所述第一上拉器件和第一下拉器件比所述第二上拉器件和第二下拉器件大预定比率。

13.如权利要求9所述的组合可编程输入和输出装置，其中，所述预定比率是通过所述驱动器阻抗和所述端接阻抗的所需比率来确定的。

14.如权利要求12所述的组合可编程输入和输出装置，其中，所述第二上拉器件和第二下拉器件的强度比所述可编程部分中的第一上拉器件和第一下拉器件的强度大预定比率。

15.如权利要求14所述的组合可编程输入和输出装置，其中，所述预定比率是通过所需的阻抗分辨率精度来确定的。

16.一种为公共输入端接和输出驱动器电路设置具有最小电容的最佳阻抗的方法，包括：

a.通过选择性地将两个上拉器件中的至少一个和两个下拉器件中的至少一个耦合到数据I/O路径中以使得其阻抗是可从数据I/O端口测量的，来设置驱动器模式和端接模式之一；以及如果设置在驱动器模式中，则

b.通过选择性地将多个上拉器件中的至少一个或多个下拉器件中的至少一个耦合到数据I/O路径中以使得其阻抗是可从数据I/O端口测量的，来将驱动器阻抗设置为与所需驱动器阻抗相对应；以及如果设置在端接模式中，则

c.通过选择性地将所述多个上拉器件中的至少一个和所述多个下拉器件中的至少一个耦合到数据I/O路径中以使得其阻抗是可从数据I/O端口测量的，来将端接阻抗设置为所需端接阻抗。

17.如权利要求16所述的方法，其中，设置驱动器阻抗的步骤包括向所述公共输入端接和输出驱动器电路的可编程部分中的N个可编程上拉器件和N个可编程下拉器件发送N比特使能码。

18.如权利要求16所述的方法，其中，设置端接阻抗的步骤包括向所述公共输入端接和输出驱动器电路的可编程部分中的M个可编程上拉器件和M个可编程下拉器件发送M比特使能码。

19.如权利要求16所述的方法，其中，设置驱动器阻抗的步骤使所述驱动器阻抗参考外部电阻性器件。

20.如权利要求16所述的方法，其中，设置端接阻抗的步骤包括使所述端接阻抗参考外部电阻性器件。

21.如权利要求16所述的方法，其中，所述多个上拉器件和多个下拉器件被二进制加权，以使得存在具有最小强度的上拉器件和下拉器件，以及具有最大强度的上拉器件和下拉器件。

22.如权利要求16所述的方法，其中，所述固定上拉器件中的至少一个具有比最弱的可编程上拉器件的强度大预定比率的强度，并且所述固定下拉器件中的至少一个具有比最弱的可编程下拉器件的强度大所述预定比率的强度；其中，所述比率是基于所需阻抗精度来确定的。

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