TWI400455B - 校準輸出入電路之方法與相關裝置 - Google Patents

Description

校準輸出入電路之方法與相關裝置

本發明係有關一種校準輸出入電路之方法與相關裝置，尤指一種可利用晶片內部以精確量測之基本阻抗導通合成校準阻抗，以在晶片之輸出入電路中校準其驅動阻抗之方法與相關裝置。

各式各樣的電子系統是現代資訊社會最重要的硬體基礎之一。一般來說，電子系統通常會以電路板(如印刷電路板等)及/或傳輸線等來整合(連接)多個不同功能的晶片(積體電路)或裝置，使各晶片間能交換訊號資料，組織出電子系統的整體功能。因此，如何使不同晶片能正常發送/接受資料訊號，也成為現代晶片設計業者的研究重點之一。

當一個晶片要發送訊號至另一晶片/裝置時，發送訊號之晶片必須要有適當的訊號驅動能力，以透過電路板之走線(及/或各種傳輸線)而在接收晶片端驅動出適當的訊號波形來代表訊號中的資訊。一般來說，當一晶片要以其訊號發送機制來發送訊號時，訊號發送機制的訊號驅動能力大小會反映在其輸出端的等效驅動阻抗(譬如說是等效輸出電阻)上。一般來說，訊號驅動能力較大時，其對應的驅動阻抗較低。反之，高驅動阻抗則代表較低的訊號驅動能力。

既然訊號發送機制中的驅動阻抗是驅動訊號交換的重要參考資訊及參數，在一些標準化的訊號交換介面規格中，便針對驅動阻抗制定了阻抗值的容許範圍。譬如說，在由JEDEC制定的雙倍資料速度(Double Data Rate)記憶體訊號交換介面規格中，就限制了驅動阻抗可容許的阻抗值(電阻值)變異範圍，以維護訊號交換的正確性。隨著訊號交換頻率/速度的提昇，對驅動阻抗值的要求也日益提昇，其所能容忍的變異範圍也越狹窄。

為了因應對驅動阻抗的要求，在現代晶片的訊號發送機制中，勢必要提供校準驅動阻抗的解決方案，以校準驅動阻抗之阻抗值。

因此，本發明即是要針對晶片訊號發送機制中的輸出入電路提供一種校準輸出入電路的方法與相關裝置、技術，以校準輸出入電路在其輸出端的驅動阻抗，使驅動阻抗之阻抗值可以符合訊號交換介面之規格，確保訊號交換正確無誤。

本發明的一個目的是提供一種在一晶片中校準一輸出入電路的方法。輸出入電路設有一輸出端，晶片中則設有至少一內建的基本阻抗(譬如說是電阻)及一非揮發性記憶體。而本發明方法包括有下列步驟：量測設於該晶片中的一基本阻抗之阻抗值，並將該量測之阻抗值記錄於該晶片中之一非揮發性記憶體；提供一驅動阻抗於該輸出入電路之該輸出端；導通設於該晶片中的複數個基本阻抗，以根據該複數個導通之基本阻抗合成一對應該驅動阻抗之校準阻抗；以及，根據該校準阻抗估計該驅動阻抗之阻抗值，以校準該輸出入電路。

在本發明的一實施例中，晶片內設置有複數個內建的基本阻抗及一內建的參考基本阻抗，參考基本阻抗與各基本阻抗的阻抗值相等。參考基本阻抗可透過晶片上的接墊(譬如說是一通用輸出入(GPIO，General Purpose Input/Output)接墊)耦接至晶片外。而當本發明要量測基本阻抗之阻抗值時，就可經由此接墊連接到一外接之測試機台(tester)，以外接測試機台精確地量測參考基本阻抗之阻抗值，等效上也就能得知各基本阻抗的阻抗值。

另一方面，各基本阻抗則可經由一對應開關之導通控制而耦接至輸出入電路(譬如說是參考輸出入電路)的輸出端。當要合成前述之校準阻抗時，本發明就可在複數個基本阻抗中選擇一給定數量個基本阻抗，並使給定數量個基本阻抗所分別對應之開關導通，使這些基本阻抗可導通至輸出端並合成出校準阻抗。

本發明可用來分別校準輸出入電路的拉昇(pull-up)驅動阻抗與拉低(pull-down)驅動阻抗。下列對本發明一般化(general)形式之描述可推廣應用於上述兩種驅動阻抗之校準。假設前述參考輸出入電路與各輸出入電路工作於一第一操作電壓與一第二操作電壓之間，(參考)輸出入電路係在第一操作電壓與其輸出端之間提供待校準驅動阻抗，而本發明前述的複數個基本阻抗則可被安排於輸出端與第二操作電壓之間，使導通的基本阻抗可在輸出端與第二操作電壓間合成校準阻抗。在此配置下，校準阻抗和驅動阻抗會在第一操作電壓與第二操作電壓間分壓，分壓的結果會反映於輸出端。當本發明要利用此校準阻抗估計驅動阻抗之阻抗值時，就可根據輸出端之輸出電壓來估計驅動阻抗之阻抗值。更明確地說，本發明晶片中可內建一比較器，以將輸出端之輸出電壓與一參考電壓相比較。此參考電壓可以是第一操作電壓與第二操作電壓之平均值。若輸出電壓比參考電壓更接近第一操作電壓，就代表驅動阻抗小於校準阻抗。反之，若輸出電壓比參考電壓更接近第二操作電壓，則代表驅動阻抗大於校準阻抗。改變校準阻抗之阻抗值，就可經由夾擠來趨近驅動阻抗的阻抗值。

譬如說，本發明可先使第一數量個基本阻抗導通以合成校準阻抗，並將輸出端之輸出電壓與參考電壓比較以提供一第一比較結果；然後再使第二數量個(第一數量與第二數量相異)基本阻抗導通以改變校準阻抗之阻抗值，並重新比較輸出電壓與參考電壓，以得到一第二比較結果。若第一比較結果與第二比較結果相異，就可合理地估計出：驅動阻抗之阻抗值係介於第一數量個基本阻抗與第二數量個基本阻抗所分別合成的兩阻抗值之間。由於本發明已先將基本阻抗之阻抗量測值儲存於晶片內建的非揮發性記憶體中；讀取此非揮發性記憶體，即可根據非揮發性記憶體中儲存的精確量測結果與導通之基本阻抗的數量精確地得知合成阻抗之阻抗值，進而將驅動阻抗之阻抗值夾擠在兩個高精確度的阻抗值之間。因此，本發明能以較高的精確度及/或解析度來估計並校準驅動阻抗之阻抗值。

在上述的一般化描述中，若第一操作電壓大於第二操作電壓，代表待校準的驅動阻抗係為一拉昇(pull-up)驅動阻抗。反之，若第一操作電壓小於第二操作電壓，就代表待校準驅動阻抗係為一拉低(pull-down)驅動阻抗。因此，上述的一般化描述就可推廣應用於這兩種驅動阻抗。在完整的校準過程中，本發明可依序針對這兩種驅動阻抗進行校準。在上述描述中，本發明是先針對第一操作電壓與輸出端間的驅動阻抗進行校正；延續上述描述，本發明可繼續針對輸出端與第二操作電壓間的另一驅動阻抗進行校準。本發明可在第一操作電壓與輸出端間安排另一組複數個基本阻抗，並選擇性地導通這些基本阻抗以在第一操作電壓與輸出端間合成一另一校準阻抗，並依據上述描述的原理，以另一校準阻抗來估計另一驅動阻抗之阻抗值。

在本發明中，各輸出入電路(與參考輸出入電路)均可分別根據一對應的強度控制而改變其訊號驅動能力(強度)，對應地，驅動阻抗之阻抗值也會隨強度控制而改變。本發明也可針對各種強度控制下的驅動阻抗逐一進行校準。譬如說，本發明可先將(參考)輸出入電路的強度控制設定為一第一控制值，以在其輸出端提供第一阻抗值之驅動阻抗；然後本發明就可依前述的一般化描述，改變導通之基本阻抗的數量，以夾擠估計出此第一阻抗值。接下來，強度控制可被改變為第二控制值，連帶地驅動阻抗之阻抗值也會改變為第二阻抗值，但本發明仍可依據前述校準原理重新夾擠估計此一第二阻抗值。以此類推，本發明可一一校準出各輸出入電路在不同強度控制下所分別對應的驅動阻抗值。完成校準後，當要正式驅動訊號發送時，就可根據校準結果決定各輸出入電路所分別對應之強度控制。譬如說，根據訊號交換之需求，若某一輸出入電路的驅動阻抗值應該符合一特定範圍，本發明就可根據校準結果得知哪一種強度控制所對應的驅動阻抗值最能符合該特定範圍，進而以該種強度控制來控制該輸出入電路，確保訊號交換正確。

在實施本發明時，可先在晶片出廠前經由接墊之連接而以外接的測試機台來精確地量測基本阻抗之阻抗值。然後，當晶片被整合於電子系統中後，就可在晶片進行電源啟動(power-on)時進行本發明之校準，估計各強度控制下驅動阻抗的對應阻抗值，以便在正式進行訊號交換時為各輸出入電路選擇正確的強度控制。

本發明的又一目的是提供一種能實現本發明上述方法的晶片，其包括有一參考基本阻抗及對應的接墊(如一GPIO接墊)、複數個基本阻抗及對應的複數個開關、匹配的複數個輸出入電路及一參考輸出入電路、一非揮發性記憶體及一對應的程劃介面、一比較器及一控制器。其中，參考基本阻抗之阻抗值與各基本阻抗之阻抗值相等，參考基本阻抗對應之接墊用來使參考基本阻抗可耦接至一外接之測試機台(tester)，使測試機台可量測此參考基本阻抗之阻抗值，並經由程劃介面將量測結果寫入至非揮發性記憶體。各開關則分別對應於一基本阻抗，使每一基本阻抗可經由對應開關之導通控制而讓每一基本阻抗可被選擇性地導通或不導通於(參考)輸出入電路的輸出端。控制器則用來主控本發明的實施。控制器可在複數個基本阻抗中選擇一給定數量個基本阻抗，並使這給定數量個基本阻抗所分別對應之開關導通，使給定數量個基本阻抗可導通至輸出端並合成出一對應的校準阻抗。

本發明晶片中的電路配置與運作可用以下的一般化形式來描述。輸出入電路與參考輸出入電路各具有一輸出端，並工作於一第一操作電壓與一第二操作電壓之間，可在第一操作電壓與輸出端(譬如說是參考輸出入電路的輸出端)間提供驅動阻抗。經由控制器對各開關的控制，各基本阻抗可被選擇性地導通或不導通於輸出端與第二操作電壓之間，而導通的基本阻抗即可在輸出端與第二操作電壓間合成校準阻抗。因此，驅動阻抗與校準阻抗會在第一操作電壓與第二操作電壓間分壓，並將分壓情形反映於輸出端的電壓。本發明控制器即可根據輸出端之輸出電壓估計該驅動阻抗之阻抗值。其中，比較器即是用來比較輸出電壓與一參考電壓，使控制器可根據比較結果估計驅動阻抗之阻抗值。參考電壓可以是第一操作電壓與第二操作電壓之平均值。若比較器比較後發現輸出電壓比參考電壓更接近第一操作電壓，則控制器就可估計：驅動阻抗小於校準阻抗。反之，若輸出電壓比參考電壓更接近第二操作電壓，則控制器就可判斷：驅動阻抗大於校準阻抗。

根據此原理，控制器就可利用夾擠來趨近驅動阻抗之阻抗值。譬如說，控制器可使第一數量個基本阻抗導通於輸出端與第二操作電壓之間以合成校準阻抗，使比較器可將輸出電壓與參考電壓比較以提供一第一比較結果；接下來，控制器另將第二數量個基本阻抗導通於輸出端與第二操作電壓之間，藉此來改變校準阻抗之阻抗值；比較器則再度對輸出電壓與參考電壓進行比較，以提供一第二比較結果。其中，第一數量與第二數量相異。若第一比較結果與第二比較結果相異，控制器就可得知：驅動阻抗之阻抗值係介於第一數量個基本阻抗與第二數量個基本阻抗所分別合成的兩阻抗值之間。

本發明控制器同樣可依序校準拉昇驅動阻抗與拉低驅動阻抗。延續上述的一般化描述，若各輸出入電路與參考輸出入電路皆可在其輸出端與第二操作電壓間提供另一個驅動阻抗，本發明晶片中就會在第一操作電壓與輸出端(如參考輸出入電路的輸出端)間設置複數個基本阻抗與複數個對應的開關，使控制器可在第一操作電壓與輸出端間選擇性導通基本阻抗，合成另一校準阻抗。在此配置下，控制器就可根據比較器的比較結果來夾擠校準另一驅動阻抗的阻抗值。

在本發明晶片中，各輸出入電路與參考輸出入電路可根據一強度控制而各自改變驅動阻抗之阻抗值；而本發明控制器可先將強度控制設定為一第一控制值，校準此情形下的驅動阻抗值。然後，控制器可將強度控制改變為一第二控制值，再重新校準對應的驅動阻抗值，以此類推。以這種方式，控制器可一一校準出輸出入電路在不同強度控制下所分別對應的驅動阻抗值。完成校準後，當要正式驅動訊號發送時，控制器就可根據校準結果及各輸出入電路的驅動阻抗需求來決定各輸出入電路所分別對應之強度控制。譬如說，根據訊號交換之需求，若某一輸出入電路的驅動阻抗值應該符合一特定範圍，控制器就可根據校準結果得知哪一種強度控制所對應的驅動阻抗值最能符合該特定範圍，進而以該種強度控制來控制該輸出入電路，確保訊號交換正確。

本發明晶片可在出廠前先接上外接測試機台，以外接測試機台精確地量測參考基本阻抗之阻抗值，並經由非揮發性記憶體的程劃介面來將測量結果寫入至非揮發性記憶體。當晶片被整合於電子系統中後，本發明晶片中的控制器就可在晶片進行電源啟動(power-on)時先讀取非揮發性記憶體中記錄的量測結果，並依據量測結果與導通之基本阻抗的數量得知其所合成的校準阻抗值，再藉由校準阻抗之調整分別估計各強度控制下驅動阻抗的對應阻抗值，以便在正式進行訊號交換時為各輸出入電路選擇正確的強度控制。

由於本發明是以選擇性導通的內建基本阻抗合成校準阻抗，等效上就是以基本阻抗實現出一個阻抗值可變的校準阻抗。而當以外接測試機台量測(參考)基本阻抗之阻抗值時，等效上也就是量測校準阻抗之可變阻抗值解析度，因為基本阻抗之阻抗值可用來推導得知校準阻抗的改變的情形。因此，本發明的又一目的，是提供一種在一晶片中以一內建的可變校準阻抗校準一輸出入電路的方法，其包括有：調整校準阻抗之阻抗值，並根據校準阻抗之阻抗值估計驅動阻抗之阻抗值，以校準晶片的輸出入電路。

為使　貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。

請參考第1圖；第1圖中示意的是一輸出入電路10的一種實施例。輸出入電路10工作於操作電壓Vcc與Vss之間(操作電壓Vss可以是一地端電壓，操作電壓Vcc則可以是一個高於地端電壓的正電壓)，以在訊號交換介面中實現一訊號發送機制。輸出入電路10可接收一輸入IP及一強度控制SC，以根據輸入IP而在其輸出端OP驅動出對應的訊號。至於輸出入電路10在其輸出端OP的訊號驅動能力，則可經由強度控制SC來加以調整。輸出入電路10中可設置有複數個分別用來推挽(push/pull)訊號輸出的驅動單元12a與12b；譬如說，驅動單元12a中可包括有一電阻rp及一p通道金氧半電晶體mp，驅動單元12b中亦可包括一電阻rn及一n通道金氧半電晶體mn。各驅動單元12a與12b可分別根據強度控制SC而選擇性地被導通或不導通至輸出端OP，以調整輸出入電路10的訊號驅動能力。舉例而言，當有較多的驅動單元12a與12b被導通至輸出端OP，輸出入電路10的訊號驅動能力也就會隨之增加。

另一方面，輸出入電路10也會在其輸出端OP呈現/提供等效輸出阻抗，就如第1圖的圖面右方所示。譬如說，當輸入IP為邏輯1時，輸出入電路10會在操作電壓Vcc與輸出端OP之間呈現一等效輸出阻抗(主要是電阻性阻抗)，此輸出阻抗可視為一拉昇(pull-up)阻抗，以驅動阻抗Zu來代表。當輸入IP為邏輯0時，輸出入電路10則會在輸出端OP與操作電壓Vss之間呈現另一等效輸出阻抗，可視為一拉低(pull-down)阻抗，以驅動阻抗Zd來代表。就如前段所述，輸出入電路10的訊號驅動能力是可以調整的；隨著訊號驅動能力的調整，輸出入電路10在其輸出端OP所表現/提供的各驅動阻抗Zu與Zd也會隨之改變。換句話說，驅動阻抗Zu與Zd之阻抗值可視為強度控制SC的函數。

如同先前討論過的，為維持訊號交換的正確性，必須要對輸出入電路的驅動阻抗進行校準。請參考第2圖，其所示意的即是一已知技術為一晶片14中的輸出入電路10進行校準的情形。為了配合此已知校準技術的實施，晶片14中必須要為輸出入電路10之輸出端OP特別設.置一外接的接墊Pd，使輸出端OP能經由此接墊Pd而連接到一個阻值精確的外接電阻Rex。此已知技術進行校準的過程可簡介如下。當晶片14進行電源啟動(power-on)時，可先向輸出入電路10饋送邏輯0之輸入IP，使輸出入電路10會在輸出端OP與操作電壓Vss之間呈現等效驅動阻抗Zd。在如此配置下，外接電阻Rex與驅動阻抗Zd就會在操作電壓Vcc與Vss之間進行分壓，而分壓結果就會反映在輸出端OP的電壓Vop上。比較器CMP則可將電壓Vop與一參考電壓Vref相互比較，其所得到的比較結果CP0就可反映出驅動阻抗Zd之阻抗值。譬如說，參考電壓Vref可以是操作電壓Vcc與Vss的平均值；當電壓Vop大於參考電壓Vref時，就代表驅動阻抗Zd之阻抗值(電阻值)大於外接電阻Rex。

假設外接電阻Rex的電阻值就是驅動阻抗Zd的理想值，則此已知的校準技術會不斷改變強度控制SC，使驅動阻抗Zd之阻抗值隨之改變，直到比較結果逆轉。譬如說，假設當強度控制SC為第一控制值sc1時，比較結果CP0顯示外接電阻Rex大於對應的驅動阻抗Zd(sc1)；而當強度控制SC改變為一相異的第二控制值sc2時，比較結果CP0逆轉而顯示外接電組Rex小於此時的驅動阻抗Zd(sc2)。這種情形就代表，理想的強度控制SC會在第一控制值sc1與第二控制值sc2之間。不過，由第1圖及相關討論可知，強度控制SC的控制值是離散量子化的(discrete quantized)。若控制值sc1與sc2之間沒有其他可用的控制值(也就是說，當控制值sc1與sc2是相鄰、最接近的兩控制值時)，已知校準技術就只能選擇以控制值sc1或sc2來使驅動阻抗Zd接近外接阻抗Rex之值。在此情況下，即使外接電阻Rex之電阻值非常精確，此已知校準技術也只能確定驅動阻抗Zd(sc1)與外接電阻Rex間的誤差在∣Zd(sc1)-Zd(sc2)∣之間，無法更精確地校準驅動阻抗Zd(sc1)的阻抗值。同理，已知校準技術也只能以∣Zd(sc1)-Zd(sc2)∣此一誤差來衡量驅動阻抗Zd(sc2)與外接電阻Rex的誤差。這也代表了，第2圖中校準技術的校準解析度(及/或精確度)是由驅動阻抗Zd受控改變的解析度來決定的。譬如說，假設強度控制SC在兩相鄰量子化控制值改變時驅動阻抗Zd會對應地受控改變10%，代表校準的解析度也只能受限於10%，無法再更精確。

以上述方式校準驅動阻抗Zd之後，第2圖中已知技術就會利用已校準的驅動阻抗Zd來校準另一驅動阻抗Zu。其原理是以驅動阻抗Zd為準而以強度控制SC調整驅動阻抗Zu之阻抗值，進而校準驅動阻抗Zu之阻抗值。不過，由於驅動阻抗Zu之校準是以驅動阻抗Zd為準，故對驅動阻抗Zu的校準解析度(精確度)一定無法高於驅動阻抗Zd本身的阻抗值精確度；若驅動阻抗Zd的精確度只有10%，在校準驅動阻抗Zu時的精確度一定無法比10%更精確。也就是說，不管是對驅動阻抗Zd或Zu，第2圖中已知技術的校準解析度都不足，會受限於驅動阻抗量子化受控變化的解析度，無法更細緻、更精確。另外，此已知校準技術還需特別設置的接墊Pd與外接精確電阻Rex，不僅消耗晶片14上的腳位資源，也影響電路板上的電路配置資源，並增加電路整合組裝的時間與成本。

為克服第2圖中校準技術的缺點，本發明是改以晶片內建的可變式校準阻抗來校準輸出入電路中的驅動阻抗。請參考第3圖與第4圖，此兩圖示意的是本發明校準架構的實施例；第3圖之架構實施例可用來校準輸出入電路10中的拉低驅動阻抗Zd，第4圖之架構實施例則可用來校準拉昇驅動阻抗Zu。如第3圖所示，為校準輸出入電路10中的驅動阻抗Zd，本發明可在其輸出端OP與操作電壓Vcc之間架構一內建的可變校準阻抗Zcd(譬如說是一阻值可調整的電阻)，此校準阻抗Zcd的阻抗值(像是電阻值)受控於一校準控制Kd。第3圖中也示意了此一校準阻抗Zcd的一種實施例。校準阻抗Zcd中可設置有複數個阻抗值相同的內建基本阻抗Z0(譬如說，各基本阻抗可以是電阻值相等的電阻，但不限於此)與複數個對應的低阻抗開關Sa(1)至Sa(J)、Sb(1)至Sb(K)，各開關與對應之基本阻抗Z0連接於輸出端OP與操作電壓Vcc之間，其中J與K為定值整數。這些開關可根據校準控制Kd而分別控制各對應之基本阻抗Z0是否可導通至輸出端OP，使導通之基本阻抗能在操作電壓Vcc與輸出端OP之間合成校準阻抗Zcd。也就是說，利用校準控制Kd選擇性地導通或不導通各個開關，改變導通之基本阻抗Z0的數量，就能調整校準阻抗Zcd在輸出端OP所提供的總阻抗值。

舉例來說，開關Sa(1)至開關Sa(J)可以是持續導通的，使對應的基本阻抗Z0可固定導通至輸出端OP；至於開關Sb(1)、…、Sb(k)至Sb(K)則可以安排為階層式阻值控制(Ladder resistance control)，譬如說開關Sb(1)可以受控於數位校準控制Kd的最後一位元(LSB，Least Significant Bit)、校準控制Kd的高一位元統一控制2個開關Sb(2)至Sb(3)是否導通、次高一位元統一控制4個開關Sb(4)至Sb(7)是否導通，再高一位元則控制8個開關Sb(8)至Sb(15)是否導通，以此類推。

由於上述校準阻抗Zcd是耦接於操作電壓Vcc與輸出端OP之間，當使輸出入電路10的輸入IP為邏輯0時，其驅動阻抗Zd就會與校準阻抗Zcd串連在操作電壓Vcc與Vss之間進行分壓，並將分壓結果反映在輸出端OP的電壓Vop上。以一比較器CMP來比較電壓Vop與一參考電壓Vref(其可為(Vcc+Vss)/2)的大小關係，其比較結果C0就可反映出校準阻抗Zcd與驅動阻抗Zd之大小關係。在進行校準時，本發明可先將強度控制SC固定於一控制值sc1，在此情形下不斷調整校準控制Kd而改變校準阻抗Zcd之阻抗值，並觀察(記錄)對應之比較結果。當比較結果逆轉(或相異)時，就可夾擠估計此控制值sc1下的驅動阻抗Zd(sc1)。譬如說，假設在校準控制Kd之控制值為kd1時比較結果C0反映驅動阻抗Zd(sc1)大於此時之校準阻抗Zcd(kd1)，而當校準控制Kd改變為另一控制值kd2時比較結果C0逆轉而反映驅動阻抗Zd(sc1)小於此時之校準阻抗Zcd(kd2)。在此情形下，就可推論出：驅動阻抗Zd(sc1)之阻抗值在Zcd(kd1)與Zcd(kd2)之間。

在第3圖的實施例中，由於本發明之校準控制Kd亦是離散量子化的，所以對驅動阻抗Zd的校準解析度(精確度)是由校準阻抗Zcd受控改變的解析度來主導。但由於校準阻抗Zcd的解析度可以做得十分細緻，故本發明能有效增加對驅動阻抗Zd的校準解析度。譬如說，經由適當的架構設計，若校準阻抗Zcd受控改變的解析度可以精確到1%，就代表本發明對驅動阻抗Zd(sc1)的校準解析度可以精確到1%的程度。

在調整校準阻抗Zcd校準驅動阻抗Zd(sc1)之後，本發明可將強度控制SC之控制值改變為另一控制值sc2，並再度以調整校準阻抗Zcd的方式來夾擠校準此時的驅動阻抗Zd(sc2)。以此類推，本發明就可藉由調整內建校準阻抗Zcd而精確地校準每一強度控制值下所對應的驅動阻抗Zd。

在第4圖的實施例中，本發明則是在輸出端OP與操作電壓Vss之間安排一內建的可變校準阻抗Zcu；當輸出入電路10的輸入IP為邏輯1時，輸出入電路10的拉昇驅動阻抗Zu就會和校準阻抗Zcu一起在操作電壓Vcc與Vss之間進行分壓；利用比較器CMP比較分壓後電壓Vop與參考電壓Vref，其比較結果C1就能反映驅動阻抗Zu與校準阻抗Zcu的大小關係。類似於第3圖中的實施例，第4圖中的校準阻抗Zcu中亦可設有複數個開關Sd(1)至Sd(J’)、Se(1)至Se(K’)以及對應的複數個基本阻抗Z1(其中J’與K’為定值整數)，各開關可根據校準控制Ku而選擇性地使對應基本阻抗Z1導通或不導通於輸出端OP，以調整校準阻抗Zcu的總阻抗值。各基本阻抗Z1之阻抗值則可以和第3圖中各基本阻抗Z0之阻抗值相同。至於校準的原理與本發明第3圖中之實施例相同，同樣是先將強度控制SC固定於一控制值sc1並不斷改變校準阻抗Zcu之值來校準驅動阻抗Zu(sc1)，同理再校準另一控制值sc2下的驅動阻抗Zu(sc2)，以此類推。

在討論第3圖、第4圖後，已經可以初步瞭解本發明與第2圖中校準技術的一些差異。第2圖中已知校準技術是經由強度控制SC的調整而不斷改變驅動阻抗Zd，以配合固定之外接電阻Rex校準驅動阻抗Zd。本發明於第3圖中的技術則是經由校準控制Kd之調整而不斷改變內建校準阻抗Zcd，以校準固定強度控制下的之驅動阻抗Zd。對第2圖技術而言，由於驅動阻抗Zd改變的解析度不足，此已知校準技術的解析度與精確度也隨之受限。因為驅動阻抗Zd改變的解析度與輸出入電路本身的電路架構、功率消耗、響應速度及布局面積等因素均有深切的關聯，不太可能只為了增加校準的解析度而改變輸出入電路之設計。相較之下，本發明校準的解析度則由內建校準阻抗Zcd的可變阻抗值解析度主導，此內建校準阻抗Zcd是專門為校準而設計，不用與輸出入電路本身的各種設計考量妥協，故校準阻抗之解析度可以做的十分精確，大幅提高本發明校準技術的校準解析度與精確度。

另一方面，由於第2圖中技術是以校準後的驅動阻抗Zd作為基準來校準另一驅動阻抗Zu，連帶使驅動阻抗Zu之校準解析度也無法提高。相較之下，本發明則可用第4圖中技術獨立地校準另一驅動阻抗Zu，使驅動阻抗Zd及Zu的校準解析度都能有效提高。

除此之外，本發明校準阻抗Zcd(第3圖)與Zcu(第4圖)都是與輸出入電路10一起內建於同一晶片的，故不再需要像第2圖中技術設置外接電阻Rex及專用接墊Pd，節省晶片與電路板的資源與成本。

由本發明於第3圖、第4圖的實施例可知，校準阻抗Zcd、Zcu之阻抗值是由各基本阻抗Z0(Z1)之阻抗值(如電阻值)與導通之基本阻抗的數量所共同決定。由於各基本阻抗均內建於晶片中，不同晶片中的基本阻抗常會因製程漂移而使其阻抗值也有所差異。為了精確得知各晶片中基本阻抗之阻抗值，本發明可在晶片出廠前先以外接測試機台分別為各晶片精確地量測基本阻抗之阻抗值，並將量測到的阻抗值寫入(記錄及/或燒錄)至晶片中的非揮發性記憶體。等晶片整合於電路板上並要開始正常運作時，就可由此非揮發性記憶體中讀取基本阻抗之阻抗值，配合各校準控制Kd(或Ku)下導通之基本阻抗數量來確定對應校準阻抗Zcd(或Zcu)之阻抗值，進而估計出各驅動阻抗Zd(或Zu)之阻抗值，完成對驅動阻抗之校正。請參考第5圖，其所示意的是本發明技術實施於一晶片20的實施例。

晶片20中包括有一參考基本阻抗Z0r及對應的接墊Pd_G(如一GPIO接墊)、用來合成校準阻抗Zcd與Zcu的複數個基本阻抗Z0、Z1及對應的複數個開關(詳示於第3圖與第4圖)、相互匹配的複數個輸出入電路10d及一參考輸出入電路10r、一非揮發性的記憶體M_rom及一對應的程劃介面16、一比較器CMP、一控制器18及用來支援控制器18運作的揮發性的記憶體M_ram。其中，該些輸出入電路10d不限於大小(size)完全相同的輸出入電路，參考基本阻抗Z0r之阻抗值與各基本阻抗之阻抗值Z0、Z1相等，參考基本阻抗對應之接墊Pd_G用來使參考基本阻抗Z0r可耦接至一外接之測試機台(未示於第5圖)，使測試機台可量測此參考基本阻抗Z0r之阻抗值，並經由程劃介面16將量測結果寫入至非揮發性記憶體M_rom。利用此參考基本阻抗Z0r之阻抗值量測結果，等效上就可得知其他基本阻抗Z0、Z1的阻抗值。在記錄阻抗值時，本發明可先建立一查表(LUT，Look-Up Table)，將各種阻抗值對應至不同的代碼，例如阻抗值為8歐姆，其代碼即為“0100”；而由外接機台量測到的阻抗值就可用對應的代碼寫入至非揮發性記憶體M_rom。該非揮發性記憶體可用快閃記憶體或可電子寫入的唯讀記憶體來實現，或者，也可用可電子燒熔之特殊導線(譬如說e-fuse)來予以實現。有許多晶片原本就已經有內建的非揮發性記憶體(譬如說是用來儲存韌體之非揮發性記憶體)，本發明也可利用此既有的非揮發性記憶體來記錄基本阻抗之阻抗值。另外，一般晶片原本就會附有多個GPIO接墊，故本發明可使用既有的GPIO接墊作為參考基本阻抗Z0r所對應之接墊Pd_G，並不需要佔用專屬的腳位資源。

在晶片20中，參考輸出入電路10r與各輸出入電路10d是匹配的。也就是說，參考輸出入電路10r與各輸出入電路10d的製程參數、電路與布局架構均相同，亦同樣工作於操作電壓Vcc與Vss之間。各輸出入電路10d分別耦接於接墊Pd_IO1或Pd_IO2(譬如說是輸出入接墊)，以實現晶片20的訊號交換介面，發揮訊號發送的功能；這些輸出入電路10d亦可分別接收對應的輸入IPd及強度控制SCd1、SCd2。參考輸出入電路10r則專門用作校準之用途，本發明於第3圖、第4圖之校準架構即可實現在第5圖的參考輸出入電路10r上。也就是說，第3圖中由各開關及對應基本阻抗Z0所合成之校準阻抗Zcd即為第5圖中的校準阻抗Zcd，其阻抗值同樣受控於校準控制Kd；同理，第5圖中的校準阻抗Zcu則可由第4圖中的架構來實現，並受控於校準控制Ku。控制器18則用來主控本發明的實施。經由校準控制Ku或Kd，控制器18可在複數個基本阻抗中選擇一給定數量個基本阻抗，並使這給定數量個基本阻抗所分別對應之開關導通，使給定數量個基本阻抗可導通至參考輸出入電路10r的輸出端OP，並合成出對應的校準阻抗Zcu(Ku)或Zcd(Kd)。另外，控制器18亦控制各輸出入電路10d之強度控制SCd1或SCd2，以及參考輸出入電路10r的輸入IPr與強度控制SCr。

本發明控制器18可經由校準控制Kd及Ku、強度控制SCr與輸入IPr來一一校準不同強度控制下的驅動阻抗Zd與Zu，其原理已經描述於第3圖及第4圖，此處不再贅述。控制器18可將校準結果以另一查表22之形式儲存於記憶體M_ram中。如第5圖中所示意的，此查表可列舉不同強度控制SCr下各驅動阻抗Zd與Zu所對應之阻抗值，譬如說當強度控制SCr為控制值sc1時，驅動阻抗Zd之阻抗值(電阻值)為zd1，驅動阻抗Zu之阻抗值(電阻值)則為zu1，以此類推。

完成校準後，當本發明晶片20要正式驅動訊號發送時，控制器18就可根據校準結果(查表22)及各輸出入電路10d的驅動阻抗需求來決定各輸出入電路10d所分別對應之強度控制SCd1或SCd2。譬如說，根據訊號交換之需求，假設各接墊Pd_IO1用來實現第一種訊號交換介面，其所連接的各輸出入電路10d的驅動阻抗值應該符合一特定範圍，控制器18就可根據校準結果(查表22)得知哪一種強度控制值下的驅動阻抗值最能符合該特定範圍，並在強度控制SCd1中以該種控制值來控制對應的輸出入電路10d，確保訊號交換正確。同理，若各接墊Pd_IO2用來實現第二種訊號交換介面，其需求的驅動阻抗值也許和第一種訊號交換介面的需求不同，但控制器18同樣可以經由查表22而查出強度控制SCd2的較佳控制值，以控制對應的輸出入電路10d。

延續第3圖至第5圖的實施例，本發明晶片20及控制器18的運作流程可由第6圖及第7圖的實施例來簡要描述。第6圖中的流程600主要為一量測流程，其包括下列步驟：

步驟602：開始量測基本阻抗的阻抗值，也就是量測參考基本阻抗Z0r(第5圖)的阻抗值。

步驟604：將外接測試機台連接於接墊Pd_G。

步驟606：以外接測試機台量測參考基本阻抗Z0r的阻抗值。

步驟608：將量測結果經由程劃介面16而寫入至非揮發性記憶體M_rom。

步驟610：可結束基本阻抗之量測。

在流程600中，各步驟602至610可在晶片封裝後(或是封裝前)、出廠前進行。外接機台之測試本來就是所有晶片在出廠前都必須進行的流程，故步驟602至610只是額外增加一個簡單的測試項目，並不會增加出廠前測試的負擔。利用流程600中的量測結果，就可進行第7圖中的流程700；此流程700主要為一校準流程，可包括下列步驟：步驟712：在晶片20已經整合在電子系統後，每當晶片20要進行電源啟動時，就可進行本發明之驅動阻抗校準流程。

步驟714：讀取非揮發性記憶體M_rom中儲存的基本阻抗值(也就是流程600中寫入的量測值)，作為校準流程700進行時的參考。讀取到的阻抗值量測結果可暫存於揮發性記憶體M_ram中。

步驟716：設定參考輸出入電路10r的輸入IPr，以決定要校準驅動阻抗Zd或Zu。譬如說，若要先校準驅動阻抗Zd，可先將輸入IPr設定為邏輯0(請參考第3圖)。

步驟718：設定強度控制SCr之初始值。

步驟720：設定校準控制Kd(或Ku)之初始值。等效上，就是決定要先在校準阻抗中導通幾個基本阻抗。

步驟722：如前面討論過的，校準阻抗與驅動阻抗(Zcd與Zd，或是Zcu與Zu)會在操作電壓Vcc與Vss間分壓，分壓結果將反映於參考輸出入電路10r的輸出端OP；利用比較器CMP將輸出端OP電壓與參考電壓Vref作比較，比較結果將反映校準阻抗與驅動阻抗的大小關係。

步驟724：決定是否要改變校準控制之控制值並重新進行比較。若是，則進行至步驟726；若否，則進行至步驟728。譬如說，若校準控制所有的量子化控制值(或合理範圍內可用的控制值)都已經被用來改變校準阻抗之值並進行了對應的比較，則可進行至步驟728。或者，在合理情形下，若已經不用再繼續嘗試其他的校準控制值，亦可直接進行至步驟728。

步驟726：更新校準控制之控制值，並遞迴至步驟722。也就是持續調整校準阻抗之阻抗值(持續改變校準阻抗中導通之基本阻抗的數量)，以繼續校準驅動阻抗。

步驟728：記錄校準結果，譬如說將校準結果(及對應的強度控制)記錄於查表22中，完成查表22中的一個項目(entry)。步驟722、724至726之遞迴可循以下規則進行：在步驟720設定校準控制時，先將校準阻抗調整成最大值(譬如說，在校準阻抗中使導通之基本阻抗的數量最少；以第3圖的校準阻抗Zcd為例，可以只導通開關Sa(1)至Sa(J)，其他不導通)，並進行步驟722之比較；從步驟724進行至步驟726乃至於步驟722時，再將校準阻抗調整為最小值(譬如說在校準阻抗中選擇導通最多個基本阻抗)，再度進行步驟722之比較。若前後兩次的比較結果沒有逆轉，代表此強度控制下的驅動阻抗已經逸出可校準的範圍，故在進行至步驟724時，就可將流程導向至步驟728，將此情形下的驅動阻抗記錄為無法校準。反之，若前後兩次進行步驟722時所得到的比較結果相互逆轉，代表此時的驅動阻抗在可校準的範圍內，故可繼續步驟724、726至722之遞迴，以更細緻的校準控制值反覆變化校準阻抗之值以夾擠出驅動阻抗之阻抗值。當然，在上述規則中，也可以在步驟720中先將校準阻抗調整為最小值，再次遞迴時再調整為最大值，同樣可瞭解待校準驅動阻抗之阻抗值是否落在可校準的範圍內。

步驟730：決定是否還有另一強度控制下的驅動阻抗需要校準。若是，則進行至步驟732；若否，則進行至步驟734。譬如說，若各種強度控制下的驅動阻抗均已校準完畢，或在合理狀況下已經不用校準其他強度控制值下的驅動阻抗，皆可進行至步驟734。反之，若還有其他強度控制下的驅動阻抗尚待校準，則可進行至步驟732。

步驟732：更新強度控制之控制值，並遞迴至步驟720，重新校準新強度控制下的驅動阻抗。

步驟734：決定是否還有另一個驅動阻抗待校準。若是，則進行至步驟736；若否，則進行至步驟738。譬如說，若已經校準完各強度控制下的拉低驅動阻抗，則可進行至步驟736以繼續校準各種強度控制下的拉昇驅動阻抗。反之，若拉低及拉昇驅動阻抗均已校準完畢，則可進行至步驟738。

步驟736：改變參考輸出入電路10r的輸入IPr，使參考輸出入電路10r提供另一個驅動阻抗。譬如說，若要校準驅動阻抗Zu，就可將輸入IPr設定為邏輯1(請參考第4圖)。

步驟738：進行至此步驟，控制器18應該已經將查表22(第5圖)建立完畢，故可結束本發明之校準流程。接下來，控制器18就能利用查表22來調整各個真正用來發送訊號的輸出入電路10d。

在本發明上述流程中，各步驟也可合理適當地調換次序，不限於第7圖中的實施例。譬如說，在校準某一強度控制下的拉低驅動阻抗後，可先校準同一強度控制下的拉昇驅動阻抗，以此類推。

總結來說，相較於第2圖中以固定外接電阻Rex校準驅動阻抗之已知校準技術，本發明是以可變內建校準阻抗來校準驅動阻抗，故本發明校準技術不需使用特殊專用的接墊與外接電阻，可減少晶片及電路板上的空間需求、資源消耗以及組裝、製造上的時間與成本。此外，本發明可增加驅動阻抗校準的精確度與解析度，能適應要求十分嚴格的高速訊號交換需求，維持訊號交換的正確性。本發明可應用於雙倍資料速度記憶體之訊號交換介面；第5圖中的控制器18可用軟體、硬體或韌體方式來予以實現。在第3圖、第4圖的實施例中，各基本阻抗Z0與Z1可用電阻或其他可提供適當阻抗之主動元件(例如適當連接的電晶體)或被動元件實現。基本阻抗Z0與Z1的阻抗值(電阻值)可以相同或不相同。譬如說，可利用布局上的安排(如電阻長度、寬度之安排)而使基本阻抗Z1之阻抗值固定為基本阻抗Z0的1.5倍；在此情形下，同樣可由基本阻抗Z0之阻抗量測值推導得知基本阻抗Z1的阻抗值。此外，在第3圖、第4圖的實施例中，各開關均對應一基本阻抗；但本發明不受限於此。譬如說，某些開關可分別控制兩串連之基本阻抗Z0(總阻抗2*Z0)是否可導通至輸出端OP，另外的某些開關則可分別控制兩並連基本阻抗Z0(總阻抗Z0/2)是否可導通至輸出端OP。而第3圖、第4圖中基本阻抗Z0與Z1(與對應開關)之數量也可以相同或不同。另一方面，在本發明非揮發性記憶體中，除了在量測流程600進行時記錄基本阻抗的量測值之外，也可在校準流程700進行時記錄校準中的一些參數，譬如說是校準結果(如查表22)，以作為下一次再度進行校準流程時的參考(例如說是當作初始值的參考)。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

本案圖式中所包含之各元件列示如下：

10、10r、10d．．．輸出入電路

12a、12b．．．驅動單元

14、20．．．晶片

16．．．程劃介面

18．．．控制器

22．．．查表

rp、rn．．．電阻

mp、mn．．．電晶體

IP、IPr、IPd．．．輸入

OP．．．輸出端

Zu、Zd．．．驅動阻抗

Zcu、Zcd．．．校準阻抗

Kd、Ku．．．校準控制

Z0、Z1、Z0r．．．基本阻抗

Sa(1)-Sa(J)、Sb(1)-Sb(K)、Sd(1)-Sd(J’)、Se(1)-Se(K’)．．．開關

SC、SCr、SCd1、SCd2．．．強度控制

Vcc、Vss．．．操作電壓

Pd、Pd_G、Pd_IO1、PD_IO2．．．接墊

CMP．．．比較器

Vref．．．參考電壓

CP0、C0、C1．．．比較結果

Rex．．．外接電阻

Vop．．．電壓

M_rom、M_ram．．．記憶體

sc1-sc2．．．控制值

zd1-zd2、zu1-zu2．．．阻抗值

600、700．．．流程

602-610、712-738．．．步驟

本案得藉由下列圖式及說明，俾得更深入之了解：

第1圖示意一輸出入電路之實施例。

第2圖示意的是以一已知技術校準第1圖中輸出入電路的情形。

第3圖及第4圖示意的架構是以本發明技術校準第1圖中輸出入電路的實施例。

第5圖示意的電路架構是將第3圖、第4圖技術實施於一晶片的實施例。

第6圖及第7圖示意的流程是第5圖晶片實現本發明的一種實施例。

10．．．輸出入電路

IP．．．輸入

OP．．．輸出端

Zu、Zd．．．驅動阻抗

Zcd．．．校準阻抗

Kd．．．校準控制

Z0．．．基本阻抗

Sa(1)-Sa(J)、Sb(1)-Sb(K)．．．開關

SC．．．強度控制

Vcc、Vss．．．操作電壓

CMP．．．比較器

Vref．．．參考電壓

C0．．．比較結果

Vop．．．電壓

Claims (51)

1. 一種應用於一晶片中校準一輸出入電路的方法，該輸出入電路設有一輸出端，而該方法包含有：量測設於該晶片中的一基本阻抗之阻抗值，並將該量測之阻抗值記錄於該晶片中之一非揮發性記憶體；提供一驅動阻抗於該輸出入電路之該輸出端；導通設於該晶片中的複數個基本阻抗，以根據該複數個導通之基本阻抗合成一對應該驅動阻抗之校準阻抗；以及根據該校準阻抗估計該驅動阻抗之阻抗值，以校準該輸出入電路。
2. 如申請專利範圍第1項之方法，其中，該量測步驟係以一外接之測試機台(tester)量測該基本阻抗之阻抗值。
3. 如申請專利範圍第1項之方法，其中，該輸出入電路係工作於一第一操作電壓與一第二操作電壓之間，而使於該提供該驅動阻抗步驟中，該驅動阻抗係提供於該輸出入電路之該第一操作電壓與該輸出端間。
4. 如申請專利範圍第3項之方法，其中，該導通步驟係導通該複數個基本阻抗於該輸出端與該第二操作電壓之間，以使該複數個導通的基本阻抗可在該輸出端與該第二操作電壓間合成該校準阻抗。
5. 如申請專利範圍第4項之方法，其中，該估計步驟係根據該輸出端之一輸出電壓估計該驅動阻抗之阻抗值。
6. 如申請專利範圍第5項之方法，其中，該估計步驟係將該輸出電壓與一參考電壓比較。
7. 如申請專利範圍第6項之方法，其中該參考電壓係該第一操作電壓與該第二操作電壓之平均值。
8. 如申請專利範圍第6項之方法，其中於該估計步驟中，若該輸出電壓比該參考電壓更接近該第一操作電壓，則估計該驅動阻抗小於該校準阻抗。
9. 如申請專利範圍第6項之方法，其中於該估計步驟中，若該輸出電壓比該參考電壓更接近該第二操作電壓，則估計該驅動阻抗大於該校準阻抗。
10. 如申請專利範圍第6項之方法，其係以一比較器比較該輸出電壓與該參考電壓。
11. 如申請專利範圍第6項之方法，其中，該導通步驟和該估計步驟包含有：導通第一數量個基本阻抗於該輸出端與該第二操作電壓之間以合成該校準阻抗；比較該輸出電壓與該參考電壓以提供一第一比較結果；以及導通第二數量個基本阻抗於該輸出端與該第二操作電壓之間以改變該校準阻抗之阻抗值，並將該輸出電壓與該參考電壓比較以提供一第二比較結果；其中，該第一數量與該第二數量相異。
12. 如申請專利範圍第11項之方法，其中，該估計步驟包含有：當該第一比較結果與該第二比較結果相異時，估計該驅動阻抗之阻抗值係介於該第一數量個基本阻抗與該第二數量個基本阻抗所分別合成的兩阻抗值之間。
13. 如申請專利範圍第4項之方法，其另包含有：提供一另一驅動阻抗於該輸出入電路之該輸出端與該第二操作電壓間；導通另一複數個基本阻抗於該第一操作電壓與該輸出端間，以根據該另一複數個導通之基本阻抗而在該第一操作電壓與該輸出端間合成一另一校準阻抗；以及根據該另一校準阻抗之阻抗值估計該另一驅動阻抗之阻抗值，以校準該輸出入電路。
14. 如申請專利範圍第3項之方法，其中該第一操作電壓大於該第二操作電壓，而該輸出入電路提供的驅動阻抗係為一拉昇(pull-up)驅動阻抗。
15. 如申請專利範圍第3項之方法，其中該第一操作電壓小於該第二操作電壓，而該輸出入電路提供的驅動阻抗係為一拉低(pull-down)驅動阻抗。
16. 如申請專利範圍第1項之方法，其中每一基本阻抗經由一對應開關之導通控制而耦接至該輸出端；而選擇性地導通該些基本阻抗中之一第一給定數量個基本阻抗以合成該校準阻抗，使得該第一給定數量個基本阻抗所分別對應之開關導通，以合成出該校準阻抗。
17. 如申請專利範圍第16項之方法，其中該晶片另包含有：一參考基本阻抗，耦接於該晶片的一個接墊；該參考基本阻抗之阻抗值與該複數個基本阻抗之阻抗值相同；而當量測該基本阻抗之阻抗值時，係量測該參考基本阻抗之阻抗值。
18. 如申請專利範圍第17項之方法，其中該參考基本阻抗係耦接於該晶片的一個通用輸出入(GPIO，General Purpose Input/Output)接墊。
19. 如申請專利範圍第1項之方法，其中該輸出入電路根據一強度控制而改變該驅動阻抗之阻抗值；該提供該驅動阻抗步驟係將該強度控制設定為一第一控制值，以使該輸出入電路於該輸出端提供第一阻抗值之驅動阻抗；而該估計步驟，係根據該校準阻抗估計該第一阻抗值。
20. 如申請專利範圍第19項之方法，其另包含有：當估計該第一阻抗值之後，將該強度控制設定為一第二控制值，以提供第二阻抗值之驅動阻抗於該輸出入電路之該輸出端；導通一第二給定數量個基本阻抗，以根據導通之該第二給定數量個基本阻抗重新合成對應之校準阻抗；以及根據該重新合成之校準阻抗估計該第二阻抗值。
21. 如申請專利範圍第19項之方法，其中該輸出入電路係一參考輸出入電路；於該提供該驅動阻抗步驟及該估計步驟中，該驅動阻抗係由該參考輸出入電路提供；該晶片另包含有：複數個輸出入電路，各輸出入電路與該參考輸出入電路匹配；而該方法另包含有：根據該參考輸出入電路之校準結果決定該複數個輸出入電路所分別對應之強度控制。
22. 如申請專利範圍第1項之方法，其係於該晶片出廠時量測該基本阻抗之阻抗值並將量測結果記錄於該非揮發性記憶體中。
23. 如申請專利範圍第1項之方法，其係於該晶片進行電源啟動(power-on)時執行該提供該驅動阻抗步驟及該估計步驟。
24. 如申請專利範圍第1項之方法，其另包含有：讀取該非揮發性記憶體中記錄的量測結果；而該估計步驟係依據該量測結果與導通之基本阻抗之數量估計該驅動阻抗之阻抗值。
25. 一種晶片，其包含有：一輸出入電路，其設有一輸出端，於該輸出端提供一驅動阻抗；複數個基本阻抗，耦接於該輸出端；一非揮發性記憶體，用以記錄該基本阻抗之阻抗值量測結果；以及一控制器，其中，該控制器選擇性地導通或不導通該些基本阻抗於該輸出端，合成一對應之校準阻抗以估計該驅動阻抗之阻抗值。
26. 如申請專利範圍第25項之晶片，其中，該輸出入電路係工作於一第一操作電壓與一第二操作電壓之間，並於該第一操作電壓與該輸出端間提供該驅動阻抗。
27. 如申請專利範圍第26項之晶片，其中，該些基本阻抗可被選擇性地導通或不導通於該輸出端與該第二操作電壓之間，使得導通之基本阻抗在該輸出端與該第二操作電壓間合成該校準阻抗。
28. 如申請專利範圍第27項之晶片，其中，該控制器係根據該輸出端之一輸出電壓估計該驅動阻抗之阻抗值。
29. 如申請專利範圍第28項之晶片，其另包含有：一比較器，用以比較該輸出電壓與一參考電壓，使該控制器可根據比較結果估計該驅動阻抗之阻抗值。
30. 如申請專利範圍第29項之晶片，其中該參考電壓係該第一操作電壓與該第二操作電壓之平均值。
31. 如申請專利範圍第29項之晶片，當該控制器根據該輸出電壓估計該驅動阻抗之阻抗值時，若該輸出電壓比該參考電壓更接近該第一操作電壓，則該控制器估計該驅動阻抗小於該校準阻抗。
32. 如申請專利範圍第29項之晶片，當該控制器根據該輸出電壓估計該驅動阻抗之阻抗值時，若該輸出電壓比該參考電壓更接近該第二操作電壓，則該控制器估計該驅動阻抗大於該校準阻抗。
33. 如申請專利範圍第29項之晶片，其中，當該控制器根據該校準阻抗估計該驅動阻抗之阻抗值時，該控制器係使第一數量個基本阻抗導通於該輸出端與該第二操作電壓之間以合成該校準阻抗，使該比較器可將該輸出電壓與該參考電壓比較以提供一第一比較結果；而該控制器另會將第二數量個基本阻抗導通於該輸出端與該第二操作電壓之間以改變該校準阻抗之阻抗值，使該比較器可將該輸出電壓與該參考電壓比較以提供一第二比較結果；其中該第一數量與該第二數量相異。
34. 如申請專利範圍第29項之晶片，其中，當該控制器根據該校準阻抗估計該驅動阻抗之阻抗值時，若該第一比較結果與該第二比較結果相異，該控制器會估計該驅動阻抗之阻抗值係介於該第一數量個基本阻抗與該第二數量個基本阻抗所分別合成的兩阻抗值之間。
35. 如申請專利範圍第26項之晶片，其中，該輸出入電路另在該輸出端與該第二操作電壓間提供一另一驅動阻抗；該晶片另包含有：另一複數個基本阻抗，耦接於該第一操作電壓與該輸出端；而該控制器另選擇性地導通或不導通該另一複數個基本阻抗於該第一操作電壓與該輸出端之間，合成另一對應之校準阻抗以估計該驅動阻抗之阻抗值。
36. 如申請專利範圍第26項之晶片，其中該第一操作電壓大於該第二操作電壓，而該輸出入電路提供的驅動阻抗係為一拉昇(pull-up)驅動阻抗。
37. 如申請專利範圍第26項之晶片，其中該第一操作電壓小於該第二操作電壓，而該輸出入電路提供的驅動阻抗係為一拉低(pull-down)驅動阻抗。
38. 如申請專利範圍第25項之晶片，其另包含有：複數個開關，各開關對應於該複數個基本阻抗中一基本阻抗，使每一基本阻抗可經由對應之開關之導通控制而讓每一基本阻抗可被選擇性地導通或不導通於該輸出端；而當導通之基本阻抗導通合成該校準阻抗時，該控制器係在該複數個基本阻抗中選擇一第一給定數量個基本阻抗，並使該第一給定數量個基本阻抗所分別對應之開關導通，使該第一給定數量個基本阻抗可導通至該輸出端並合成出該校準阻抗。
39. 如申請專利範圍第38項之晶片，其中該晶片另包含有：一參考基本阻抗，耦接於該晶片的一個接墊；該參考基本阻抗之阻抗值與該複數個基本阻抗之阻抗值相同；而該非揮發性記憶體中係記錄該參考基本阻抗之阻抗值量測結果。
40. 如申請專利範圍第39項之晶片，其中該接墊係該晶片的一個通用輸出入接墊。
41. 如申請專利範圍第39項之晶片，其中，該接墊係用來使該參考基本阻抗可耦接至一外接之測試機台(tester)，使該測試機台可量測該基本阻抗之阻抗值。
42. 如申請專利範圍第25項之晶片，其中該輸出入電路可根據一強度控制而改變該驅動阻抗之阻抗值；當該輸出入電路於該輸出端提供該驅動阻抗時，該控制器係將該強度控制設定為一第一控制值，以使該輸出入電路於該輸出端提供第一阻抗值之驅動阻抗；當該控制器合成該校準阻抗以估計該驅動阻抗之阻抗值時，係根據該校準阻抗估計該第一阻抗值。
43. 如申請專利範圍第42項之晶片，其中，該控制器另會將該強度控制設定為一第二控制值，以使該輸出入電路於該輸出端提供第二阻抗值之驅動阻抗；而該控制器另導通一第二給定數量個基本阻抗導通，重新合成該對應之校準阻抗以估計該第二阻抗值。
44. 如申請專利範圍第42項之晶片，其中該輸出入電路係一參考輸出入電路；當該輸出入電路提供該驅動阻抗而該控制器合成該校準阻抗估計該驅動阻抗以校準該輸出入電路時，係由該參考輸出入電路提供該驅動阻抗，而該晶片另包含有：複數個輸出入電路，各輸出入電路與該參考輸出入電路匹配；其中，該控制器另可根據該參考輸出入電路之校準結果決定該複數個輸出入電路所分別對應之強度控制。
45. 如申請專利範圍第25項之晶片，其另包含有一程劃介面；當該晶片出廠時，該基本阻抗之阻抗值量測結果會經由該程劃介面而被寫入至該記憶體中。
46. 如申請專利範圍第25項之晶片，該輸出入電路係於該晶片進行電源啟動(power-on)時提供該驅動阻抗，使該控制器以該校準阻抗估計該驅動阻抗之阻抗值。
47. 如申請專利範圍第25項之晶片，其中，該控制器可讀取該記憶體中記錄的量測結果；而當該控制器在根據該校準阻抗估計該驅動阻抗之阻抗值時，該控制器依據該量測結果與導通之基本阻抗之數量估計該驅動阻抗之阻抗值。
48. 一種在一晶片中校準一輸出入電路的方法，該輸出入電路設有一輸出端，該晶片中另設有一可變的校準阻抗，耦接於該輸出端，而該方法包含有：於該輸出入電路於該輸出端提供一驅動阻抗；以及調整該校準阻抗之阻抗值，並根據該校準阻抗之阻抗值估計該驅動阻抗之阻抗值，以校準該輸出入電路。
49. 如申請專利範圍第48項之方法，其中該晶片另包含有一非揮發性記憶體，而該方法另包含有：量測該校準阻抗之可變阻抗值解析度，並將量測結果記錄於該晶片中之該非揮發性記憶體。
50. 如申請專利範圍第49項之方法，其中，該晶片另包含有複數個基本阻抗，用來合成該校準阻抗；而當調整該校準阻抗之阻抗值時，係選擇使不同數量個基本阻抗導通至該輸出端。
51. 如申請專利範圍第50項之方法，其中，當量測該校準阻抗之可變阻抗值解析度時，係量測一基本阻抗之阻抗值。