KR20220142559A - 바이어스 전류를 사용하는 집적 회로, 바이어스 전류 생성 장치, 그리고 바이어스 전류 생성 장치의 동작 방법 - Google Patents

바이어스 전류를 사용하는 집적 회로, 바이어스 전류 생성 장치, 그리고 바이어스 전류 생성 장치의 동작 방법 Download PDF

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Abstract

본 발명은 집적 회로에 관한 것이다. 본 발명의 집적 회로는 주변 회로, 그리고 제1 바이어스 전류 생성 회로를 포함한다. 제1 바이어스 전류 생성 회로는, 기준 전압 및 제1 전압을 수신하고, 그리고 제1 전압과 기준 전압의 차이를 증폭하여 제1 출력 전압을 출력하는 제1 증폭기, 제1 출력 전압을 수신하고, 그리고 제1 출력 전압에 응답하여 제1 바이어스 전류를 출력하는 제1 바이어스 전류 생성기, 제1 바이어스 전류 생성기로부터 제1 바이어스 전류를 수신하고, 그리고 제1 바이어스 전류 및 칼리브레이션 코드에 응답하여 제1 전압을 출력하는 가변 저항 소자, 제1 출력 전압을 수신하고, 그리고 제1 출력 전압에 응답하여 제2 바이어스 전류를 주변 회로로 출력하는 제2 바이어스 전류 생성기, 그리고 제1 출력 전압을 수신하고, 제1 바이어스 전류에 응답하여 제3 바이어스 전류를 제1 패드를 통해 외부 장치로 출력하도록 구성되는 제3 바이어스 전류 생성기를 포함한다.

Description

바이어스 전류를 사용하는 집적 회로, 바이어스 전류 생성 장치, 그리고 바이어스 전류 생성 장치의 동작 방법{INTEGRATED CIRCUIT USING BIAS CURRENT, BIAS CURRENT GENERATING DEVICE, AND OPERATING METHOD OF BIAS CURRENT GENERATING DEVICE}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 외부 저항을 이용하여 바이어스 전류를 교정하되, 외부 저항이 제거될 수 있는 집적 회로, 바이어스 전류 생성 장치, 그리고 바이어스 전류 생성 장치의 동작 방법에 관한 것이다.
전자 장치, 특히 반도체 장치는 다양한 반도체 소자들을 이용하여 제조된다. 예를 들어, 집적 회로의 내부의 저항, 커패시터, 트랜지스터 등과 같은 다양한 소자들은 반도체를 이용하여 제조된다. 반도체 소자들은 제조 공정 시의 온도, 습도, 그리고 웨이퍼 상의 위치 등과 같은 다양한 환경 요소들로 인해 동작 특성들이 달라질 수 있다.
즉, 제조 공정 시의 공정 변인들(process variations)로 인해, 반도체를 이용하여 제조된 저항들의 저항값들, 커패시터들의 커패시턴스들, 트랜지스터들의 전류량들 등이 달라질 수 있다.
반도체 장치의 내부에서 다양한 전류들 또는 전압들이 사용된다. 반도체 장치의 특정한 구성 요소들은 상대적인 전류들 또는 전압들을 필요로 할 수 있다. 예를 들어, 반도체 장치 내의 반도체 소자들에 동일한 공정 변인들이 적용된다. 따라서, 특정한 구성 요소들 내에서 공정 변인들은 서로 상쇄될 수 있으며, 특정한 구성 요소들은 교정(calibration)이 불필요한 상대적인 전류들 또는 전압들을 필요로 할 수 있다.
반도체 장치 내의 다른 구성 요소들은 절대적인 전류들 또는 전압들을 필요로 할 수 있다. 예를 들어, 반도체 장치 내의 다른 구성 요소들 내에서 공정 변인들은 서로 상쇄되지 않을 수 있다. 이러한 경우, 다른 구성 요소들의 동작 특성들은 공정 변인들에 따라 달라질 수 있다. 따라서, 다른 구성 요소들은 공정 변인들을 보상하도록 교정된 전류들 또는 전압들, 즉 절대적인 전류들 또는 전압들을 필요로 할 수 있다.
따라서, 반도체 장치의 내에서 상대적인 전류들 또는 전압들을 생성하기 위한 요소와 절대적인 전류들 또는 전압들을 생성하기 위한 요소들이 필요하다. 특히, 감소된 복잡도를 갖고, 이에 따라 감소된 제조 비용을 갖는 전류 또는 전압 생성 요소들을 구비한 반도체 장치들에 대한 요구가 존재한다.
본 발명의 목적은 감소된 복잡도를 갖고, 그리고 향상된 확장성을 갖는 바이어스 전류를 사용하는 집적 회로, 바이어스 전류 생성 장치, 그리고 바이어스 전류 생성 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 집적 회로는 주변 회로, 그리고 제1 바이어스 전류 생성 회로를 포함한다. 제1 바이어스 전류 생성 회로는, 기준 전압 및 제1 전압을 수신하고, 그리고 제1 전압과 기준 전압의 차이를 증폭하여 제1 출력 전압을 출력하는 제1 증폭기, 제1 출력 전압을 수신하고, 그리고 제1 출력 전압에 응답하여 제1 바이어스 전류를 출력하는 제1 바이어스 전류 생성기, 제1 바이어스 전류 생성기로부터 제1 바이어스 전류를 수신하고, 그리고 제1 바이어스 전류 및 칼리브레이션 코드에 응답하여 제1 전압을 출력하는 가변 저항 소자, 제1 출력 전압을 수신하고, 그리고 제1 출력 전압에 응답하여 제2 바이어스 전류를 주변 회로로 출력하는 제2 바이어스 전류 생성기, 그리고 제1 출력 전압을 수신하고, 제1 바이어스 전류에 응답하여 제3 바이어스 전류를 제1 패드를 통해 외부 장치로 출력하도록 구성되는 제3 바이어스 전류 생성기를 포함한다.
본 발명의 실시 예에 따른 바이어스 전류 생성 장치는 칼리브레이션 코드를 저장하는 전기 퓨즈, 기준 전압 및 제1 전압을 수신하고, 그리고 제1 전압과 기준 전압의 차이를 증폭하여 제1 출력 전압을 출력하는 제1 증폭기, 제1 출력 전압을 수신하고, 그리고 제1 출력 전압에 응답하여 제1 바이어스 전류를 출력하는 제1 바이어스 전류 생성기, 제1 바이어스 전류 생성기로부터 제1 바이어스 전류를 수신하고, 전기 퓨즈로부터 칼리브레이션 코드를 수신하고, 그리고 제1 바이어스 전류 및 칼리브레이션 코드에 응답하여 제1 전압을 출력하는 가변 저항 소자, 제1 출력 전압을 수신하고, 그리고 제1 출력 전압에 응답하여 제2 바이어스 전류를 주변 회로로 출력하는 제2 바이어스 전류 생성기, 제1 출력 전압을 수신하고, 제1 바이어스 전류에 응답하여 제3 바이어스 전류를 패드를 통해 외부 장치로 출력하도록 구성되는 제3 바이어스 전류 생성기, 기준 전압 및 제2 전압을 수신하고, 그리고 제2 전압과 기준 전압의 차이를 증폭하여 제2 출력 전압을 출력하는 제2 증폭기, 제2 출력 전압을 수신하고, 그리고 제2 출력 전압에 응답하여 제4 바이어스 전류를 출력하는 제4 바이어스 전류 생성기, 제4 바이어스 전류 생성기로부터 제4 바이어스 전류를 수신하고, 그리고 제4 바이어스 전류에 응답하여 제2 전압을 출력하는 제1 저항 소자, 그리고 제2 출력 전압을 수신하고, 그리고 제2 출력 전압에 응답하여 제5 바이어스 전류를 주변 회로로 출력하는 제5 바이어스 전류 생성기를 포함한다.
본 발명의 실시 예에 따른 바이어스 전류 생성 장치의 동작 방법은, 외부 저항에 기반하여 생성된 코드를 저장하는 단계, 저장된 코드에 기반하여, 가변 저항의 저항값을 교정하는 단계, 그리고 교정된 가변 저항에 기반하여 공정-독립적인 바이어스 전류를 생성하는 단계를 포함한다. 외부 저항은 가변 저항의 저항값이 교정된 후에 제거된다.
본 발명에 따르면, 공정-독립적인 바이어스 전류는 하나의 가변 저항 소자의 저항값을 교정함으로써 교정된다. 따라서, 감소된 복잡도를 갖는 집적 회로, 바이어스 전류 생성 장치, 그리고 바이어스 전류 생성 장치의 동작 방법이 제공된다. 또한, 본 발명에 따르면, 하나의 가변 저항 소자의 저항값이 교정되면, 구동 트랜지스터를 추가하는 것으로 공정-독립적인 바이어스 전류의 소스가 추가된다. 따라서, 향상된 확장성을 갖는 집적 회로, 바이어스 전류 생성 장치, 그리고 바이어스 전류 생성 장치의 동작 방법이 제공된다.
도 1은 본 발명의 제1 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 2는 테스트 동작 시에 바이어스 전류 생성 장치가 동작하는 예를 보여준다.
도 3은 통상의 동작 시에 바이어스 전류 생성 장치가 동작하는 예를 보여준다.
도 4는 본 발명의 제1 실시 예에 따른 바이어스 전류 생성 장치의 동작 방법을 보여준다.
도 5는 본 발명의 제2 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 6은 본 발명의 제3 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 7은 본 발명의 제4 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 8은 도 1의 가변 저항 소자의 구현 예를 보여준다.
도 9는 본 발명의 제5 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 10은 본 발명의 제5 실시 예에 따른 바이어스 전류 생성 장치의 동작 방법을 보여준다.
도 11은 본 발명의 제6 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 12는 본 발명의 제7 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 13은 본 발명의 제8 실시 예에 따른 바이어스 전류 생성 장치를 보여준다.
도 14는 가변 트랜지스터의 구현 예를 보여준다.
도 15는 내부 가변 저항을 포함하는 주변 회로의 구성 요소의 예를 보여준다.
도 16은 내부 가변 저항을 포함하는 주변 회로의 구성 요소의 예를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
첨부된 도면들 및 아래의 설명들에서, 제1측에 두 개의 터미널들을 갖고, 그리고 제2측에 하나의 터미널을 갖는 멀티플렉서들이 도시되고 설명된다. 이러한 멀티플렉서들의 각각은 세 개의 구현 예들을 통합하여 보여주는 것으로 해석되어야 한다.
예를 들어, 제1 측에 제1 및 제2 터미널들을 갖고 그리고 제2측에 하나의 터미널을 갖는 멀티플렉서는, 제1측의 제1 터미널과 제2측의 하나의 터미널이 직접 연결되는 구현 예, 제1측의 제2 터미널과 제2측의 하나의 터미널이 직접 연결되는 구현 예, 그리고 제1측의 제1 및 제2 터미널들과 제2측의 하나의 터미널이 멀티플렉서를 통해 멀티플렉싱 되는 구현 예 중 적어도 하나, 또는 둘 이상의 조합을 포함할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 바이어스 전류 생성 장치(100)를 보여준다. 도 1을 참조하면, 바이어스 전류 생성 장치(100)는 밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120), 제2 바이어스 전류 생성 회로(130), 비교 회로(140), 교정 회로(150), 주변 회로(160), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
밴드갭 기준전압 생성기(110)는 밴드갭 기준전압(VBGR)을 출력할 수 있다. 예시적으로, 밴드갭 기준전압 생성기(110)는 밴드갭 기준전압(VBGR)으로부터 생성되는 다른 기준 전압(예를 들어, 밴드갭 기준 전압(VBGR)이 아닌)을 출력하도록 구현될 수도 있다.
제1 바이어스 전류 생성 회로(120)는 공정-의존적인(process-dependent) 바이어스 전류(IP)를 생성할 수 있다. 공정-의존적인 바이어스 전류(IP)는 공정의 변인이 적용된 전류일 수 있다. 공정-의존적인 바이어스 전류(IP)는 주변 회로(160)로 전달될 수 있다. 공정-의존적인 바이어스 전류(IP)는 주변 회로(160)의 구성 요소들 중에서 공정-의존적인 바이어스 전류(IP)의 공정 변인을 상쇄하는 공정 변인을 갖는 구성 요소에 의해 사용될 수 있다.
제1 바이어스 전류 생성 회로(120)는 제1 증폭기(121), 제1 바이어스 전류 생성기(122), 제2 바이어스 전류 생성기(123), 제3 바이어스 전류 생성기(124), 제1 저항 소자(R1), 그리고 제2 저항 소자(R2)를 포함할 수 있다.
제1 증폭기(121)는 밴드갭 기준전압(VBGR) 및 제1 전압(V1)을 수신할 수 있다. 제1 전압(V1)은, 예를 들어, 제1 바이어스 전류 생성기(122)의 출력 노드의 전압 또는 제1 저항 소자(R1)에 의해 생성되는 전압(예를 들어, 전압 강하량)일 수 있다. 밴드갭 기준 전압(VBGR)은 제1 증폭기(121)의 음의 입력에 전달되고, 그리고 제1 전압(V1)은 제1 증폭기(121)의 양의 입력에 전달될 수 있다. 제1 증폭기(121)는 제1 전압(V1)과 밴드갭 기준 전압(VBGR) 사이의 전압 차이를 증폭하여 제1 출력 전압(VO1)으로 출력할 수 있다.
제1 바이어스 전류 생성기(122) 및 제1 저항 소자(R1)는 전원 전압(VDD)이 공급되는 전원 노드와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결될 수 있다. 제1 바이어스 전류 생성기(122)는 제1 출력 전압(VO1)에 응답하여 제1 바이어스 전류를 출력할 수 있다. 제1 바이어스 전류는 제1 저항 소자(R1)를 통해 접지 노드로 전달되며, 제1 전압(V1)을 생성할 수 있다. 예를 들어, 제1 바이어스 전류 생성기(122)는 제1 출력 전압(VO1)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 제1 저항 소자(R1)에 연결된 제2 터미널을 포함하는 PMOS 트랜지스터일 수 있다.
제2 바이어스 전류 생성기(123)는 제1 출력 전압(VO1)에 응답하여 제2 바이어스 전류를 출력할 수 있다. 예를 들어, 제2 바이어스 전류는 공정-의존적인 바이어스 전류(IP)로서 주변 회로(160)로 전달될 수 있다. 예를 들어, 제2 바이어스 전류 생성기(123)는 제1 출력 전압(VO1)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 제1 저항 소자(R1)에 연결된 제2 터미널을 포함하는 PMOS 트랜지스터일 수 있다.
제3 바이어스 전류 생성기(124) 및 제2 저항 소자(R2)는 전원 전압(VDD)이 공급되는 전원 노드와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결될 수 있다. 제3 바이어스 전류 생성기(124)는 제1 출력 전압(VO1)에 응답하여 제3 바이어스 전류를 출력할 수 있다. 제3 바이어스 전류는 제2 저항 소자(R2)를 통해 접지 노드로 전달되며, 제2 전압(V2)을 생성할 수 있다.
예를 들어, 제2 전압(V2)은 제3 바이어스 전류 생성기(124)의 출력 노드의 전압 또는 제2 저항 소자(R2)에 의해 생성되는 전압(예를 들어, 전압 강하량)일 수 있다. 예를 들어, 제3 바이어스 전류 생성기(124)는 제1 출력 전압(VO1)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 제1 저항 소자(R1)에 연결된 제2 터미널을 포함하는 PMOS 트랜지스터일 수 있다.
예시적으로, 제1 출력 전압(VO1)은 공정 변인이 적용된 제1 저항 소자(R1)에 기반하여 생성될 수 있다. 따라서, 제1 출력 전압(VO1)에 기반하여 생성되는 바이어스 전류는 공정-의존적일 수 있다. 즉, 제2 바이어스 전류 생성기(123)가 출력하는 제2 바이어스 전류는 공정-의존적인 바이어스 전류(IP)일 수 있다.
제1 바이어스 전류 생성 회로(120)는 확장성을 가질 수 있다. 제2 바이어스 전류 생성기와 마찬가지로, 제1 출력 전압(VO1)을 수신하는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 주변 회로(또는 다른 회로)에 연결되는 제2 터미널을 갖는 PMOS 트랜지스터가 추가되면, 해당 PMOS 트랜지스터는 주변 회로(또는 다른 회로)에 추가적인 공정-의존적인 바이어스 전류(IP)를 공급하는 바이어스 전류 생성기로 기능할 수 있다. 즉, PMOS 트랜지스터 및 연관된 배선들을 추가하는 것만으로, 공정-의존적인 바이어스 전류(IP)의 소스가 추가될 수 있다.
제2 바이어스 전류 생성 회로(130)는 공정-독립적인(process-independent) 바이어스 전류(IEXT)를 생성할 수 있다. 공정-독립적인 바이어스 전류(IEXT)는 공정의 변인이 제거된 전류일 수 있다. 공정-독립적인 바이어스 전류(IEXT)는 주변 회로(160)로 전달될 수 있다. 공정-독립적인 바이어스 전류(IEXT)는 주변 회로(160)의 구성 요소들 중에서 공정 변인을 갖지 않는 구성 요소에 의해 사용될 수 있다.
제2 바이어스 전류 생성 회로(130)는 제2 증폭기(131), 제4 바이어스 전류 생성기(132), 제5 바이어스 전류 생성기(133), 제6 바이어스 전류 생성기(134), 그리고 가변 저항 소자(VR)를 포함할 수 있다.
제2 증폭기(131)는 밴드갭 기준전압(VBGR) 및 제3 전압(V3)을 수신할 수 있다. 제3 전압(V3)은, 예를 들어, 제4 바이어스 전류 생성기(132)의 출력 노드의 전압 또는 가변 저항 소자(VR)에 의해 생성되는 전압(예를 들어, 전압 강하량)일 수 있다. 밴드갭 기준 전압(VBGR)은 제2 증폭기(131)의 음의 입력에 전달되고, 그리고 제3 전압(V3)은 제2 증폭기(131)의 양의 입력에 전달될 수 있다. 제2 증폭기(131)는 제3 전압(V3)과 밴드갭 기준 전압(VBGR) 사이의 전압 차이를 증폭하여 제2 출력 전압(VO2)으로 출력할 수 있다.
제4 바이어스 전류 생성기(132) 및 가변 저항 소자(VR)는 전원 전압(VDD)이 공급되는 전원 노드와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결될 수 있다. 제4 바이어스 전류 생성기(132)는 제2 출력 전압(VO2)에 응답하여 제4 바이어스 전류를 출력할 수 있다. 제4 바이어스 전류는 가변 저항 소자(VR)를 통해 접지 노드로 전달되며, 제3 전압(V3)을 생성할 수 있다. 예를 들어, 제4 바이어스 전류 생성기(132)는 제2 출력 전압(VO2)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 제1 저항 소자(R1)에 연결된 제2 터미널을 포함하는 PMOS 트랜지스터일 수 있다.
제5 바이어스 전류 생성기(133)는 제2 출력 전압(VO2)에 응답하여 제5 바이어스 전류를 출력할 수 있다. 예를 들어, 제5 바이어스 전류는 공정-독립적인 바이어스 전류(IEXT)로서 주변 회로(160)로 전달될 수 있다. 예를 들어, 제5 바이어스 전류 생성기(133)는 제2 출력 전압(VO2)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 제1 저항 소자(R1)에 연결된 제2 터미널을 포함하는 PMOS 트랜지스터일 수 있다.
제6 바이어스 전류 생성기(134)는 전원 전압(VDD)이 공급되는 전원 노드와 멀티플렉서(170)의 사이에 연결될 수 있다. 제6 바이어스 전류 생성기(134)는 제2 출력 전압(VO2)에 응답하여 제6 바이어스 전류를 출력할 수 있다. 제6 바이어스 전류는 멀티플렉서(170)를 통해 제1 패드(P1)로 전달되며, 제4 전압(V4)을 생성할 수 있다.
예를 들어, 제4 전압(V4)은 제6 바이어스 전류 생성기(134)의 출력 노드의 전압일 수 있다. 예를 들어, 제6 바이어스 전류 생성기(134)는 제2 출력 전압(VO2)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 멀티플렉서(170)에 연결된 제2 터미널을 포함하는 PMOS 트랜지스터일 수 있다.
예시적으로, 가변 저항 소자(VR)는 공정 변인에 의한 저항값의 변화를 교정하도록 칼리브레이션 코드(CD)에 의해 제어될 수 있다. 즉, 제2 출력 전압(VO2)은 공정 변인이 제거된 가변 저항 소자(VR)에 기반하여 생성될 수 있다. 따라서, 제2 출력 전압(VO2)에 기반하여 생성되는 바이어스 전류는 공정-독립적일 수 있다. 즉, 제5 바이어스 전류 생성기(133)가 출력하는 제2 바이어스 전류는 공정-독립적인 바이어스 전류(IEXT)일 수 있다.
제2 바이어스 전류 생성 회로(130)는 확장성을 가질 수 있다. 제2 바이어스 전류 생성기와 마찬가지로, 제2 출력 전압(VO2)을 수신하는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 주변 회로(또는 다른 회로)에 연결되는 제2 터미널을 갖는 PMOS 트랜지스터가 추가되면, 해당 PMOS 트랜지스터는 주변 회로(또는 다른 회로)에 추가적인 공정-독립적인 바이어스 전류(IEXT)를 공급하는 바이어스 전류 생성기로 기능할 수 있다. 즉, PMOS 트랜지스터 및 연관된 배선들을 추가하는 것만으로, 공정-독립적인 바이어스 전류(IEXT)의 소스가 추가될 수 있다.
비교 회로(140)는 공정-독립적인 전압과 공정-의존적인 전압을 비교할 수 있다. 비교 회로(140)는 비교 결과에 응답하여, 공정 변인에 의한 내부 저항(예를 들어, 제1 저항 소자(R1), 제2 저항 소자(R2), 또는 가변 저항 소자(VR))의 변화량에 대응하는 전압을 출력할 수 있다. 예를 들어, 내부 저항의 변화량은 표준 저항의 저항값에 대한 반도체 공정을 거친 내부 저항의 저항값의 차이를 나타낼 수 있다. 표준 저항은 반도체 공정을 경험하지 않은 외부 저항일 수 있다.
비교 회로(140)는 제3 증폭기(141) 및 멀티플렉서(142)를 포함할 수 있다. 제3 증폭기(141)는 멀티플렉서(142)의 출력과 제2 바이어스 전류 생성 회로(130)의 내부 전압, 예를 들어 제4 전압(V4)을 비교할 수 있다. 제4 전압(V4)은 제3 증폭기(141)의 양의 입력에 전달되고, 멀티플렉서(142)의 출력은 제3 증폭기(141)의 음의 입력에 전달될 수 있다.
제3 증폭기(141)는 제4 전압(V4) 및 멀티플렉서(142)의 출력 사이의 전압 차이를 증폭하여 제3 출력 전압(VO3)을 출력할 수 있다. 예시적으로, 제2 바이어스 전류 생성 회로(130)의 내부 전압, 예를 들어 제4 전압(V4)은 공정-의존적인 전압일 수 있다. 멀티플렉서(142)의 출력은 공정-독립적인 전압일 수 있다. 따라서, 제3 출력 전압(VO3)은 공정-독립적인 전압과 공정-의존적인 전압 사이의 차이를 나타낼 수 있다.
멀티플렉서(142)는 밴드갭 기준전압 생성기(110)로부터 밴드갭 기준 전압(VBGR)을 수신할 수 있다. 멀티플렉서(142)는 제1 바이어스 전류 생성 회로(120)로부터 제2 전압(V2)을 수신할 수 있다. 멀티플렉서(142)는 주변 회로(160)로부터 전달되는 제1 선택 신호(S1)에 응답하여, 밴드갭 기준 전압(VBGR) 및 제2 전압(V2) 중 하나를 제3 증폭기(141)에 전달할 수 있다.
밴드갭 기준 전압(VBGR)은 PVT(Process, Voltage Temperature) 변화(variation)에 영향을 받지 않을 수 있다. 따라서, 밴드갭 기준 전압(VBGR)은 공정-독립적인 전압일 수 있다.
제2 전압(V2)은 제1 저항 소자(R1)의 저항값에 대한 제2 저항 소자(R2)의 저항값에 밴드갭 기준 전압(VBGR)을 곱한 레벨일 수 있다. 제1 저항 소자(R1)의 저항값에 대한 제2 저항 소자(R2)의 저항값의 비율에서, 제1 저항 소자(R1)의 공정 변인과 제2 저항 소자(R2)의 공정 변인은 상쇄될 수 있다. 밴드갭 기준 전압(VBGR)은 공정-독립적인 전압이므로, 제2 전압(V2)은 공정-독립적인 전압일 수 있다. 예를 들어, 제1 저항 소자(R1)의 저항값(예를 들어, 설계된 저항값)과 제2 저항 소자(R2)의 저항값(예를 들어, 설계된 저항값)이 동일할 때, 제2 전압(V2)은 밴드갭 기준 전압(VBGR)과 동일할 수 있다.
멀티플렉서(142)로 입력되는 제2 전압(V2) 및 밴드갭 기준 전압(VBGR)은 모두 공정-독립적인 전압들이다. 따라서, 멀티플렉서(142)의 출력은 공정-독립적인 전압일 수 있다.
예시적으로, 멀티플렉서(142)는 생략될 수 있다. 이때, 밴드갭 기준 전압(VBGR)이 제3 증폭기(141)의 음의 입력에 직접 전달되거나 또는 제2 전압(V2)이 제3 증폭기(141)의 음의 입력에 직접 전달되도록 비교 회로(140)가 구현될 수 있다.
전압과 저항은 비례하므로, 제3 출력 전압(VO3)은 공정-독립적인 저항의 저항값(예를 들어, 표준 저항의 저항값)과 공정-의존적인 저항의 저항값(예를 들어, 내부 저항의 저항값) 사이의 차이를 나타낼 수 있다. 제3 출력 전압(VO3)은 교정 회로(150)로 전달될 수 있다.
교정 회로(150)는 비교 회로(140)로부터 제3 출력 전압(VO3)을 수신할 수 있다. 교정 회로(150)는 제3 출력 전압(VO3)에 기반하여 가변 저항 소자(VR)의 저항값을 교정하기 위한 칼리브레이션 코드(CD)를 생성할 수 있다. 예를 들어, 칼리브레이션 코드(CD)는 가변 저항 소자(VR)에서 공정 변인을 제거하여, 가변 저항 소자(VR)의 저항값을 공정-독립적인 저항의 저항값(예를 들어, 공정을 거치지 않은 표준 저항의 저항값)으로 교정할 수 있다. 칼리브레이션 코드(CD)는 제2 바이어스 전류 생성 회로(130)의 가변 저항 소자(VR)로 전달되고, 그리고 주변 회로(160)로 전달될 수 있다.
교정 회로(150)는 교정 로직(151), 제1 멀티플렉서(152), 제2 멀티플렉서(153), 그리고 전기 퓨즈(154)(eF)를 포함할 수 있다. 교정 로직(151)은 제3 출력 전압(VO3)으로부터 제1 코드(C1)를 생성할 수 있다. 예를 들어, 교정 로직(151)은 정해진 이득 및 오프셋에 기반하여 아날로그-디지털 변환을 수행함으로써, 제3 출력 전압(VO3)으로부터 제1 코드(C1)를 생성할 수 있다. 또는, 교정 로직(151)은 정해진 룩업 테이블을 참조하여, 또는 제3 출력 전압(VO3)에 대해 정해진 함수의 연산을 수행하여, 제1 코드(C1)를 생성할 수 있다.
제1 멀티플렉서(152)는 교정 로직(151)으로부터 제1 코드(C1)를 수신하고, 그리고 제2 멀티플렉서(153)로부터 제2 코드(C2)를 수신할 수 있다. 주변 회로(160)로부터 수신되는 제2 선택 신호(S2)에 응답하여, 제1 멀티플렉서(152)는 제1 코드(C1) 및 제2 코드(C2) 중 하나를 칼리브레이션 코드(CD)로 출력할 수 있다.
제2 멀티플렉서(153)는 전기 퓨즈(154)로부터 제3 코드(C3)를 수신하고, 그리고 주변 회로(160)로부터 제4 코드(C4)를 수신할 수 있다. 주변 회로(160)로부터 수신되는 제3 선택 신호(S3)에 응답하여, 제2 멀티플렉서(153)는 제3 코드(C3) 및 제4 코드(C4) 중 하나를 제2 코드(C2)로 출력할 수 있다.
전기 퓨즈(154)는 칼리브레이션 코드로서 제3 코드(C3)를 저장할 수 있다. 예를 들어, 전기 퓨즈(154)는 주변 회로(160)로부터 수신되는 칼리브레이션 코드를 제3 코드(C3)로 저장할 수 있다.
예시적으로, 교정 회로(150)는 다양하게 구현될 수 있다. 예를 들어, 교정 로직(151)으로부터 출력되는 제1 코드(C1)는 칼리브레이션 코드(CD)로 출력될 수 있다. 전기 퓨즈(154)에 저장된 제3 코드(C3)는 칼리브레이션 코드(CD)로 출력될 수 있다. 주변 회로(160)로부터 전달되는 제4 코드(C4)는 칼리브레이션 코드(CD)로 출력될 수 있다. 교정 회로(150)의 구현이 변경됨에 따라 사용되지 않는 구성 요소들은 생략되거나 또는 비활성화된 더미 회로로 남겨질 수 있다.
주변 회로(160)는 제1 바이어스 전류 생성 회로(120)로부터 공정-의존적인 바이어스 전류(IP)를 수신할 수 있다. 주변 회로(160)는 제2 바이어스 전류 생성 회로(130)로부터 공정-독립적인 바이어스 전류(IEXT)를 수신할 수 있다. 주변 회로(160)는 교정 회로(150)로부터 칼리브레이션 코드(CD)를 수신할 수 있다. 주변 회로(160)는 제2 내지 제4 패드들(P2~P4)을 통해 외부의 장치와 통신할 수 있다.
주변 회로(160)는 멀티플렉서(170)를 통해 제1 패드(P1)와 연결될 수 있다. 제1 패드(P1)와 연결된 때에, 주변 회로(160)는 제1 패드(P1)를 통해 외부의 장치와 통신할 수 있다. 주변 회로(160)는 제1 선택 신호(S1), 제2 선택 신호(S2), 제3 선택 신호(S3) 및 제4 선택 신호(S4)를 출력할 수 있다.
주변 회로(160)는 내부 가변 저항 소자(VR')를 포함할 수 있다. 내부 가변 저항 소자(VR')는 가변 저항 소자(VR)와 동일한 구성 및 특성을 가질 수 있다. 내부 가변 저항 소자(VR')는 칼리브레이션 코드(CD)에 의해 공정 변인이 제거되도록 구현될 수 있다.
주변 회로(160)는 교정 회로(150)로부터 칼리브레이션 코드(CD)를 수신할 수 있다. 주변 회로(160)는 교정 회로(150)로부터 수신되는 칼리브레이션 코드(CD)를 제4 코드(C4)로 출력하거나 또는 제3 코드(C3)로 출력할 수 있다. 주변 회로(160)는 외부의 장치로부터 제1 내지 제4 패드들(P1~P4) 중 적어도 하나를 통해 칼리브레이션 코드(CD)를 수신할 수 있다. 주변 회로(160)는 외부의 장치로부터 수신되는 칼리브레이션 코드(CD)를 전기 퓨즈(154)에 저장할 수 있다.
예시적으로, 주변 회로(160)가 외부의 장치와 통신하기 위한 패드들의 수가 도 1에 도시되지만, 주변 회로(160)가 외부의 장치와 통신하는 패드들의 수는 한정되지 않는다.
멀티플렉서(170)는 제6 바이어스 전류 생성기(134) 및 주변 회로(160)에 연결될 수 있다. 주변 회로(160)로부터 수신되는 제4 선택 신호(S4)에 응답하여, 멀티플렉서(170)는 제6 바이어스 전류 생성기(134) 및 주변 회로(160) 중 하나를 제1 패드(P1)와 연결할 수 있다.
도 2는 테스트 동작 시에 바이어스 전류 생성 장치(100)가 동작하는 예를 보여준다. 도 2를 참조하면, 제1 패드(P1)에 외부 저항(RE)이 결합될 수 있다. 외부 저항(RE)은 반도체 공정을 경험하지 않은 표준 저항일 수 있다. 외부 저항(RE)의 설계값(예를 들어, 설계된 저항값)과 내부 저항(예를 들어, R1, R2 또는 VR)의 설계값(예를 들어, 설계된 저항값)은 동일할 수 있다. 즉, 외부 저항(RE)의 저항값과 내부 저항(예를 들어, R1, R2 또는 VR)의 저항값의 차이는 공정 변인을 나타낼 수 있다.
제2 내지 제4 패드들(P2~P4) 중 적어도 하나는 테스트 라인(TL)과 결합될 수 있다. 주변 회로(160)는 테스트 라인(TL)을 통해 외부의 장치(예를 들어, 테스트 장치)로부터 테스트 제어 신호를 수신할 수 있다. 주변 회로(160)는 테스트 제어 신호에 응답하여 테스트 동작을 제어할 수 있다.
예를 들어, 테스트 동작은 웨이퍼 테스트 동작을 포함할 수 있다. 외부 저항(RE)은 웨이퍼 상의 비사용 영역에 구현된 웨이퍼 저항 또는 테스트 장치에 구현된 테스트 저항일 수 있다. 테스트 장치는 웨이퍼 테스트 장치일 수 있다. 다른 예로서, 테스트 동작은 패키지 테스트 동작을 포함할 수 있다. 외부 저항(RE)은 테스트 장치에 구현된 테스트 저항일 수 있다. 테스트 장치는 패키지 테스트 장치일 수 있다.
테스트 동작이 시작될 때, 가변 저항 소자(VR)는 교정되지 않은 상태일 수 있다. 즉, 가변 저항 소자(VR)는 공정 변인을 가질 수 있다. 제4 전압(V4)은 가변 저항 소자(VR)의 저항값에 대한 외부 저항(RE)의 저항값의 비율에 밴드갭 기준 전압(VBGR)을 곱한 레벨을 가질 수 있다. 가변 저항 소자(VR)의 공정 변인이 상쇄되지 않으므로, 제4 전압(V4)은 공정-의존적인 전압일 수 있다.
도 1을 참조하여 설명된 바와 같이, 멀티플렉서(142)의 출력은 공정-독립적인 전압일 수 있다. 따라서, 제3 증폭기(141)의 제3 출력 전압(VO3)은 공정-의존적인 제4 전압(V4)과 공정-독립적인 멀티플렉서(142)의 출력의 차이, 즉 공정의 영향을 나타낼 수 있다.
교정 회로(150)에 의해 칼리브레이션 코드(CD)가 생성되면, 가변 저항 소자(VR)의 저항값이 조절될 수 있다. 가변 저항 소자(VR)의 저항값이 조절되면, 제3 증폭기(141)출력 전압이 조절될 수 있다. 제3 출력 전압(VO3)의 절대값이 문턱값보다 작아질 때까지, 칼리브레이션 코드(CD)를 생성하고, 그리고 가변 저항 소자(VR)의 저항값을 조절하는 동작이 반복될 수 있다.
제3 출력 전압(VO3)의 절대값이 문턱값보다 작아지는 것에 응답하여, 주변 회로(160)는 칼리브레이션 코드를 전기 퓨즈(154)에 저장할 수 있다. 주변 회로(160)는 내부 가변 저항 소자(VR')를 교정하기 위해, 칼리브레이션 코드(CD)를 내부의 저장소에 저장할 수 있다.
도 3은 통상의 동작 시에 바이어스 전류 생성 장치(100)가 동작하는 예를 보여준다. 도 3을 참조하면, 통상의 동작은 바이어스 전류 생성 장치(100)가 외부의 장치(ED)와 결합되어 하나의 제품으로 구현된 때의 동작을 나타낼 수 있다. 외부의 장치(ED)는 바이어스 전류 생성 장치(100)와 결합되어 시스템을 구현할 수 있다.
제1 내지 제4 패드들(P1~P4)은 제1 내지 제4 라인들(L1~L4)을 통해 외부의 장치(ED)와 결합될 수 있다. 주변 회로(160)는 제1 패드(P1)와 주변 회로(160)를 전기적으로 연결하도록, 제4 선택 신호(S4)를 통해 멀티플렉서(170)를 제어할 수 있다.
도 2를 참조하여 설명된 바와 같이, 제1 패드(P1)는 테스트 동작 시에 외부 저항(RE)과 결합하는데 사용될 수 있다. 도 3을 참조하여 설명된 바와 같이, 제1 패드(P1)는 통상의 동작 시에 외부 장치(ED)와 통신하는데 사용(예를 들어, 재사용)될 수 있다. 예시적으로, 제1 패드(P1)는 제1 라인(L1)을 통해 클럭 신호(CLK)(예를 들어, 기준 클럭 신호)를 전달하는데 사용될 수 있다.
통상의 동작 시에 바이어스 전류 생성 장치(100)에 전원이 공급될 때, 바이어스 전류 생성 장치(100)는 전기 퓨즈(154)에 저장된 칼리브레이션 코드(CD)에 기반하여 가변 저항 소자(VR)의 저항값을 교정할 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 바이어스 전류 생성 장치(100)의 동작 방법을 보여준다. 도 1, 도 2, 도 3 및 도 4를 참조하면, S110 단계에서, 바이어스 전류 생성 장치(100)는 외부 저항(RE)에 기반하여 생성된 칼리브레이션 코드(CD)를 전기 퓨즈(154)에 저장할 수 있다. 예를 들어, 도 2를 참조하여 설명된 테스트 동작이 완료되면, 전기 퓨즈(154)에 칼리브레이션 코드(CD)가 저장될 수 있다.
이후에, 외부 저항(RE)은 제거될 수 있다. 예를 들어, 도 2의 테스트 동작이 웨이퍼 레벨 테스트 동작일 때, 웨이퍼로부터 다이들을 쏘잉하는 과정에서, 외부 저항(RE)은 바이어스 전류 생성 장치(100)로부터 결합 해제될 수 있다. 도 2의 테스트 동작이 웨이퍼 레벨 테스트 동작 또는 패키지 레벨 테스트 동작일 때, 바이어스 전류 생성 장치(100)를 테스트 장치로부터 분리함으로써, 외부 저항(RE)은 바이어스 전류 생성 장치(100)로부터 결합 해제될 수 있다.
S120 단계에서, 바이어스 전류 생성 장치(100)는 저장된 칼리브레이션 코드(CD)에 기반하여 가변 저항 소자(VR)의 저항값을 교정할 수 있다. 예를 들어, 도 3을 참조하여 설명된 바와 같이, 바이어스 전류 생성 장치(100)에 전원이 공급될 때, 전기 퓨즈(154)에 저장된 칼리브레이션 코드(CD)가 가변 저항 소자(VR)로 전달될 수 있다. 전달된 칼리브레이션 코드(CD)에 응답하여, 가변 저항 소자(VR)의 저항값이 교정될 수 있다. 예를 들어, 칼리브레이션 코드(CD)는 가변 저항 소자(VR)의 저항값으로부터 공정 변인을 제거함으로써, 가변 저항 소자(VR)의 저항값을 설계값으로 교정할 수 있다.
S130 단계에서, 제2 바이어스 전류 생성 회로(130)는 가변 저항 소자(VR)의 교정된 저항값에 기반하여, 공정-독립적인 바이어스 전류(IEXT)를 생성할 수 있다. 또한, 제1 바이어스 전류 생성 회로(120)는 제1 저항 소자(R1)에 기반하여, 공정-의존적인 바이어스 전류(IP)를 생성할 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 바이어스 전류 생성 장치(100a)를 보여준다. 도 5를 참조하면, 바이어스 전류 생성 장치(100a)는 밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120), 제2 바이어스 전류 생성 회로(130), 비교 회로(140), 교정 회로(150a), 주변 회로(160a), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120), 제2 바이어스 전류 생성 회로(130), 비교 회로(140), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)은 도 1을 참조하여 설명된 밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120), 제2 바이어스 전류 생성 회로(130), 비교 회로(140), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)과 동일하게 구현되고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
교정 회로(150a)는 교정 로직(151), 제1 멀티플렉서(152), 그리고 전기 퓨즈(154)를 포함할 수 있다. 도 1의 교정 회로(150)와 비교하면, 도 5의 교정 회로(150a)에서 제2 멀티플렉서(153)가 생략될 수 있다. 전기 퓨즈(154)에 저장된 칼리브레이션 코드(CD)는 제2 코드(C2)로서 제1 멀티플렉서(152)로 직접 전달될 수 있다. 주변 회로(160a)는 도 1의 제2 멀티플렉서(153)와 연관된 제4 코드(C4) 및 제3 선택 신호(S3)를 출력하지 않도록 구현될 수 있다.
예시적으로, 도 1의 바이어스 전류 생성 장치(100)와 비교하여 생략된 구성 요소들 중 적어도 일부 또는 전부는 비활성 상태(예를 들어, 전원이 공급되지 않거나 최소치로 공급되는 절전 상태)의 더미 회로들로 남겨질 수 있다.
도 6은 본 발명의 제3 실시 예에 따른 바이어스 전류 생성 장치(100b)를 보여준다. 도 6을 참조하면, 바이어스 전류 생성 장치(100b)는 밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120b), 제2 바이어스 전류 생성 회로(130), 전기 퓨즈(154), 주변 회로(160b), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
밴드갭 기준전압 생성기(110), 제2 바이어스 전류 생성 회로(130), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)은 도 1을 참조하여 설명된 밴드갭 기준전압 생성기(110), 제2 바이어스 전류 생성 회로(130), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)과 동일하게 구현되고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
도 1의 바이어스 전류 생성 장치(100)와 비교하면, 바이어스 전류 생성 장치(100b)에서 비교 회로(140)는 생략될 수 있다. 또한, 교정 회로(150)의 구성 요소들 중 전기 퓨즈(154)를 제외한 나머지 구성 요소들은 생략될 수 있다. 즉, 교정 회로(150)는 전기 퓨즈(154)로 대체될 수 있다. 주변 회로(160b)는 생략된 구성 요소들과 연관된 신호들을 출력하지 않도록 구현될 수 있다.
테스트 동작은 외부의 테스트 장치의 주도로 수행될 수 있다. 외부의 테스트 장치는 제4 전압(V4)을 테스트 장치에서 내부적으로 생성되는 전압과 비교하고, 그리고 비교 결과에 기반하여 칼리브레이션 코드(CD)를 생성할 수 있다. 테스트 장치는 칼리브레이션 코드(CD)를 주변 회로(160b)로 전달할 수 있다. 주변 회로(160b)는 칼리브레이션 코드(CD)를 전기 퓨즈(154)에 저장할 수 있다.
통상의 동작 시에, 전기 퓨즈(154)에 저장된 칼리브레이션 코드(CD)에 기반하여 가변 저항 소자(VR)의 저항값이 교정될 수 있다. 따라서, 제2 바이어스 전류 생성 회로(130)는 공정-독립적인 바이어스 전류(IEXT)를 생성할 수 있다.
도 1의 바이어스 전류 생성 회로(120)와 비교하면, 바이어스 전류 생성 회로(120b)에서 제3 바이어스 전류 생성기(124) 및 제2 저항 소자(R2)는 생략될 수 있다. 예시적으로, 제3 바이어스 전류 생성기(124) 및 제2 저항 소자(R2)는 비교 회로(140)로 제공되는 제2 전압(V2)을 생성하는데 사용된다. 따라서, 비교 회로(140)가 생략되면, 제3 바이어스 전류 생성기(124) 및 제2 저항 소자(R2) 또한 생략될 수 있다.
예시적으로, 도 1의 바이어스 전류 생성 장치(100)와 비교하여 생략된 구성 요소들 중 적어도 일부 또는 전부는 비활성 상태(예를 들어, 전원이 공급되지 않거나 최소치로 공급되는 절전 상태)의 더미 회로들로 남겨질 수 있다.
도 7은 본 발명의 제4 실시 예에 따른 바이어스 전류 생성 장치(100c)를 보여준다. 도 7을 참조하면, 바이어스 전류 생성 장치(100c)는 밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120), 제2 바이어스 전류 생성 회로(130), 비교 회로(140), 교정 회로(150), 주변 회로(160c), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120), 제2 바이어스 전류 생성 회로(130), 비교 회로(140), 교정 회로(150), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)은 도 1을 참조하여 설명된 밴드갭 기준전압 생성기(110), 제1 바이어스 전류 생성 회로(120), 제2 바이어스 전류 생성 회로(130), 비교 회로(140), 교정 회로(150), 멀티플렉서(170), 그리고 제1 내지 제4 패드들(P1~P4)과 동일하게 구현되고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
도 1의 바이어스 전류 생성 장치(100)와 비교하면, 바이어스 전류 생성 장치(100c)에서 멀티플렉서(170)가 생략될 수 있다. 제6 바이어스 전류 생성기(134)는 제1 패드(P1)와 결합되고, 제1 패드(P1)는 테스트 동작의 전용으로 사용될 수 있다. 주변 회로(160c)는 도 1의 멀티플렉서(170)와 연관된 신호들을 출력하지 않도록 구현될 수 있다.
예시적으로, 도 1의 바이어스 전류 생성 장치(100)와 비교하여 생략된 구성 요소들 중 적어도 일부 또는 전부는 비활성 상태(예를 들어, 전원이 공급되지 않거나 최소치로 공급되는 절전 상태)의 더미 회로들로 남겨질 수 있다.
도 8은 도 1의 가변 저항 소자(VR)의 구현 예를 보여준다. 도 1 및 도 8을 참조하면, 가변 저항 소자(VR)는 병렬 연결된 제1 내지 제4 교정 저항들(CR1~CR4), 그리고 제1 내지 제4 교정 저항들(CR1~CR4)과 각각 직렬 연결되며 서로 병렬 연결되는 제1 내지 제4 스위치들(SW1~SW4)을 포함할 수 있다.
제1 내지 제4 교정 저항들(CR1~CR4)은 동일한 저항값들을 갖거나 또는 서로 다른 저항값들을 가질 수 있다. 제1 내지 제4 교정 저항들(CR1~CR4)은 2배수로 순차적으로 증가하는 저항값들을 가질 수 있다.
제1 내지 제4 스위치들(SW1~SW4)은 제1 내지 제4 코드들(CD1~CD4)을 각각 수신할 수 있다. 제1 내지 제4 코드들(CD1~CD4)은 도 1의 칼리브레이션 코드(CD)에 속할 수 있다. 제1 내지 제4 스위치들(SW1~SW4)은 제1 내지 제4 코드들(CD1~CD4)의 레벨들에 따라, 제1 내지 제4 교정 저항들(CR1~CR4)의 저항값들을 가변 저항 소자(VR)의 저항값에 적용할지를 제어할 수 있다.
예를 들어, 특정한 코드가 제1 레벨(예를 들어, 로우 레벨)을 가질 때, 특정한 코드에 대응하는 교정 저항은 가변 저항 소자(VR)의 저항값에 반영될 수 있다. 특정한 코드가 제2 레벨(예를 들어, 하이 레벨)을 가질 때, 특정한 코드에 대응하는 교정 저항은 가변 저항 소자(VR)의 저항값에 반영되지 않을 수 있다.
제1 내지 제4 스위치들(SW1~SW4)의 각각은 대응하는 코드를 수신하는 게이트, 대응하는 교정 저항에 연결되는 제1 터미널, 그리고 제2 노드(N2)에 연결되는 제2 터미널을 포함하는 PMOS 트랜지스터를 포함할 수 있다. 제1 내지 제4 스위치들(SW1~SW4)의 각각은 대응하는 코드를 수신하는 게이트, 제2 노드(N2)에 연결되는 제1 터미널, 그리고 접지 노드에 연결되는 제2 터미널을 포함하는 NMOS 트랜지스터를 더 포함할 수 있다.
도 9는 본 발명의 제5 실시 예에 따른 바이어스 전류 생성 장치(200)를 보여준다. 도 9를 참조하면, 바이어스 전류 생성 장치(200)는 밴드갭 기준전압 생성기(210), 제1 바이어스 전류 생성 회로(220), 제2 바이어스 전류 생성 회로(230), 비교 회로(240), 교정 회로(250), 주변 회로(260), 멀티플렉서(270), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
밴드갭 기준전압 생성기(210)는 밴드갭 기준전압(VBGR)을 출력할 수 있다. 예시적으로, 밴드갭 기준전압 생성기(210)는 밴드갭 기준전압(VBGR)으로부터 생성되는 다른 기준 전압(예를 들어, 밴드갭 기준 전압(VBGR)이 아닌)을 출력하도록 구현될 수도 있다. 밴드갭 기준전압 생성기(210)는 도 1의 밴드갭 기준전압 생성기(110)와 동일하게 구현되고 그리고 동일하게 동작할 수 있다.
제1 바이어스 전류 생성 회로(220)는 공정-의존적인(process-dependent) 바이어스 전류(IP)를 생성할 수 있다. 공정-의존적인 바이어스 전류(IP)는 공정의 변인이 적용된 전류일 수 있다. 공정-의존적인 바이어스 전류(IP)는 주변 회로(260)로 전달될 수 있다. 공정-의존적인 바이어스 전류(IP)는 주변 회로(260)의 구성 요소들 중에서 공정-의존적인 바이어스 전류(IP)의 공정 변인을 상쇄하는 공정 변인을 갖는 구성 요소에 의해 사용될 수 있다.
제1 바이어스 전류 생성 회로(220)는 제1 증폭기(221), 제1 바이어스 전류 생성기(222), 제2 바이어스 전류 생성기(223), 제3 바이어스 전류 생성기(224), 제1 저항 소자(R1), 그리고 제2 저항 소자(R2)를 포함할 수 있다. 제1 바이어스 전류 생성 회로(220)에서 제1 전압(V1) 및 제2 전압(V2)이 참조되는 것을 포함하여, 제1 바이어스 전류 생성 회로(220)는 도 1을 참조하여 설명된 제1 바이어스 전류 생성 회로(120)와 동일하게 구현되고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
제2 바이어스 전류 생성 회로(230)는 공정-독립적인(process-independent) 바이어스 전류(IEXT)를 생성할 수 있다. 공정-독립적인 바이어스 전류(IEXT)는 공정의 변인이 제거된 전류일 수 있다. 공정-독립적인 바이어스 전류(IEXT)는 주변 회로(260)로 전달될 수 있다. 공정-독립적인 바이어스 전류(IEXT)는 주변 회로(260)의 구성 요소들 중에서 공정 변인을 갖지 않는 구성 요소에 의해 사용될 수 있다.
제2 바이어스 전류 생성 회로(230)는 제5 바이어스 전류 생성기(233), 그리고 제6 바이어스 전류 생성기(234)를 포함할 수 있다.
제5 바이어스 전류 생성기(233)는 제1 출력 전압(VO1)에 응답하여 제5 바이어스 전류를 출력할 수 있다. 예를 들어, 제5 바이어스 전류는 공정-독립적인 바이어스 전류(IEXT)로서 주변 회로(260)로 전달될 수 있다. 예를 들어, 제5 바이어스 전류 생성기(233)는 제1 출력 전압(VO1)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 제1 저항 소자(R1)에 연결된 제2 터미널을 포함하는 가변 PMOS 트랜지스터일 수 있다. 가변 PMOS 트랜지스터는 제어 코드(예를 들어, 칼리브레이션 코드)에 응답하여 출력 전류의 양(예를 들어, 구동 세기)을 조절(예를 들어, 게이트 전압이 동일한 동안)하도록 구현될 수 있다.
제6 바이어스 전류 생성기(234)는 전원 전압(VDD)이 공급되는 전원 노드와 멀티플렉서(270)의 사이에 연결될 수 있다. 제6 바이어스 전류 생성기(234)는 제1 출력 전압(VO1)에 응답하여 제6 바이어스 전류를 출력할 수 있다. 제6 바이어스 전류는 멀티플렉서(270)를 통해 제1 패드(P1)로 전달되며, 제4 전압(V4)을 생성할 수 있다.
예를 들어, 제4 전압(V4)은 제6 바이어스 전류 생성기(234)의 출력 노드의 전압일 수 있다. 예를 들어, 제6 바이어스 전류 생성기(234)는 제1 출력 전압(VO1)이 공급되는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 멀티플렉서(270)에 연결된 제2 터미널을 포함하는 가변 PMOS 트랜지스터일 수 있다.
예시적으로, 가변 PMOS 트랜지스터는 공정 변인에 의한 전압의 변화를 교정하도록 칼리브레이션 코드(CD)에 의해 제어될 수 있다. 도 1 및 도 2를 참조하여 설명된 바와 같이, 제2 전압(V2)은 공정 변인이 제거된 전압일 수 있다. 제1 패드(P1) 에 외부 저항(RE)이 결합될 때, 제4 전압(V4)은 제6 바이어스 전류 생성기(234)의 공정 변인이 적용된 전압일 수 있다.
제2 전압(V2) 및 제4 전압(V4)이 같아지도록 제6 바이어스 전류 생성기(234)를 교정함으로써, 제6 바이어스 전류 생성기(234)에서 공정 변인을 제거하는 칼리브레이션 코드(CD)가 획득될 수 있다. 획득된 칼리브레이션 코드(CD)는 동일한 공정 변인을 갖는 제5 바이어스 전류 생성기(233)에 적용되어, 제5 바이어스 전류 생성기(233)의 공정 변인을 제거할 수 있다. 즉, 제5 바이어스 전류 생성기(233)가 출력하는 제2 바이어스 전류는 공정-독립적인 바이어스 전류(IEXT)일 수 있다.
제2 바이어스 전류 생성 회로(230)는 확장성을 가질 수 있다. 제2 바이어스 전류 생성기와 마찬가지로, 제1 출력 전압(VO1)을 수신하는 게이트, 전원 노드에 연결된 제1 터미널, 그리고 주변 회로(또는 다른 회로)에 연결되는 제2 터미널을 갖는 가변 PMOS 트랜지스터가 추가되고, 그리고 추가된 가변 PMOS 트랜지스터에 칼리브레이션 코드(CD)가 제공되면, 해당 가변 PMOS 트랜지스터는 주변 회로(또는 다른 회로)에 추가적인 공정-독립적인 바이어스 전류(IEXT)를 공급하는 바이어스 전류 생성기로 기능할 수 있다.
비교 회로(240)는 제3 증폭기(241) 및 멀티플렉서(242)를 포함할 수 있다. 제3 증폭기(241)가 제3 출력 전압(VO3)을 출력하는 것을 포함하여, 비교 회로(240)는 도 1을 참조하여 설명된 비교 회로(140)와 동일하게 구현되고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
교정 회로(250)는 교정 로직(251), 제1 멀티플렉서(252), 제2 멀티플렉서(253), 그리고 전기 퓨즈(254)(eF)를 포함할 수 있다. 교정 회로(250)는 도 1을 참조하여 설명된 교정 회로(150)와 동일하게 구현되고 그리고 동일하게 동작할 수 있다. 따라서, 중복되는 설명은 생략된다.
예시적으로, 교정 회로(250)는 다양하게 구현될 수 있다. 예를 들어, 교정 로직(251)으로부터 출력되는 제1 코드(C1)는 칼리브레이션 코드(CD)로 출력될 수 있다. 전기 퓨즈(254)에 저장된 제3 코드(C3)는 칼리브레이션 코드(CD)로 출력될 수 있다. 주변 회로(260)로부터 전달되는 제4 코드(C4)는 칼리브레이션 코드(CD)로 출력될 수 있다. 교정 회로(250)의 구현이 변경됨에 따라 사용되지 않는 구성 요소들은 생략되거나 또는 비활성화된 더미 회로로 남겨질 수 있다.
주변 회로(260)는 제1 바이어스 전류 생성 회로(220)로부터 공정-의존적인 바이어스 전류(IP)를 수신할 수 있다. 주변 회로(260)는 제2 바이어스 전류 생성 회로(230)로부터 공정-독립적인 바이어스 전류(IEXT)를 수신할 수 있다. 주변 회로(260)는 교정 회로(250)로부터 칼리브레이션 코드(CD)를 수신할 수 있다. 주변 회로(260)는 제2 내지 제4 패드들(P2~P4)을 통해 외부의 장치와 통신할 수 있다.
주변 회로(260)는 멀티플렉서(270)를 통해 제1 패드(P1)와 연결될 수 있다. 제1 패드(P1)와 연결된 때에, 주변 회로(260)는 제1 패드(P1)를 통해 외부의 장치와 통신할 수 있다. 주변 회로(260)는 제1 선택 신호(S1), 제2 선택 신호(S2), 제3 선택 신호(S3) 및 제4 선택 신호(S4)를 출력할 수 있다.
주변 회로(260)는 내부 가변 저항 소자(VR')를 포함할 수 있다. 내부 가변 저항 소자(VR')는 가변 저항 소자(VR)와 동일한 구성 및 특성을 가질 수 있다. 내부 가변 저항 소자(VR')는 칼리브레이션 코드(CD)에 의해 공정 변인이 제거되도록 구현될 수 있다.
주변 회로(260)는 교정 회로(250)로부터 칼리브레이션 코드(CD)를 수신할 수 있다. 주변 회로(260)는 교정 회로(250)로부터 수신되는 칼리브레이션 코드(CD)를 제4 코드(C4)로 출력하거나 또는 제3 코드(C3)로 출력할 수 있다. 주변 회로(260)는 외부의 장치로부터 제1 내지 제4 패드들(P1~P4) 중 적어도 하나를 통해 칼리브레이션 코드(CD)를 수신할 수 있다. 주변 회로(260)는 외부의 장치로부터 수신되는 칼리브레이션 코드(CD)를 전기 퓨즈(254)에 저장할 수 있다.
예시적으로, 주변 회로(260)가 외부의 장치와 통신하기 위한 패드들의 수가 도 1에 도시되지만, 주변 회로(260)가 외부의 장치와 통신하는 패드들의 수는 한정되지 않는다.
멀티플렉서(270)는 제6 바이어스 전류 생성기(234) 및 주변 회로(260)에 연결될 수 있다. 주변 회로(260)로부터 수신되는 제4 선택 신호(S4)에 응답하여, 멀티플렉서(270)는 제6 바이어스 전류 생성기(234) 및 주변 회로(260) 중 하나를 제1 패드(P1)와 연결할 수 있다.
도 10은 본 발명의 제5 실시 예에 따른 바이어스 전류 생성 장치(200)의 동작 방법을 보여준다. 도 9 및 도 10을 참조하면, S210 단계에서, 바이어스 전류 생성 장치(200)는 외부 저항(RE)에 기반하여 생성된 칼리브레이션 코드(CD)를 전기 퓨즈(154)에 저장할 수 있다. 예를 들어, 도 2를 참조하여 설명된 테스트 동작이 완료되면, 전기 퓨즈(154)에 칼리브레이션 코드(CD)가 저장될 수 있다.
이후에, 외부 저항(RE)은 제거될 수 있다. 예를 들어, 도 2의 테스트 동작이 웨이퍼 레벨 테스트 동작일 때, 웨이퍼로부터 다이들을 쏘잉하는 과정에서, 외부 저항(RE)은 바이어스 전류 생성 장치(200)로부터 결합 해제될 수 있다. 도 2의 테스트 동작이 웨이퍼 레벨 테스트 동작 또는 패키지 레벨 테스트 동작일 때, 바이어스 전류 생성 장치(200)를 테스트 장치로부터 분리함으로써, 외부 저항(RE)은 바이어스 전류 생성 장치(200)로부터 결합 해제될 수 있다.
S220 단계에서, 바이어스 전류 생성 장치(200)는 저장된 칼리브레이션 코드(CD)에 기반하여 가변 트랜지스터의 구동 세기를 교정할 수 있다. 예를 들어, 도 3을 참조하여 설명된 바와 같이, 바이어스 전류 생성 장치(200)에 전원이 공급될 때, 전기 퓨즈(154)에 저장된 칼리브레이션 코드(CD)가 제5 및 제6 바이어스 전류 생성기들(233, 234)의 가변 트랜지스터들로 전달될 수 있다. 전달된 칼리브레이션 코드(CD)에 응답하여, 가변 트랜지스터들의 구동 세기들이 교정될 수 있다. 예를 들어, 칼리브레이션 코드(CD)는 가변 트랜지스터들로부터 공정 변인을 제거함으로써, 가변 트랜지스터들의 구동 세기들을 설계값으로 교정할 수 있다.
S230 단계에서, 제2 바이어스 전류 생성 회로(230)는 가변 트랜지스터들의 교정된 구동 세기들에 기반하여, 공정-독립적인 바이어스 전류(IEXT)를 생성할 수 있다. 또한, 제1 바이어스 전류 생성 회로(220)는 제1 저항 소자(R1)에 기반하여, 공정-의존적인 바이어스 전류(IP)를 생성할 수 있다.
도 11은 본 발명의 제6 실시 예에 따른 바이어스 전류 생성 장치(200a)를 보여준다. 도 11을 참조하면, 바이어스 전류 생성 장치(200a)는 밴드갭 기준전압 생성기(210), 제1 바이어스 전류 생성 회로(220), 제2 바이어스 전류 생성 회로(230), 비교 회로(240), 교정 회로(250a), 주변 회로(260a), 멀티플렉서(270), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
도 5를 참조하여 설명된 것과 마찬가지로, 도 9의 교정 회로(250)와 비교하면, 도 11의 교정 회로(250a)에서 제2 멀티플렉서(253)가 생략될 수 있다. 전기 퓨즈(254)에 저장된 칼리브레이션 코드(CD)는 제2 코드(C2)로서 제1 멀티플렉서(252)로 직접 전달될 수 있다. 주변 회로(260a)는 도 1의 제2 멀티플렉서(253)와 연관된 제4 코드(C4) 및 제3 선택 신호(S3)를 출력하지 않도록 구현될 수 있다.
도 12는 본 발명의 제7 실시 예에 따른 바이어스 전류 생성 장치(200b)를 보여준다. 도 12를 참조하면, 바이어스 전류 생성 장치(200b)는 밴드갭 기준전압 생성기(210), 제1 바이어스 전류 생성 회로(220b), 제2 바이어스 전류 생성 회로(230), 전기 퓨즈(254), 주변 회로(260b), 멀티플렉서(270), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
도 6을 참조하여 설명된 바와 같이, 도 9의 바이어스 전류 생성 장치(200)와 비교하면, 바이어스 전류 생성 장치(200b)에서 비교 회로(240)는 생략될 수 있다. 또한, 교정 회로(250)의 구성 요소들 중 전기 퓨즈(254)를 제외한 나머지 구성 요소들은 생략될 수 있다. 즉, 교정 회로(250)는 전기 퓨즈(254)로 대체될 수 있다. 주변 회로(260b)는 생략된 구성 요소들과 연관된 신호들을 출력하지 않도록 구현될 수 있다. 도 6을 참조하여 설명된 바와 같이, 도 9의 바이어스 전류 생성 회로(220)와 비교하면, 바이어스 전류 생성 회로(220b)에서 제3 바이어스 전류 생성기(224) 및 제2 저항 소자(R2)는 생략될 수 있다. 테스트 동작, 전기 퓨즈(254)에 칼리브레이션 코드(CD)를 저장하는 동작, 그리고 통상의 동작은 도 6을 참조하여 설명된 것과 동일하게 수행될 수 있다. 따라서, 중복되는 설명은 생략된다.
도 13은 본 발명의 제8 실시 예에 따른 바이어스 전류 생성 장치(200c)를 보여준다. 도 13을 참조하면, 바이어스 전류 생성 장치(200c)는 밴드갭 기준전압 생성기(210), 제1 바이어스 전류 생성 회로(220), 제2 바이어스 전류 생성 회로(230), 비교 회로(240), 교정 회로(250), 주변 회로(260c), 그리고 제1 내지 제4 패드들(P1~P4)을 포함할 수 있다.
도 7을 참조하여 설명된 바와 같이, 도 9의 바이어스 전류 생성 장치(200)와 비교하면, 바이어스 전류 생성 장치(200c)에서 멀티플렉서(270)가 생략될 수 있다.
도 14는 가변 트랜지스터의 구현 예를 보여준다. 도 9 및 도 14를 참조하면, 가변 트랜지스터는 병렬 연결된 제1 내지 제4 교정 트랜지스터들(CTR1~CTR4), 그리고 제1 내지 제4 교정 트랜지스터들(CTR1~CTR4)과 각각 직렬 연결되며 서로 병렬 연결되는 제1 내지 제4 스위치들(SW1~SW4)을 포함할 수 있다.
제1 내지 제4 교정 트랜지스터들(CTR1~CTR4)은 동일한 크기들(예를 들어, 구동 세기들)을 갖거나 또는 서로 다른 크기들(예를 들어, 구동 세기들)을 가질 수 있다. 제1 내지 제4 교정 트랜지스터들(CTR1~CTR4)은 2배수로 순차적으로 증가하는 크기들(예를 들어, 구동 세기들)을 가질 수 있다.
제1 내지 제4 스위치들(SW1~SW4)은 제1 내지 제4 코드들(CD1~CD4)을 각각 수신할 수 있다. 제1 내지 제4 코드들(CD1~CD4)은 도 9의 칼리브레이션 코드(CD)에 속할 수 있다. 제1 내지 제4 스위치들(SW1~SW4)은 제1 내지 제4 코드들(CD1~CD4)의 레벨들에 따라, 제1 내지 제4 교정 트랜지스터들(CTR1~CTR4)의 구동 세기들을 가변 트랜지스터의 구동 세기에 적용할지를 제어할 수 있다.
예를 들어, 특정한 코드가 제1 레벨(예를 들어, 로우 레벨)을 가질 때, 특정한 코드에 대응하는 교정 트랜지스터의 구동 세기는 가변 트랜지스터의 구동 세기에 반영될 수 있다. 특정한 코드가 제2 레벨(예를 들어, 하이 레벨)을 가질 때, 특정한 코드에 대응하는 교정 트랜지스터의 구동 세기는 가변 트랜지스터의 구동 세기에 반영되지 않을 수 있다.
제1 내지 제4 스위치들(SW1~SW4)의 각각은 대응하는 코드를 수신하는 게이트, 대응하는 교정 저항에 연결되는 제1 터미널, 그리고 제2 노드(N2)에 연결되는 제2 터미널을 포함하는 PMOS 트랜지스터를 포함할 수 있다. 제1 내지 제4 스위치들(SW1~SW4)의 각각은 대응하는 코드를 수신하는 게이트, 제2 노드(N2)에 연결되는 제1 터미널, 그리고 접지 노드에 연결되는 제2 터미널을 포함하는 NMOS 트랜지스터를 더 포함할 수 있다.
도 15는 내부 가변 저항(VR')을 포함하는 주변 회로(160 또는 260)의 구성 요소(330)의 예를 보여준다. 예시적으로, 구성 요소(330)는 송신기(TX) 및 수신기(RX)를 포함할 수 있다.
도 15를 참조하면, 송신기(TX)는 송신 데이터(DAT_T)를 제1 및 제2 송신 노드들(TXN1, TXN2)을 통해 전송할 수 있다. 제1 및 제2 송신 노드들(TXN1, TXN2)은 상보적인 신호들을 전송할 수 있다. 예를 들어, 제1 및 제2 송신 노드들(TXN1, TXN2)은 제1 내지 제4 패드들(P1~P4) 중 적어도 일부에 포함될 수 있다.
수신기(RX)는 수신 데이터(DAT_R)를 제1 및 제2 수신 노드들(RXN1, RXN2)을 통해 수신할 수 있다. 제1 및 제2 수신 노드들(RXN1, RXN2)은 상보적인 신호들을 수신할 수 있다. 예를 들어, 제1 및 제2 수신 노드들(RXN1, RXN2)은 제1 내지 제4 패드들(P1~P4) 중 적어도 일부에 포함될 수 있다.
제1 및 제2 송신 노드들(TXN1, TXN2)에 종단 저항들(termination resistors)로서 제1 및 제2 가변 저항들(VR1, VR2)이 각각 연결될 수 있다. 제1 및 제2 가변 저항들(VR1, VR2)은 전원 노드와 제1 및 제2 송신 노드들(TXN1, TXN2)의 사이에 각각 연결될 수 있다.
마찬가지로, 제1 및 제2 수신 노드들(RXN1, RXN2)에 종단 저항들(termination resistors)로서 제3 및 제4 가변 저항들(VR3, VR4)이 각각 연결될 수 있다. 제3 및 제4 가변 저항들(VR3, VR4)은 전원 노드와 제1 및 제2 수신 노드들(RXN1, RXN2)의 사이에 각각 연결될 수 있다. 제1 및 제2 수신 노드들(RXN1, RXN2)은 제1 내지 제4 패드들(P1~P4) 중 적어도 일부에 포함될 수 있다.
종단 저항들로 사용되는 제1 내지 제4 가변 저항들(VR1~VR4)은 공정 변인들을 제거하도록 교정되어야 한다. 예를 들어, 공정 변인들을 제거하는 코드(CODE)는 전기 퓨즈(154 또는 254)에 저장되는 칼리브레이션 코드(CD)에 대응할 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 가변 저항 소자(VR)는 공정 변인들을 교정하도록 칼리브레이션 코드(CD)에 의해 제어된다. 제1 내지 제4 가변 저항들(VR1~VR4)을 가변 저항 소자(VR)와 동일한 비율(replica)로 구성하면, 제1 내지 제4 가변 저항들(VR1~VR4)에 적용된 공정 변인들이 코드(CODE)(예를 들어, 교정 코드)에 의해 제거될 수 있다.
전류와 저항은 역의 관계이므로, 제1 내지 제4 가변 저항들(VR1~VR4)의 교정 저항들(CR1~CR5)의 저항값들의 비율이 가변 트랜지스터(VTR)의 교정 트랜지스터들(CTR1~CTR4)의 사이즈들의 비율의 역으로 구성되면, 제1 내지 제4 가변 저항들(VR1~VR4)에 적용된 공정 변인들이 코드(CODE)에 의해 제거될 수 있다.
가변 트랜지스터(VTR)의 사이즈(즉, 전류량)를 조절하는 코드(CODE)(예를 들어, 교정 코드)는 제1 내지 제4 가변 저항들(VR1~VR4)의 저항값들을 조절하는 데에 그대로 사용되어 공정 변인들을 제거할 수 있다.
도 16은 내부 가변 저항(VR')을 포함하는 주변 회로(160 또는 260)의 구성 요소(340)의 예를 보여준다. 예시적으로, 구성 요소(340)는 송신기(TX) 및 수신기(RX)를 포함할 수 있다.
도 16을 참조하면, 송신기(TX)는 송신 데이터(DAT_T)를 제1 및 제2 송신 노드들(TXN1, TXN2)을 통해 전송할 수 있다. 제1 및 제2 송신 노드들(TXN1, TXN2)은 상보적인 신호들을 전송할 수 있다. 예를 들어, 제1 및 제2 송신 노드들(TXN1, TXN2)은 제1 내지 제4 패드들(P1~P4) 중 적어도 일부에 포함될 수 있다.
제1 및 제2 송신 노드들(TXN1, TXN2)과 송신기(TX)의 사이에 종단 저항들(termination resistors)로서 제1 및 제2 가변 저항들(VR1, VR2)이 각각 연결될 수 있다. 제1 및 제2 가변 저항들(VR1, VR2)은 도 15를 참조하여 설명된 것과 동일하게 구성되고, 코드(CODE)에 의해 동일한 방식으로 제어될 수 있다.
제1 및 제2 수신 노드들(RXN1, RXN2)의 사이에 종단 저항들(termination resistors)로서 제3 및 제4 가변 저항들(VR3, VR4)이 연결될 수 있다. 제3 및 제4 가변 저항들(VR3, VR4)은 도 15를 참조하여 설명된 것과 동일하게 구성되고, 코드(CODE)에 의해 동일한 방식으로 제어될 수 있다. 제1 및 제2 수신 노드들(RXN1, RXN2)은 제1 내지 제4 패드들(P1~P4) 중 적어도 일부에 포함될 수 있다.
상술된 실시 예들에서, NMOS 트랜지스터들 및 PMOS 트랜지스터들의 예들이 구체적으로 언급되었다. 그러나 이러한 트랜지스터들의 타입들은 본 발명의 기술적 사상을 한정하지 않는다. NMOS 트랜지스터들 및 PMOS 트랜지스터들은 자유롭게 또는 상보적인 회로 구조들을 가지면서 서로 대체되어 사용될 수 있다.
도 17은 본 발명의 실시 예에 따른 전자 장치(1000)의 예를 보여준다. 도 17을 참조하면, 전자 장치(1000)는 메인 프로세서(1100), 터치 패널(1200), 터치 구동 회로(1202)(TDI)(Touch Driver IC), 디스플레이 패널(1300), 디스플레이 구동 회로(1302)(DDI)(Display Driver IC), 시스템 메모리(1400), 스토리지 장치(1500), 오디오 처리기(1600), 통신 블록(1700), 이미지 처리기(1800), 그리고 사용자 인터페이스(1900)를 포함할 수 있다. 예시적인 실시 예에서, 전자 장치(1000)는 개인용 컴퓨터, 랩탑 컴퓨터, 서버, 워크스테이션, 이동식 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 디지털 카메라, 스마트폰, 태블릿 컴퓨터, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다.
메인 프로세서(1100)는 전자 장치(1000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(1100)는 전자 장치(1000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(1100)는 전자 장치(1000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 터치 패널(1200)은 터치 구동 회로(1202)의 제어에 따라 사용자로부터의 터치 입력을 감지하도록 구성될 수 있다. 디스플레이 패널(1300)은 디스플레이 구동 회로(1302)의 제어에 따라 영상 정보를 표시하도록 구성될 수 있다.
시스템 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 시스템 메모리(1400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
스토리지 장치(1500)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 스토리지 장치(1500)는 전자 장치(1000)의 내장 메모리 및/또는 착탈식 메모리를 포함할 수 있다.
오디오 처리기(1600)는 오디오 신호 처리기(1610)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(1600)는 마이크(1620)를 통해 오디오 입력을 수신하거나, 스피커(1630)를 통해 오디오 출력을 제공할 수 있다. 통신 블록(1700)은 안테나(1710)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(1700)의 송수신기(1720) 및 MODEM(Modulator/Demodulator, 2730)은 LTE(Long Term Evolution), WiMax(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.
이미지 처리기(1800)는 렌즈(1810)를 통해 광을 수신할 수 있다. 이미지 처리기(1800)에 포함되는 이미지 장치(1820) 및 이미지 신호 처리기(1830)(ISP)(Image Signal Processor)는 수신된 광에 기초하여, 외부 객체에 관한 이미지 정보를 생성할 수 있다. 사용자 인터페이스(1900)는 터치 패널(1200), 디스플레이 패널(1300), 오디오 처리기(1600) 및 이미지 처리기(1800)를 제외한, 사용자와 정보를 교환할 수 있는 인터페이스를 포함할 수 있다. 사용자 인터페이스(1900)는 키보드, 마우스, 프린터, 프로젝터, 다양한 센서들, 인체 통신 장치 등을 포함할 수 있다.
전자 장치(1000)는 전력 관리 회로(1010)(PMIC)(Power Management IC), 배터리(1020) 및 전원 커넥터(1030)를 더 포함할 수 있다. 전력 관리 회로(1010)는 배터리(1020)로부터 공급되는 전원 또는 전원 커넥터(1030)로부터 공급되는 전원으로부터 내부 전원을 생성하고, 내부 전원을 메인 프로세서(1100), 터치 패널(1200), 터치 구동 회로(1202)(TDI)(Touch Driver IC), 디스플레이 패널(1300), 디스플레이 구동 회로(1302)(DDI)(Display Driver IC), 시스템 메모리(1400), 스토리지 장치(1500), 오디오 처리기(1600), 통신 블록(1700), 이미지 처리기(1800), 그리고 사용자 인터페이스(1900)에 제공할 수 있다.
전자 장치(1000)의 구성 요소들의 일부 또는 전부는 도 1을 참조하여 설명된 바이어스 전류 생성 장치(100) 또는 도 9를 참조하여 설명된 바이어스 전류 생성 장치(200)를 포함할 수 있다. 전자 장치(1000)는 감소된 사이즈 및 복잡도, 그리고 향상된 확장성으로 공정-독립적인 바이어스 전류(IEXT) 및 공정-의존적인 바이어스 전류(IP)를 사용하도록 구현될 수 있다.
또는, 전자 장치(1000)는 스마트폰, 스마트패드 등과 같은 다양한 모바일 장치들로 구현될 수 있다. 또한, 전자 장치(1000)는 스마트워치, 스마트글래스, 가상 현실 고글 등과 같은 다양한 웨어러블 장치들로 구현될 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 본 발명의 기술적 사상에 따른 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP(Intellectual Property)로 등록된 회로들을 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 바이어스 전류 생성 장치
110: 밴드갭 기준전압 생성기
120: 제1 바이어스 전류 생성 회로
121: 증폭기
122, 123, 124: 바이어스 전류 생성기
R1, R2: 저항 소자
130: 제2 바이어스 전류 생성 회로
131: 증폭기
132, 133, 134: 바이어스 전류 생성기
VR: 가변 저항 소자
140: 비교 회로
150: 교정 회로
160: 주변 회로

Claims (10)

  1. 주변 회로; 그리고
    제1 바이어스 전류 생성 회로를 포함하고,
    상기 제1 바이어스 전류 생성 회로는:
    기준 전압 및 제1 전압을 수신하고, 그리고 상기 제1 전압과 상기 기준 전압의 차이를 증폭하여 제1 출력 전압을 출력하는 제1 증폭기;
    상기 제1 출력 전압을 수신하고, 그리고 상기 제1 출력 전압에 응답하여 제1 바이어스 전류를 출력하는 제1 바이어스 전류 생성기;
    상기 제1 바이어스 전류 생성기로부터 상기 제1 바이어스 전류를 수신하고, 그리고 상기 제1 바이어스 전류 및 칼리브레이션 코드에 응답하여 상기 제1 전압을 출력하는 가변 저항 소자;
    상기 제1 출력 전압을 수신하고, 그리고 상기 제1 출력 전압에 응답하여 제2 바이어스 전류를 상기 주변 회로로 출력하는 제2 바이어스 전류 생성기; 그리고
    상기 제1 출력 전압을 수신하고, 상기 제1 바이어스 전류에 응답하여 제3 바이어스 전류를 제1 패드를 통해 외부 장치로 출력하도록 구성되는 제3 바이어스 전류 생성기를 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 칼리브레이션 코드를 저장하는 전기 퓨즈를 더 포함하고,
    상기 전기 퓨즈에 저장된 상기 칼리브레이션 코드가 상기 가변 저항에 전달되는 집적 회로.
  3. 제2항에 있어서,
    상기 주변 회로는 제2 패드를 통해 상기 외부 장치로부터 상기 칼리브레이션 코드를 수신하고, 그리고 상기 수신된 칼리브레이션 코드를 상기 전기 퓨즈에 저장하는 집적 회로.
  4. 제1항에 있어서,
    상기 주변 회로는 상기 칼리브레이션 코드를 상기 가변 저항으로 전달하는 집적 회로.
  5. 제4항에 있어서,
    상기 주변 회로는 제2 패드를 통해 상기 외부 장치로부터 상기 칼리브레이션 코드를 수신하고, 그리고 상기 수신된 칼리브레이션 코드를 상기 가변 저항에 전달하는 집적 회로.
  6. 제1항에 있어서,
    제2 바이어스 전류 생성 회로를 더 포함하고,
    상기 제2 바이어스 전류 생성 회로는:
    상기 기준 전압 및 제2 전압을 수신하고, 그리고 상기 제2 전압과 상기 기준 전압의 차이를 증폭하여 제2 출력 전압을 출력하는 제2 증폭기;
    상기 제2 출력 전압을 수신하고, 그리고 상기 제2 출력 전압에 응답하여 제4 바이어스 전류를 출력하는 제4 바이어스 전류 생성기;
    상기 제4 바이어스 전류 생성기로부터 상기 제4 바이어스 전류를 수신하고, 그리고 상기 제4 바이어스 전류에 응답하여 상기 제2 전압을 출력하는 제1 저항 소자; 그리고
    상기 제2 출력 전압을 수신하고, 그리고 상기 제2 출력 전압에 응답하여 제5 바이어스 전류를 상기 주변 회로로 출력하는 제5 바이어스 전류 생성기를 더 포함하는 집적 회로.
  7. 제6항에 있어서,
    상기 제2 바이어스 전류 생성 회로는:
    상기 제2 출력 전압을 수신하고, 그리고 상기 제2 출력 전압에 응답하여 제6 바이어스 전류를 출력하는 제6 바이어스 전류 생성기;
    상기 제6 바이어스 전류 생성기로부터 상기 제6 바이어스 전류를 수신하고, 그리고 상기 제6 바이어스 전류에 응답하여 제3 전압을 출력하는 제2 저항 소자를 더 포함하는 집적 회로.
  8. 제7항에 있어서,
    상기 제1 바이어스 전류 생성 회로의 상기 제3 바이어스 전류 생성기의 출력 노드의 전압 및 상기 제3 전압을 수신하고, 그리고 상기 출력 노드의 전압 및 상기 제3 전압의 차이를 증폭하여 제3 출력 전압을 출력하는 제3 증폭기를 더 포함하는 집적 회로.
  9. 칼리브레이션 코드를 저장하는 전기 퓨즈;
    기준 전압 및 제1 전압을 수신하고, 그리고 상기 제1 전압과 상기 기준 전압의 차이를 증폭하여 제1 출력 전압을 출력하는 제1 증폭기;
    상기 제1 출력 전압을 수신하고, 그리고 상기 제1 출력 전압에 응답하여 제1 바이어스 전류를 출력하는 제1 바이어스 전류 생성기;
    상기 제1 바이어스 전류 생성기로부터 상기 제1 바이어스 전류를 수신하고, 상기 전기 퓨즈로부터 상기 칼리브레이션 코드를 수신하고, 그리고 상기 제1 바이어스 전류 및 칼리브레이션 코드에 응답하여 상기 제1 전압을 출력하는 가변 저항 소자;
    상기 제1 출력 전압을 수신하고, 그리고 상기 제1 출력 전압에 응답하여 제2 바이어스 전류를 상기 주변 회로로 출력하는 제2 바이어스 전류 생성기;
    상기 제1 출력 전압을 수신하고, 상기 제1 바이어스 전류에 응답하여 제3 바이어스 전류를 패드를 통해 외부 장치로 출력하도록 구성되는 제3 바이어스 전류 생성기;
    상기 기준 전압 및 제2 전압을 수신하고, 그리고 상기 제2 전압과 상기 기준 전압의 차이를 증폭하여 제2 출력 전압을 출력하는 제2 증폭기;
    상기 제2 출력 전압을 수신하고, 그리고 상기 제2 출력 전압에 응답하여 제4 바이어스 전류를 출력하는 제4 바이어스 전류 생성기;
    상기 제4 바이어스 전류 생성기로부터 상기 제4 바이어스 전류를 수신하고, 그리고 상기 제4 바이어스 전류에 응답하여 상기 제2 전압을 출력하는 제1 저항 소자; 그리고
    상기 제2 출력 전압을 수신하고, 그리고 상기 제2 출력 전압에 응답하여 제5 바이어스 전류를 상기 주변 회로로 출력하는 제5 바이어스 전류 생성기를 포함하는 바이어스 전류 생성 장치.
  10. 바이어스 전류 생성 장치의 동작 방법에 있어서:
    외부 저항에 기반하여 생성된 코드를 저장하는 단계;
    상기 저장된 코드에 기반하여, 가변 저항의 저항값을 교정하는 단계; 그리고
    상기 교정된 가변 저항에 기반하여 공정-독립적인 바이어스 전류를 생성하는 단계를 포함하고,
    상기 외부 저항은 상기 가변 저항의 저항값이 교정된 후에 제거되는 동작 방법.
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