KR102478760B1 - 집적 회로 및 집적 회로의 전류를 생성하는 방법 - Google Patents

집적 회로 및 집적 회로의 전류를 생성하는 방법 Download PDF

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Abstract

본 발명은 집적 회로에 관한 것이다. 본 발명의 집적 회로는 제1 저항에 의해 공정 변인이 적용된 제1 상대적 전류를 출력하도록 구성되는 제1 전류 생성부, 제1 동작 모드에서 제1 가변 저항에 의해 공정 변인이 적용된 제2 상대적 전류를 외부로 출력하도록 구성되는 제2 전류 생성부, 그리고 제1 동작 모드에서 제1 상대적 전류를 이용하여 공정 변인이 제거된 절대적 전압을 생성하고, 제2 상대적 전류에 의해 생성되는 공정 변인이 적용된 상대적 전압을 절대적 전압과 비교하고, 그리고 비교의 결과에 따라 제1 가변 저항의 제1 가변 저항값을 조절하도록 구성되는 교정부를 포함한다. 제1 가변 저항의 제1 가변 저항값이 조절됨에 따라, 제2 전류 생성부는 제2 동작 모드에서 제2 상대적 전류로부터 공정 변인이 제거된 절대적 전류를 출력하도록 더 구성된다.

Description

집적 회로 및 집적 회로의 전류를 생성하는 방법{INTEGRATED CIRCUIT AND METHOD OF GENERATING CURRENT OF INTEGRATED CIRCUIT}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 반도체 제조 공정의 변인이 적용된 전류 및 변인이 보상된 전류를 생성하는 집적 회로 및 집적 회로의 전류를 생성하는 방법에 관한 것이다.
전자 장치, 특히 반도체 장치는 다양한 반도체 소자들을 이용하여 제조된다. 예를 들어, 집적 회로의 내부의 저항, 커패시터, 트랜지스터 등과 같은 다양한 소자들은 반도체를 이용하여 제조된다. 반도체 소자들은 제조 공정 시의 온도, 습도, 그리고 웨이퍼 상의 위치 등과 같은 다양한 환경 요소들로 인해 동작 특성들이 달라질 수 있다.
즉, 제조 공정 시의 공정 변인들(process variations)로 인해, 반도체를 이용하여 제조된 저항들의 저항값들, 커패시터들의 커패시턴스들, 트랜지스터들의 전류량들 등이 달라질 수 있다.
반도체 장치의 내부에서 다양한 전류들 또는 전압들이 사용된다. 반도체 장치의 특정한 구성 요소들은 상대적인 전류들 또는 전압들을 필요로 할 수 있다. 예를 들어, 반도체 장치 내의 반도체 소자들에 동일한 공정 변인들이 적용된다. 따라서, 특정한 구성 요소들 내에서 공정 변인들은 서로 상쇄될 수 있으며, 특정한 구성 요소들은 교정(calibration)이 불필요한 상대적인 전류들 또는 전압들을 필요로 할 수 있다.
반도체 장치 내의 다른 구성 요소들은 절대적인 전류들 또는 전압들을 필요로 할 수 있다. 예를 들어, 반도체 장치 내의 다른 구성 요소들 내에서 공정 변인들은 서로 상쇄되지 않을 수 있다. 이러한 경우, 다른 구성 요소들의 동작 특성들은 공정 변인들에 따라 달라질 수 있다. 따라서, 다른 구성 요소들은 공정 변인들을 보상하도록 교정된 전류들 또는 전압들, 즉 절대적인 전류들 또는 전압들을 필요로 할 수 있다.
따라서, 반도체 장치의 내에서 상대적인 전류들 또는 전압들을 생성하기 위한 요소와 절대적인 전류들 또는 전압들을 생성하기 위한 요소들이 필요하다. 특히, 감소된 복잡도를 갖고, 이에 따라 감소된 제조 비용을 갖는 전류 또는 전압 생성 요소들을 구비한 반도체 장치들에 대한 요구가 존재한다.
본 발명의 목적은 감소된 복잡도를 갖고, 이에 따라 감소된 제조 비용으로 전류 또는 전압을 생성하는 집적 회로 및 집적 회로의 전류를 생성하는 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 집적 회로는 제1 저항을 포함하고, 그리고 제1 저항에 의해 공정 변인이 적용된 제1 상대적 전류를 출력하도록 구성되는 제1 전류 생성부, 제1 가변 저항을 포함하고, 제1 동작 모드에서 제1 가변 저항에 의해 공정 변인이 적용된 제2 상대적 전류를 외부로 출력하도록 구성되는 제2 전류 생성부, 그리고 제1 동작 모드에서 제1 상대적 전류를 이용하여 공정 변인이 제거된 절대적 전압을 생성하고, 제2 상대적 전류에 의해 생성되는 공정 변인이 적용된 상대적 전압을 절대적 전압과 비교하고, 그리고 비교의 결과에 따라 제1 가변 저항의 제1 가변 저항값을 조절하도록 구성되는 교정부를 포함한다. 제1 가변 저항의 제1 가변 저항값이 조절됨에 따라, 제2 전류 생성부는 제2 동작 모드에서 제2 상대적 전류로부터 공정 변인이 제거된 절대적 전류를 출력하도록 더 구성된다.
본 발명의 실시 예에 따른 집적 회로는 제1 저항을 포함하고, 그리고 제1 저항에 의해 공정 변인이 적용된 제1 상대적 전류를 출력하도록 구성되는 제1 전류 생성부, 가변 트랜지스터를 포함하고, 제1 동작 모드에서 제1 저항에 의해 공정 변인이 적용된 제2 상대적 전류를 외부로 출력하도록 구성되는 제2 전류 생성부, 그리고 제1 동작 모드에서 제1 상대적 전류를 이용하여 공정 변인이 제거된 절대적 전압을 생성하고, 제2 상대적 전류에 의해 생성되는 공정 변인이 적용된 상대적 전압을 절대적 전압과 비교하고, 그리고 비교의 결과에 따라 가변 트랜지스터의 전류량울 조절하도록 구성되는 교정부를 포함한다. 가변 트랜지스터의 전류량이 조절됨에 따라, 제2 전류 생성부는 제2 동작 모드에서 제2 상대적 전류로부터 공정 변인이 제거된 절대적 전류를 출력하도록 더 구성된다.
본 발명의 실시 예에 따른 집적 회로는 가변 저항을 포함하고, 공정 변인이 적용된 상대적 전류를 생성하고, 그리고 코드를 이용하여 가변 저항의 저항값을 조절함으로써 공정 변인이 제거된 절대적 전류를 생성하도록 구성되는 바이어스 전류 생성부, 코드에 의해 조절되는 제1 종단 저항을 포함하는 송신기, 그리고 코드에 의해 조절되는 제2 종단 저항을 포함하는 수신기를 포함한다. 가변 저항은 코드의 비트들에 의해 적용되거나 적용되지 않는 제1 저항들을 포함한다. 제1 종단 저항 및 제2 종단 저항 각각은 코드의 비트들에 의해 적용되거나 적용되지 않는 제2 저항들을 포함한다. 제1 저항들의 저항값들의 비율들은 제2 저항들의 저항값들의 비율들과 동일하다.
집적 회로의 전류를 생성하는 본 발명의 실시 예에 따른 방법은 공정 변인이 적용된 제1 저항을 이용하여, 공정 변인이 적용된 제1 상대적 전류를 생성하는 단계, 공정 변인이 적용된 제2 저항 및 상대적 전류를 이용하여, 공정 변인이 제거된 절대적 전압을 생성하는 단계, 공정 변인이 적용된 가변 저항을 이용하여, 공정 변인이 적용된 제2 상대적 전류를 생성하는 단계, 공정 변인이 적용되지 않는 제3 저항을 이용하여, 공적 변인이 적용된 상대적 전압을 생성하는 단계, 그리고 상대적 전압이 절대적 전압과 같아지도록 가변 저항을 조절함으로써, 제2 상대적 전류로부터 공정 변인이 제거된 절대적 전류를 생성하는 단계를 포함한다.
본 발명에 따르면, 감소된 복잡도를 갖고, 감소된 제조 비용으로 전류 또는 전압을 생성하는 집적 회로 및 집적 회로의 전류를 생성하는 방법이 제공된다.
도 1은 본 발명의 제1 실시 예에 따른 집적 회로를 포함하는 반도체 장치를 보여준다.
도 2는 도 1의 제2 전류 생성부의 제1 가변 저항의 예를 보여준다.
도 3에 도시된 바와 같이, 제1 가변 저항의 저항값은 공정 변인에 의해 달라질 수 있다.
도 4는 공정 변인들에 따라 도 1의 제4 전압이 변화하는 예를 보여준다.
도 5는 본 발명의 제2 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 6은 집적 회로들이 테스트 기판에 부착되어 테스트되는 예를 보여준다.
도 7은 본 발명의 제3 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 8은 집적 회로들이 테스트 기판에 부착되어 테스트되는 다른 예를 보여준다.
도 9는 본 발명의 실시 예에 따른 집적 회로, 테스트 기판, 그리고 테스트 장치가 코드를 계산하는 예를 보여주는 순서도이다.
도 10은 본 발명의 제4 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 11은 본 발명의 제5 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 12는 본 발명의 제6 실시 예에 따른 집적 회로를 포함하는 반도체 장치를 보여준다.
도 13은 도 11의 제2 전류 생성부의 가변 트랜지스터의 예를 보여준다.
도 14는 본 발명의 제7 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 15는 본 발명의 제8 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 16은 본 발명의 제9 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 17은 본 발명의 제10 실시 예에 따른 집적 회로 및 테스트 기판을 보여준다.
도 18은 도 1 내지 도 17에서 설명된 주변 블록의 제1 서브 블록의 예를 보여준다.
도 19는 도 1 내지 도 17에서 설명된 주변 블록의 제2 서브 블록의 예를 보여준다.
도 20은 도 1 내지 도 17에서 설명된 주변 블록의 제3 서브 블록의 예를 보여준다.
도 21은 도 1 내지 도 17에서 설명된 주변 블록의 제4 서브 블록의 예를 보여준다.
도 22는 도 1 내지 도 11을 참조하여 설명된 제1 가변 저항과 도 20 및 도 21을 참조하여 설명된 제3 내지 제6 가변 저항들을 보여준다.
도 23은 도 12 내지 도 17을 참조하여 설명된 가변 트랜지스터와 도 20 및 도 21을 참조하여 설명된 제3 내지 제6 가변 저항들을 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 제1 실시 예에 따른 집적 회로(100a)를 포함하는 반도체 장치(10a)를 보여준다. 도 1을 참조하면, 반도체 장치(10a)는 장치 기판(11a)을 포함한다. 장치 기판(11a)은 인쇄 회로 기판일 수 있다. 장치 기판(11a)의 위에 집적 회로(100a) 및 제3 저항(R3)이 배치될 수 있다.
제3 저항(R3)은 집적 회로(100a)의 제1 연결 패드(124) 및 접지 전압(VSS)이 연결된 접지 노드의 사이에 연결될 수 있다. 예를 들어, 장치 기판(11a)은 패키지 기판일 수 있다. 집적 회로(100a) 및 제3 저항(R3)은 장치 기판(11a)의 위에 부착되고, 패키징될 수 있다.
집적 회로(100a)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120a), 그리고 주변 블록(130)을 포함한다. 전압 생성 블록(110)은 바이어스 전류 생성 블록(120a)에 기준 전압(VBGR)을 제공할 수 있다. 예를 들어, 기준 전압(VBGR)은 환경의 영향에 관계 없이 일정한 밴드갭 전압을 포함할 수 있다.
바이어스 전류 생성 블록(120a)은 기준 전압(VBGR)을 이용하여 제1 바이어스 전류(IP) 및 제2 바이어스 전류(IEXT)를 생성할 수 있다. 제1 바이어스 전류(IP)는 공정 변인에 따라 달라지는 특성(예를 들어, 전류량)을 갖는 상대적 전류를 포함할 수 있다. 제2 바이어스 전류(IEXT)는 공정 변인에 관계없이 일정한 특성(예를 들어, 전류량)을 갖는 절대적 전류를 포함할 수 있다.
바이어스 전류 생성 블록(120a)은 제1 내지 제3 증폭기들(121_1~121_3), 제1 및 제2 다중화기들(122_1, 122_2), 교정 논리(123), 제1 및 제2 저항들(R1, R2), 제1 가변 저항(VR1), 그리고 제1 내지 제4 트랜지스터들(TR1~TR4)을 포함할 수 있다.
집적 회로(100a) 내부의 바이어스 전류 생성 블록(120a)의 제1 증폭기(121_1), 제1 다중화기(122_1), 제1 저항(R1), 그리고 제1 및 제2 트랜지스터들(TR1, TR2)은 제1 바이어스 전류(IP)를 생성하는 제1 전류 생성부(12a)일 수 있다.
제1 증폭기(121_1)의 음의 입력에 기준 전압(VBGR)이 전달된다. 제1 증폭기(121_1)의 양의 입력은 제1 트랜지스터(TR1) 및 제1 저항(R1)의 사이에 연결된다. 제1 저항(R1)은 제1 트랜지스터(TR1) 및 접지 노드의 사이에 연결된다. 제1 트랜지스터(TR1)는 전원 전압(VDD)이 공급되는 전원 노드 및 제1 저항(R1)의 사이에 연결된다.
제1 증폭기(121_1)는 제1 트랜지스터(TR1)와 제1 저항(R1) 사이의 제1 전압(V1)과 기준 전압(VBGR)의 차이를 증폭하여 제2 전압(V2)으로 출력할 수 있다. 제2 전압(V2)은 제1 트랜지스터(TR1)의 게이트에 전달된다. 제1 증폭기(121_1), 제1 저항(R1), 그리고 제1 트랜지스터(TR1)는 제1 전압(V1)을 기준 전압(VBGR)과 동일한 레벨로 일정하게 유지하고, 그리고 제1 저항(R1)과 제1 트랜지스터(TR1)를 통해 흐르는 제1 전류(I1)의 전류량을 기준 전압(VBGR)을 제1 저항(R1)의 저항값으로 나눈 값으로 조절하는 피드백 루프를 형성할 수 있다.
제2 트랜지스터(TR2)는 전원 노드와 제1 다중화기(122_1)의 사이에 연결된다. 제2 트랜지스터(TR2)의 게이트에 제2 전압(V2)이 전달된다. 제2 트랜지스터(TR2)는 제1 전류(I1)를 미러링하여 출력할 수 있다.
제1 동작 모드(예를 들어, 교정 모드)에서, 제1 다중화기(122_1)는 제1 노드(S)를 제2 노드(A)와 연결할 수 있다. 제2 트랜지스터(TR2)는 미러링된 전류를 제2 전류(I2)로서 교정부(14a)에 공급할 수 있다.
제2 동작 모드(예를 들어, 정상 동작 모드)에서, 제1 다중화기(122_1)는 제1 노드(S)를 제3 노드(B)와 연결할 수 있다. 제2 트랜지스터(TR2)는 미러링된 전류를 제1 바이어스 전류(IP)로서 주변 블록(130)으로 출력할 수 있다.
예를 들어, 집적 회로(100a) 내부의 바이어스 전류 생성 블록(120a)의 제2 증폭기(121_2), 제2 다중화기(122_2), 그리고 제1 가변 저항(VR1), 바이어스 전류 생성 블록(120a)과 장치 기판(11a)(예를 들어, 제3 저항(R3))을 전기적으로 연결하는 제1 연결 패드(124), 그리고 집적 회로(100a) 외부의 장치 기판(11a)에 배치된 제3 저항(R3)은 제2 바이어스 전류(IEXT)를 생성하는 제2 전류 생성부(13a)일 수 있다.
제2 증폭기(121_2)의 음의 입력에 기준 전압(VBGR)이 전달된다. 제2 증폭기(121_2)의 양의 입력은 제3 트랜지스터(TR3) 및 제1 가변 저항(VR1)의 사이에 연결된다. 제1 가변 저항(VR1)은 제3 트랜지스터(TR3) 및 접지 노드의 사이에 연결된다. 제1 가변 저항(VR1)에 코드(CODE)가 전달된다. 제1 가변 저항(VR1)은 코드(CODE)에 따라 달라지는 저항값을 가질 수 있다. 제3 트랜지스터(TR3)는 전원 전압(VDD)이 공급되는 전원 노드 및 제1 가변 저항(VR1)의 사이에 연결된다.
제2 증폭기(121_2)는 제3 트랜지스터(TR3)와 제1 가변 저항(VR1) 사이의 제5 전압(V5)과 기준 전압(VBGR)의 차이를 증폭하여 제6 전압(V6)으로 출력할 수 있다. 제6 전압(V6)은 제3 트랜지스터(TR3)의 게이트에 전달된다. 제2 증폭기(121_2), 제1 가변 저항(VR1), 그리고 제3 트랜지스터(TR3)는 제5 전압(V5)을 기준 전압(VBGR)과 동일한 레벨로 일정하게 유지하고, 그리고 제1 가변 저항(VR1)과 제3 트랜지스터(TR3)를 통해 흐르는 제3 전류(I3)의 전류량을 기준 전압(VBGR)을 제1 가변 저항(VR1)의 저항값으로 나눈 값으로 조절지하는 피드백 루프를 형성할 수 있다. 제5 전압(V5)의 레벨은 제1 가변 저항(VR1)의 저항값과 관계없이 기준 전압(VBGR)의 레벨과 같아진다. 제3 전류(I3)의 전류량은 제1 가변 저항(VR1)의 저항값에 따라 달라질 수 있다.
제4 트랜지스터(TR4)는 전원 노드와 제2 다중화기(122_2)의 사이에 연결된다. 제4 트랜지스터(TR4)의 게이트에 제6 전압(V6)이 전달된다. 제4 트랜지스터(TR4)는 제3 전류(I3)를 미러링하여 출력할 수 있다.
예를 들어, 제1 동작 모드(예를 들어, 교정 모드)에서, 제2 다중화기(122_2)는 제1 노드(S)를 제2 노드(A)와 연결할 수 있다. 제4 트랜지스터(TR4)는 미러링된 전류를 제4 전류(I4)로서 교정부(14a)에 공급할 수 있다.
제2 동작 모드(예를 들어, 정상 동작 모드)에서, 제2 다중화기(122_2)는 제1 노드(S)를 제3 노드(B)와 연결할 수 있다. 제4 트랜지스터(TR4)는 미러링된 전류를 제2 바이어스 전류(IEXT)로서 주변 블록(130)으로 출력할 수 있다.
집적 회로(100a) 내부의 바이어스 전류 생성 블록(120a)의 제3 증폭기(121_3), 제2 저항(R2) 및 교정 논리(123)는 교정부(14a)는 제1 바이어스 전류(IP)를 교정하여 제2 바이어스 전류(IEXT)를 생성하기 위한 코드(CODE)를 생성하는 교정부(14a)일 수 있다.
제2 저항(R2)은 접지 노드와 제1 다중화기(122_1)의 제2 노드(A)의 사이에 연결된다. 제3 증폭기(121_3)의 음의 입력은 제1 다중화기(122_1)의 제2 노드(A)와 제2 저항(R2)의 사이의 제3 전압(V3)을 수신할 수 있다. 제3 증폭기(121_3)의 양의 입력은 제2 다중화기(122_2)의 제2 노드(A)와 제3 저항(R3) 사이의 제4 전압(V4)을 수신할 수 있다.
제3 증폭기(121_3)의 출력은 교정 논리(123)로 전달된다. 교정 논리(123)는 제3 증폭기(121_3)의 출력으로부터 코드(CODE)를 생성할 수 있다. 또한, 교정 논리(123)는 바이어스 전류 생성 블록(120a)의 제1 동작 모드(즉, 교정 모드) 및 제2 동작 모드(즉, 정상 동작 모드)를 제어할 수 있다. 예를 들어, 교정 논리(123)는 제1 및 제2 다중화기들(122_1, 122_2)을 제어할 수 있다.
이하에서, 바이어스 전류 생성 블록(120a)의 제1 동작 모드(즉, 교정 모드)의 동작들이 설명된다. 제1 동작 모드에서, 제1 다중화기(122_1)는 제1 노드(S)와 제2 노드(A)를 연결할 수 있다. 제2 트랜지스터(TR2)는 제1 전류(I1)를 미러링하여 제2 전류(I2)로써 제2 저항(R2)에 공급할 수 있다.
제2 전류(I2)가 제2 저항(R2)을 통과할 때에 제2 저항(R2)에 의해 제3 전압(V3)이 생성될 수 있다. 예를 들어, 제1 전류(I1)는 제1 저항(R1)에 대한 기준 전압(VBGR)의 비율(VBGR/R1)로 나타날 수 있다. 제1 및 제2 트랜지스터들(TR1, TR2)의 사이즈들이 동일하면 제2 전류(I2)는 제1 전류(I1)와 같으므로, 제3 전압(V3)은 수학식 1에 따라 계산될 수 있다.
Figure 112018044924219-pat00001
수학식 1에서, 제1 저항(R1) 및 제2 저항(R2)은 모두 집적 회로(100a)의 내부에서 반도체를 이용하여 제조된다. 따라서, 제1 및 제2 저항들(R1, R2)은 서로 동일하게 공정 변인들이 적용되는 특성을 갖는다. 제1 및 제2 저항들(R1, R2)의 비율로 계산되는 제3 전압(V3)은 공정 변인들이 서로 상쇄되어 공정 변인들이 적용되지 않는 특성을 갖는다. 수학식 1에서, 제1 저항(R1) 및 제2 저항(R2)의 저항값들이 서로 같으면, 제3 전압(V3)은 기준 전압(VBGR)과 동일한 레벨을 가질 수 있다.
제3 트랜지스터(TR3) 또는 제1 가변 저항(VR1)을 통해 흐르는 제3 전류(I3)는 제1 가변 저항(VR1)에 대한 기준 전압(VBGR)의 비율(VBGR/VR1)로 나타날 수 있다. 제1 동작 모드에서, 제2 전압 생성부(13a)의 제2 다중화기(122_2)는 제1 노드(S)를 제2 노드(A)에 연결할 수 있다.
즉, 제4 트랜지스터(TR4)는 제3 전류(I3)를 미러링하여 제4 전류(I4)로써 제3 저항(R3)에 공급할 수 있다. 제3 및 제4 트랜지스터들(TR3, TR4)의 사이즈들이 동일하면 제4 전류(I4)는 제3 전류(I3)와 같으므로, 제4 전압(V4)은 수학식 2에 따라 계산될 수 있다.
Figure 112018044924219-pat00002
수학식 2에서, 제1 가변 저항(VR1)은 공정 변인들의 영향을 받지만, 제3 저항(R3)은 공정 변인들의 영향을 받지 않는 집적 회로(100a)의 외부 저항이다. 따라서, 제4 전압(V4)은 공정 변인들이 상쇄되지 않은, 공정 변인들이 적용되는 특징을 갖는다.
제3 증폭기(121_3)는 공정 변인들이 상쇄된 제3 전압(V3)과 공정 변인들이 적용된 제4 전압(V4)을 비교할 수 있다. 제3 증폭기(121_3)의 출력은 공정 변인들에 의해 나타나는 전압 차이를 가리킬 수 있다. 교정 논리(123)는 제1 가변 저항(VR1)의 코드(CODE)에 따른 제3 증폭기(121_3)의 출력을 참조하여, 제3 전압(V3)과 제4 전압(V4)이 같아지도록 제1 가변 저항(VR1)의 저항값을 조절하는 코드(CODE)(예를 들어, 교정 코드)를 생성할 수 있다. 교정 코드에 의해, 제1 가변 저항(VR1)은 공정 변인이 제거된 교정된 저항값을 가질 수 있다. 제1 가변 저항(VR1)의 교정된 저항값은 수학식 3에 따라 계산될 수 있다.
Figure 112018044924219-pat00003
예를 들어, 수학식 4에 나타난 바와 같이, 제1 저항(R1)의 저항값과 제2 저항(R2)의 저항값이 같으면, 교정 논리(123)는 제1 가변 저항(VR1)의 저항값이 공정 변인들을 반영한 코드(CODE)에 의해 교정되어 외부 저항인 제3 저항(R3)의 저항값과 동일해질 수 있는 코드(CODE)(예를 들어, 교정 코드)를 생성할 수 있다. 제1 가변 저항(VR1)의 저항값은 교정 코드에 의해 교정되고, 그리고 유지될 수 있다.
Figure 112018044924219-pat00004
제2 동작 모드에서, 제1 다중화기(122_1)는 제1 노드(S)를 제3 노드(B)와 연결할 수 있다. 제2 트랜지스터(TR2)는 제1 전류(I1)를 미러링하여 제1 바이어스 전류(IP)로 출력할 수 있다. 제1 바이어스 전류(IP)는 공정 변인들이 적용된 제1 저항(R1)으로부터 생성된다. 따라서, 제1 바이어스 전류(IP)는 공정 변인들이 적용된 상대적 전류일 수 있다.
제2 동작 모드에서, 제2 다중화기(122_2)는 제1 노드(S)를 제3 노드(B)와 연결할 수 있다. 제4 트랜지스터(TR4)는 제3 전류(I3)를 미러링하여 제2 바이어스 전류(IEXT)로 출력할 수 있다. 제2 바이어스 전류(IEXT)는 공정 변인들이 교정된 제1 가변 저항(VR1)으로부터 생성된다. 따라서, 제2 바이어스 전류(IEXT)는 공정 변인들이 교정된 절대적 전류일 수 있다.
교정 논리(123)는 코드(CODE)(예를 들어, 교정 코드)를 주변 블록(130)으로 출력할 수 있다. 예를 들어, 바이어스 전류 생성 블록(120a)은 제1 바이어스 전류(IP), 제2 바이어스 전류(IEXT), 그리고 코드(CODE)(예를 들어, 교정 코드) 중 적어도 두 개를 주변 블록(130)에 전달할 수 있다.
주변 블록(130)은 바이어스 전류 생성 블록(120a)으로부터 제1 바이어스 전류(IP), 제2 바이어스 전류(IEXT), 그리고 코드(CODE)(예를 들어, 교정 코드) 중 적어도 두 개를 수신할 수 있다. 주변 블록(130)은 제1 바이어스 전류(IP), 제2 바이어스 전류(IEXT), 또는 코드(CODE)(예를 들어, 교정 코드)를 이용하여 특정한 동작들을 수행하는 제1 내지 제4 서브 블록들(131~134)을 포함할 수 있다. 제1 내지 재4 서브 블록들(131~134)의 예들은 도 17 내지 도 20을 참조하여 설명된다.
주변 블록(130)은 제2 연결 패드(135)를 통해 장치 기판(11a)의 배선과 연결될 수 있다. 제2 연결 패드(135)는 장치 기판(11a)의 배선을 통해 제1 포트(15)에 연결될 수 있다. 제1 포트(15)는 외부 장치와 연결되도록 구성될 수 있다. 예를 들어, 주변 블록(130)은 제2 연결 패드(135) 및 제1 포트(15)를 통해 외부 장치와 데이터, 신호, 명령 등을 통신할 수 있다.
도 1을 참조하여 설명된 바와 같이, 본 발명의 제1 실시 예에 따른 반도체 장치(10a)의 바이어스 전류 생성 블록(120a)은 하나의 제1 증폭기(121_1)를 이용하여 교정에 필요한 제2 전류(I2)를 생성하고 그리고 제1 바이어스 전류(IP)를 생성한다. 또한, 바이어스 전류 생성 블록(120a)은 하나의 제2 증폭기(121_2)를 이용하여 교정에 필요한 제3 전류(I3)를 생성하고, 교정을 수행하고, 그리고 제2 바이어스 전류(IEXT)를 생성한다.
도 2는 도 1의 제2 전류 생성부(13a)의 제1 가변 저항(VR1)의 예를 보여준다. 예시적으로, 가변 저항(VR1)의 저항값이 4비트 이진 코드에 의해 제어되는 예가 도 2에 도시된다. 도 1 및 도 2를 참조하면, 제1 가변 저항(VR1)은 제1 내지 제5 교정 들(CR1~CR5), 그리고 스위치부(SWB)를 포함할 수 있다.
제1 교정 저항(CR1)은 제1 노드(N1)와 제2 노드(N2)의 사이에 연결된다. 제1 노드(N1)는 제3 트랜지스터(TR3)와 연결될 수 있다. 제2 노드(N2)는 접지 노드와 연결될 수 있다. 제1 교정 저항(CR1)은 코드(CODE)의 값에 관계없이 제1 노드(N1)와 제2 노드(N2)의 사이에 항상 연결되어 적용된다. 제1 교정 저항(CR1)의 저항값은, 예를 들어, 도 4의 제4 전압(V4)의 그래프에서 세로축의 절편 값을 결정할 수 있다.
제2 내지 제5 교정 저항들(CR2~CR5)은 코드(CODE)의 값에 따라 제1 노드(N1)와 제2 노드(N2)의 사이에 선택적으로 연결되어 적용될 수 있다. 제2 내지 제5 교정 저항들(CR2~CR5)의 저항값들은, 예를 들어, 도 4의 제4 전압(V4)의 그래프에서 기울기를 결정할 수 있다.
제2 내지 제5 교정 저항들(CR2~CR5)의 저항값들은 이진 가중치들에 따라 1:2:4:8의 비율들로 정해질 수 있다. 이진 가중치들에 따라 제2 내지 제5 저항들(CR2~CR5)의 저항값들이 정해지면, 제1 가변 저항(VR1)의 저항값이 이진 방식으로 조절될 수 있다.
그러나 제2 내지 제5 교정 저항들(CR2~CR5)의 저항값들은 이진 가중치들에 따라 정해지는 것으로 한정되지 않는다. 제2 내지 제5 교정 저항들(CR2~CR5)의 저항값들은 제1 가변 저항(VR1)의 저항값을 조절하는 방식에 따라 다양하게 정해질 수 있다.
제2 교정 저항(CR2)은 스위치부(SWB)의 스위치들 중 대응하는 제1 스위치(SW1)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제1 스위치(SW1)는 코드(CODE)의 최상위 비트인 제3 비트(예를 들어, CODE[3])에 의해 제어될 수 있다.
제3 교정 저항(CR3)은 스위치부(SWB)의 스위치들 중 대응하는 제2 스위치(SW2)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제2 스위치(SW2)는 코드(CODE)의 제2 비트(예를 들어, CODE[2])에 의해 제어될 수 있다.
제4 교정 저항(CR4)은 스위치부(SWB)의 스위치들 중 대응하는 제3 스위치(SW3)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제3 스위치(SW3)는 코드(CODE)의 제1 비트(예를 들어, CODE[1])에 의해 제어될 수 있다.(
제5 교정 저항(CR5)은 스위치부(SWB)의 스위치들 중 대응하는 제4 스위치(SW4)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제4 스위치(SW4)는 코드(CODE)의 최하위 비트인 제0 비트(예를 들어, CODE[0])에 의해 제어될 수 있다.
스위치부(SWB)의 스위치들은 코드(CODE)에 의해 제어될 수 있다. 스위치부(SWB)의 제1 내지 제4 스위치들(SW1~SW4)은 코드(CODE)의 비트들(CODE[3]~CODE[0])에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 특정한 스위치가 턴-온 되면, 대응하는 교정 저항이 제1 노드(N1)와 제2 노드(N2)의 사이에 적용될 수 있다. 즉, 제1 가변 저항(VR1)의 저항값이 감소할 수 있다.
특정한 스위치가 턴-오프 되면, 대응하는 교정 저항이 제1 노드(N1)와 제2 노드(N2)의 사이에 적용되지 않을 수 있다. 즉, 제1 가변 저항(VR1)의 저항값이 증가할 수 있다. 예시적으로, 제1 내지 제4 스위치들(SW1~SW4)은 트랜지스터들로 구현될 수 있다.
도 3은 공정 변인들에 따라 제1 가변 저항(VR1)의 저항값이 변화하는 예를 보여준다. 도 3에서, 가로축은 코드(CODE)의 값을 가리키고, 세로축은 제1 가변 저항(VR1)의 저항값을 가리킨다. 도 1 및 도 3을 참조하면, 제1 가변 저항(VR1)의 저항값은 코드(CODE)의 값이 증가함에 따라 감소하는 저항값을 갖도록 구성될 수 있다.
도 3에서, 설계 값(DV)은 제1 가변 저항(VR1)을 설계할 때에 목표로 한 목표 저항값의 코드(CODE)에 따른 변화를 보여준다. 상한 값(UV)은 공정 변인에 의해 제1 가변 저항(VR1)의 저항값이 목표 저항값보다 높아지는 최대 값을 보여준다. 하한 값(LV)은 공정 변인에 의해 제1 가변 저항(VR1)의 저항값이 목표 저항값보다 낮아지는 최소 값을 보여준다.
도 3에 도시된 바와 같이, 제1 가변 저항(VR1)의 저항값은 공정 변인에 의해 달라질 수 있다. 코드(CODE)가 기본 값(DV)을 가질 때, 제1 가변 저항(VR1)의 저항값은 하한 값(LV)에 해당하는 하한 저항값(LR)과 상한 값(UV)에 해당하는 상한 저항값(UR) 사이의 값을 가질 수 있다.
도 4는 공정 변인들에 따라 도 1의 제4 전압(V4)이 변화하는 예를 보여준다. 도 4에서, 가로축은 코드(CODE)의 값을 가리키고, 세로축은 제4 전압(V4)을 가리킨다. 도 1 및 도 4를 참조하면, 제4 전압(V4)과 제1 가변 저항(VR1)의 저항값은 역수 관계이므로, 코드(CODE)의 값이 증가함에 따라 제4 전압(V4)이 정비례하여 증가할 수 있다.
코드(CODE)가 일정한 값을 가질 때, 제1 가변 저항(VR1)의 저항값은 공정 변인들에 따라 변화할 수 있다. 제1 가변 저항(VR1)의 저항값이 변화함에 따라, 제4 전압(V4) 또한 변화할 수 있다. 예를 들어, 도 3에서, 공정 변인들에 따른 제4 전압(V4)의 하한(LL) 및 상한(UL)이 점선들로 도시되어 있다.
도 1을 참조하여 설명된 바와 같이, 예를 들어 수학식 4와 같이 제1 및 제2 저항들(R1, R2)의 저항값들이 동일할 때, 제4 전압(V4)이 제3 전압(V3)과 같아지도록, 즉 제1 가변 저항(VR1)의 저항값이 제3 저항(R3)의 저항값과 같아지도록 코드(CODE)(예를 들어, 교정 코드)가 생성될 수 있다. 제4 전압(V4)이 하한(LL)에 대응할 때, 코드(CODE)의 값이 상한(CU)이 되어야 제4 전압(V4)과 제3 전압(V3)이 같아진다. 즉, 제1 가변 저항(VR1)과 제3 저항(R3)의 저항값이 같아진다.
제4 전압(V4)이 상한(UL)에 대응할 때, 코드(CODE)의 값이 하한(CL)이 되어야 제4 전압(V4)과 제3 전압(V3)이 같아진다. 즉, 제1 가변 저항(VR1)과 제3 저항(R3)의 저항값이 같아진다. 제4 전압(V4)이 제3 전압(V3)과 같아지기 위해, 즉 제1 가변 저항(VR1)의 저항값이 제3 저항(R3)의 저항값과 같아지기 위해, 코드(CODE)(예를 들어, 교정 코드)는 하한(CL) 내지 상한(UL) 사이의 값을 가질 수 있다.
예시적으로, 제4 전압(V4)이 하한(LL) 및 상한(UL) 사이의 특정 값(CV)에 대응할 때, 코드(CODE)(예를 들어, 교정 코드)는 하한(CL) 및 상한(UL) 사이의 특정 값(DV)으로 생성될 수 있다.
도 5는 본 발명의 제2 실시 예에 따른 집적 회로(100b) 및 테스트 기판(20a)을 보여준다. 간결한 설명을 위하여, 도 1의 집적 회로(100a)와 달라지는 구성들은 도 5에서 굵은 선으로 표시된다. 도 5를 참조하면, 테스트 기판(20a)의 위에 집적 회로(100b) 및 제3 저항(R3)이 배치될 수 있다. 집적 회로(100b)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120b), 그리고 주변 블록(130)을 포함할 수 있다.
도 5의 제1 전류 생성부(12b)는 도 1의 제1 전류 생성부(12a)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12b)에 대한 중복되는 설명은 생략된다.
도 1의 제2 전류 생성부(13a)와 비교하면, 도 4의 집적 회로(100b) 및 제3 저항(R3)은 테스트 기판(20a)에 배치된다. 제2 다중화기(122_2)의 제2 노드(A)는 제3 다중화기(122_3) 및 제1 연결 패드(124)를 통해 제3 저항(R3)에 연결될 수 있다. 제3 저항(R3)은 제2 포트(16) 및 접지 노드의 사이에 연결된다.
제3 다중화기(122_3)는 제1 연결 패드(124)를 제2 다중화기(122_2) 및 주변 블록(135) 중 하나와 전기적으로 연결할 수 있다. 예를 들어, 테스트 동작 시에, 제1 가변 저항(VR1)의 저항값을 교정할 때, 제3 다중화기(122_3)는 제2 다중화기(122_2)의 제2 노드(A)를 제1 연결 패드(124)를 통해 제3 저항(R3)과 연결할 수 있다.
테스트 동작 시에 코드(CODE)를 통신할 때 또는 테스트 동작이 완료된 후에, 제3 다중화기(122_3)는 제1 연결 패드(124)를 주변 블록(130)과 전기적으로 연결할 수 있다. 연결 패드(124) 및 제3 다중화기(122_3)는 제2 전류 생성부(13a)에 위치하는 것으로 도시되지만, 제1 연결 패드(124) 및 제3 다중화기(122_3)는 주변 블록(130)에 배치될 수도 있다.
도 1의 교정부(14a)와 비교하면, 도 4의 교정부(14b)는 레지스터(125)(REG) 및 제4 다중화기(122_4)를 더 포함한다. 교정 논리(123)에서 생성되는 코드(CODE)(예를 들어, 교정 코드)는 레지스터(125) 및 제4 다중화기(122_4)로 전달될 수 있다. 레지스터(125)는 교정 논리(123)로부터 전달되는 코드(CODE)(예를 들어, 교정 코드)를 저장할 수 있다.
제4 다중화기(122_4)의 제1 노드(S)는 코드(CODE)를 제1 가변 저항(VR1)에 출력할 수 있다. 제4 다중화기(122_4)의 제2 노드(A)는 교정 논리(123)의 출력을 수신할 수 있다. 제4 다중화기(122_4)의 제3 노드(B)는 레지스터(125)의 출력을 수신할 수 있다.
제4 다중화기(122_4)는 교정 논리(123)의 제어에 따라 제1 동작 모드(즉, 교정 모드) 및 제2 동작 모드(즉, 정상 동작 모드) 중 하나로 동작할 수 있다. 제1 동작 모드에서, 제4 다중화기(122_4)는 제1 노드(S)를 제2 노드(A)와 연결할 수 있다. 즉, 제4 다중화기(122_4)는 교정 논리(123)로부터 전달되는 코드(CODE)를 제1 가변 저항(VR1)에 전달할 수 있다. 제1 동작 모드에서, 레지스터(125)는 교정 논리(123)로부터 출력되는 코드(CODE)를 저장할 수 있다.
제2 동작 모드에서, 제4 다중화기(122_4)는 제1 노드(S)를 제3 노드(B)와 연결할 수 있다. 제2 동작 모드에서, 레지스터(125)는 저장된 코드(CODE)를 제4 다중화기(122_4)로 출력할 수 있다. 즉, 제2 동작 모드에서, 레지스터(125)에 저장된 코드(CODE)가 제1 가변 저항(VR1)에 전달될 수 있다.
주변 블록(130)은 제2 연결 패드(135)를 통해 제1 테스트 포트(21)에 연결될 수 있다. 테스트 기판(20a)의 제1 테스트 포트(21)는 외부의 테스트 장치와 연결될 수 있다. 집적 회로(100b)는 테스트 기판(20a)의 제1 테스트 포트(21)를 통해 테스트될 수 있다.
예시적으로, 집적 회로(100b)가 제조된 후에, 테스트 기판(20a)을 통해 집적 회로(100b)가 테스트될 수 있다. 예를 들어, 집적 회로(100b)는 반도체 다이(die) 또는 반도체 패키지로 제조되고 테스트될 수 있다. 도 1을 참조하여 설명된 바와 같이, 반도체 패키지로 제조될 때 집적 회로(100b)는 장치 기판과 결합되어 테스트될 수 있다.
테스트 시에 집적 회로(100b)는 제1 동작 모드로 진입할 수 있다. 교정 논리(123)는 코드(CODE)(예를 들어, 교정 코드)를 생성할 수 있다. 제1 가변 저항(VR1)은 코드(CODE)(예를 들어, 교정 코드)에 따라 조절될 수 있다. 레지스터(125)는 코드(CODE)(예를 들어, 교정 코드)를 저장할 수 있다.
주변 블록(130)은 코드(CODE)(예를 들어, 교정 코드)를 저장하기 위한 전기 퓨즈(136)를 더 포함할 수 있다. 주변 블록(130)은 제3 다중화기(122_3) 및 제1 연결 패드(124)를 통해 또는 제2 연결 패드(135)를 통해 코드(CODE)(예를 들어, 교정 코드)를 출력할 수 있다.
코드(CODE)(예를 들어, 교정 코드)는 제1 연결 패드(124) 또는 제2 연결 패드(135)를 통해 또는 전기 퓨즈(136)를 위해 구비된 별도의 수단을 통해 전기 퓨즈(136)에 기입될 수 있다.
테스트가 완료되면, 집적 회로(100b)와 테스트 기판(20a)은 분리될 수 있다. 즉, 집적 회로(100b)는 제3 저항(R3)과 분리될 수 있다. 테스트가 완료된 후에, 집적 회로(100b)에 전원이 공급될 수 있다. 제3 저항(R3)이 존재하지 않아도, 주변 블록(130)은 전기 퓨즈(136)에 저장된 코드(CODE)(예를 들어, 교정 코드)를 읽고, 코드(CODE)(예를 들어, 교정 코드)를 레지스터(125)에 제공할 수 있다. 제1 가변 저항(VR1)의 저항값은 레지스터(125)에 저장된 코드(CODE)(예를 들어, 교정 코드)에 의해 제어될 수 있다.
본 발명의 실시 예에 따른 집적 회로(100b)는 전기 퓨즈(136)를 포함한다. 전기 퓨즈(125)는 집적 회로(100b)의 전원이 제거되어도 저장된 코드(CODE)(예를 들어, 교정 코드)를 유지할 수 있다. 집적 회로(100b)에 전원이 공급되면, 집적 회로(100b)는 제3 저항(R3)을 통해 코드(CODE)를 교정하는 대신, 전기 퓨즈(136)로부터 코드(CODE)(예를 들어, 교정 코드)를 획득할 수 있다.
제1 동작 모드(예를 들어, 교정 모드)는 테스트 동작 시에만, 예를 들어 한 번만 수행될 수 있다. 제1 동작 모드가 완료된 후에 제3 저항(R3)이 제거된다. 제3 저항(R3)이 제거된 후에, 즉 테스트 동작이 완료된 후에, 제1 동작 모드는 금지될 수 있다.
예시적으로, 테스트 기판(20a)이 제거된 후에, 제1 연결 패드(124)는 다른 용도로 사용될 수 있다. 테스트 기판(20a)이 제거된 후에, 제1 연결 패드(124)는 외부 장치로부터 집적 회로(100b)로 공급되는 기준 클럭 신호(REFCLK)를 수신하는 데에 사용될 수 있다. 예를 들어, 주변 블록(130)은 제1 연결 패드(124) 및 제3 다중화기(122_3)를 통해 기준 클럭 신호를 수신할 수 있다.
테스트 동작이 완료된 후에 제1 연결 패드(124)의 용도는 기준 클럭 신호(REFCLK)를 수신하는 데에 한정되지 않는다. 테스트 동작이 완료된 후에, 제1 연결 패드(124)는 주변 블록(130)과 교환되는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 6은 집적 회로들(100b)이 테스트 기판(20b)에 부착되어 테스트되는 예를 보여준다. 도 6을 참조하면, 테스트 기판(20b)에 둘 이상의 집적 회로들(100b)이 결합될 수 있다. 집적 회로들(100b)은 제1 연결 패드들(124)을 통해 테스트 기판(20b)에 배치된 제3 저항들(R3)과 각각 연결될 수 있다. 집적 회로들(100b)의 제2 연결 패드들(135)은 테스트 기판(20b)의 배선들을 통해 테스트 기판(20b)의 제1 테스트 포트들(21)에 연결될 수 있다.
테스트 기판(20b)의 제1 테스트 포트들(21)에 테스트 장치(30a)가 결합될 수 있다. 테스트 장치(30a)는 제1 테스트 포트들(21)을 통해 집적 회로들(100b)을 동시에 테스트할 수 있다. 예를 들어, 테스트 장치(30a)는 집적 회로들(100b)로부터 코드들(예를 들어 교정 코드들)을 수신하고, 코드들(예를 들어, 교정 코드들)을 집적 회로들(100b)의 전기 퓨즈들(136)에 각각 기입할 수 있다. 테스트가 완료되면, 집적 회로들(100b)은 테스트 기판(20b)으로부터 분리될 수 있다.
도 7은 본 발명의 제3 실시 예에 따른 집적 회로(100c) 및 테스트 기판(20c)을 보여준다. 간결한 설명을 위하여, 도 5의 집적 회로(100b)와 달라지는 구성들은 도 7에서 굵은 선으로 표시된다. 도 7을 참조하면, 테스트 기판(20c)에 집적 회로(100c) 및 제3 저항(R3)이 배치될 수 있다. 집적 회로(100c)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120c), 그리고 주변 블록(130)을 포함할 수 있다.
도 7의 제1 전류 생성부(12c)는 도 5의 제1 전류 생성부(12b)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12c)에 대한 중복되는 설명은 생략된다. 도 7의 제2 전류 생성부(13c)는 도 5의 제2 전류 생성부(13b)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제2 전류 생성부(13c)에 대한 중복되는 설명은 생략된다.
도 5의 교정부(14b)와 비교하면, 도 7의 교정부(14c)는 제5 다중화기(122_5) 및 제3 연결 패드(127)를 더 포함한다. 제3 연결 패드(127)는 제5 다중화기(122_5)의 제3 노드(E)를 제3 연결 패드(127)와 연결할 수 있다. 제5 다중화기(122_5)의 제3 노드(E)는 제3 연결 패드(127)를 통해 테스트 기판(20c)의 제2 테스트 포트(23)와 연결된다.
예시적으로, 외부의 테스트 장치의 제어에 따라, 바이어스 전류 생성 블록(120c)의 제1 동작 모드(즉, 교정 모드)는 제1 서브 동작 모드(예를 들어, 내부 교정 모드) 및 제2 서브 동작 모드(예를 들어, 외부 교정 모드)를 포함할 수 있다. 제1 서브 동작 모드(즉, 내부 교정 모드)에서, 제5 다중화기(122_5)는 제1 노드(S)를 제2 노드(I)와 연결할 수 있다.
제1 서브 동작 모드(즉, 내부 교정 모드)에서, 교정 논리(123)는 코드(CODE)를 출력할 수 있다. 코드(CODE)는 제5 다중화기(122_5)를 통해 레지스터(125) 및 제4 다중화기(122_4)로 전달될 수 있다. 제1 서브 동작 모드(즉, 내부 교정 모드)에서, 제4 다중화기(122_4)는 교정 논리(123)로부터 제5 다중화기(122_5)를 통해 전달되는 코드(CODE)를 제1 가변 저항(VR1)에 출력할 수 있다.
제1 서브 동작 모드(즉, 내부 교정 모드)가 완료되면, 코드(CODE)(예를 들어, 교정 코드)는 전기 퓨즈(136)에 기입될 수 있다. 제2 동작 모드(즉, 정상 동작 모드)에서, 주변 블록(130)은 전기 퓨즈(136)에 기입된 코드(CODE)(예를 들어, 교정 코드)를 레지스터(125)에 제공할 수 있다. 제2 동작 모드에서, 제4 다중화기(122_4)는 레지스터(125)에 저장된 코드(CODE)를 제1 가변 저항(VR1)에 전달할 수 있다.
제2 서브 동작 모드(즉, 외부 교정 모드)에서, 외부의 테스트 장치는 코드(CODE)를 생성하여 제3 연결 패드(127)를 통해 레지스터(125)에 제공할 수 있다. 예를 들어, 외부의 테스트 장치는 제1 가변 저항(VR1)의 공정 변인을 파악하기 위한 테스트용 코드(CODE)를 레지스터(125)에 제공할 수 있다. 코드(CODE)는 제5 다중화기(122_5) 및 제4 다중화기(122_4)를 통해 제1 가변 저항(VR1)에 전달될 수 있다.
외부의 테스트 장치는 코드(CODE)에 따라 조절된 테스트 기판(20c)의 제3 저항(R3)의 제7 전압(V7)을 측정할 수 있다. 제7 전압(V7)은 제1 서브 동작 모드(즉, 내부 교정 모드)의 제4 전압(V4)과 동일한 위치의 전압일 수 있다. 제7 전압(V7)은 수학식 2에 따라 결정된다. 제7 전압(V7)이 기준 전압(VBGR)과 동일할 때, 제1 가변 저항(VR1)의 저항값은 제3 저항(R3)의 저항값과 같아진다
외부의 테스트 장치는 외부의 테스트 장치의 코드(CODE)에 따라 생성된 제7 전압(V7)으로부터, 제7 전압(V7)을 기준 전압(VBGR)과 같아지도록 조절하는 코드(CODE)(예를 들어, 교정 코드)를 생성할 수 있다. 도 4를 참조하여 설명된 바와 같이, 제7 전압(V7)은 코드(CODE)의 값에 정비례할 수 있다.
테스트 장치는 코드(CODE)의 값을 임의의 두 값들로 조절하고, 임의의 두 값들에 따른 제7 전압(V7)의 레벨들을 측정할 수 있다. 테스트 장치는 코드(CODE)의 임의의 두 값들 및 측정된 제7 전압(V7)의 레벨들을 선형 근사하여, 코드(CODE)에 따른 제7 전압(V7)의 기울기를 계산할 수 있다. 외부의 테스트 장치는 계산된 기울기에 따라, 제7 전압(V7)이 기준 전압(VBGR)(또는 제3 전압(V3))과 같아지는 코드(CODE)(예를 들어, 교정 코드)를 계산할 수 있다.
테스트 장치는 코드(CODE)(예를 들어, 교정 코드)를 제3 연결 패드(127) 및 제5 다중화기(122_5)를 통해 레지스터(125) 및 제4 다중화기(122_4)에 제공할 수 있다. 테스트 장치는 코드(CODE)(예를 들어, 교정 코드)를 전기 퓨즈(136)에 기입할 수 있다.
제2 동작 모드(즉, 정상 동작 모드)에서, 주변 블록(130)은 전기 퓨즈(136)에 기입된 코드(CODE)(예를 들어, 교정 코드)를 레지스터(125)에 제공할 수 있다. 제2 동작 모드에서, 제4 다중화기(122_4)는 레지스터(125)에 저장된 코드(CODE)를 제1 가변 저항(VR1)에 전달할 수 있다.
외부의 테스트 장치는 제1 전류 생성부(12c) 및 교정부(14c)와 유사한 기능을 수행할 수 있다. 제2 서브 동작 모드(즉, 외부 교정 모드)는 제1 서브 동작 모드(즉, 내부 교정 모드)에서 발생하는 제3 증폭기(121_3)의 미스매치 또는 오프셋 영향을 배재할 수 있다.
또한, 제2 서브 동작 모드(즉, 외부 교정 모드)는 제1 서브 동작 모드(즉, 내부 교정 모드)에서 발생하는 제1 연결 패드(124)의 접촉 저항(ohmic contact)의 영향을 배재할 수 있다. 따라서, 제2 서브 동작 모드에서 더 정밀하게 코드(CODE)가 계산될 수 있다.
예시적으로, 코드(CODE)가 전달되는 제3 연결 패드(127)는 범용 입출력(GPIO, General Purpose Input and Output) 노드 및 범용 입출력 포트일 수 있다. 다른 예로서, 코드(CODE)가 전달되는 제3 연결 패드(127)는 I2C(Inter Integrated Circuit) 또는 APB(Advanced Peripheral Bus) 등과 같은 표준에 따른 채널의 일부일 수 있다.
예시적으로, 코드(CODE)가 전달되는 제3 연결 노드(127)는 주변 블록(130)의 제1 내지 제4 서브 블록들(131~134) 또는 그 외의 다른 구성 요소들과 공유될 수 있다. 예를 들어, 제3 연결 노드(127)는 제2 연결 패드(135)와 통합될 수 있다. 외부의 테스트 장치로부터의 코드(CODE)는 제2 연결 패드(135)를 통해 주변 블록(130)으로 전달되고, 주변 블록(130)으로부터 제5 다중화기(122_5)로 전달될 수 있다.
도 5를 참조하여 설명된 바와 같이, 테스트 동작이 완료된 후에, 제1 연결 패드(124) 또는 제3 연결 패드(127)는 클럭 신호를 포함하는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 8은 집적 회로들(100c)이 테스트 기판(20d)에 부착되어 테스트되는 다른 예를 보여준다. 도 8에서, 도면이 불필요하게 복잡해지는 것을 방지하기 위하여, 제2 연결 패드(135) 및 제3 연결 패드(127)는 통합된 연결 패드(127/135)로 도시되고, 이에 따라 제1 테스트 포트(21) 및 제2 테스트 포트(23)는 통합된 테스트 포트(21/23)로 도시된다.
도 6과 비교하면, 테스트 장치(30b)는 전극들(31)을 이용하여 테스트 기판(20d)의 제3 저항들(R3)의 제7 전압들(V7)을 각각 조사(probing)할 수 있다. 테스트 장치(30b)는 제3 저항들(R3)의 제7 전압들(V7) 로부터 교정 코드들을 계산하는 교정 블록(32)을 포함할 수 있다.
교정 블록(32)은 도 1, 도 5 또는 도 7을 참조하여 설명된 제1 전류 생성부(12a, 12b 또는 12c) 및 교정부(14a, 14b 또는 14c)와 유사하고 더 정밀한 구성 요소들 또는 그러한 기능들을 수행하는 명령들을 실행하는 프로세서를 포함할 수 있다. 테스트 장치(30b)는 교정 블록(32)에 의해 계산된 교정 코드들을 통합된 테스트 포트들(21/23) 및 통합된 연결 패드들(127/135)을 통해 집적 회로들(100c)에 각각 전달할 수 있다.
도 9는 본 발명의 실시 예에 따른 집적 회로(100c), 테스트 기판(20d), 그리고 테스트 장치(30b)가 코드(CODE)를 계산하는 예를 보여주는 순서도이다. 예시적으로, 제1 동작 모드(즉, 교정 모드)의 제2 서브 동작 모드에서 코드(CODE)(예를 들어, 교정 코드)를 계산하는 방법이 도 8에 도시된다.
도 7, 도 8 및 도 9를 참조하면, S110 단계에서, 테스트 장치(30b)는 집적 회로(100c)에 제2 서브 동작 모드, 즉 외부 교정 모드를 알릴 수 있다. 예를 들어, 테스트 장치(30b)는 제1 테스트 포트(21) 또는 제2 테스트 포트(23)를 통해 외부 교정 모드를 집적 회로(100c)의 바이어스 전류 생성 블록(120c)에 알릴 수 있다.
S115 단계에서, 집적 회로(100c)의 바이어스 전류 생성 블록(120c)은 제2 서브 동작 모드, 즉 외부 교정 모드에 진입할 수 있다. 외부 교정 모드에서, 교정 논리(123)는 코드(CODE)를 생성하지 않을 수 있다. S120 단계에서, 테스트 장치(30b)는 집적 회로(100c)에 코드(CODE)를 전송할 수 있다.
S125 단계에서, 집적 회로(100c)의 바이어스 전류 생성 블록(120c)은 제2 전류 생성부(13c)를 이용하여 테스트 기판(20d)의 제3 저항(R3)에 제4 전류(I4)를 흘리고, 제7 전압(V7)을 생성할 수 있다. S130 단계에서, 테스트 장치(30b)는 테스트 기판(20d)의 제3 저항(R3)에 생성된 제7 전압(V7)을 검출할 수 있다. 예시적으로, S120 단계 내지 S130 단계는 동시에 수행될 수 있다. 테스트 장치(30b)는 코드(CODE)의 값을 변경하며, S120 단계 내지 S130 단계를 두 번 이상 수행할 수 있다.
S135 단계에서, 테스트 장치(30b)는 제7 전압(V7)으로부터 코드(CODE)를 계산할 수 있다. 예를 들어, 테스트 장치(30b)는 제7 전압(V7)의 레벨들을 선형 근사하고, 제7 전압(V7)의 목표 레벨에 해당하는 교정 코드를 계산할 수 있다.
S140 단계에서, 테스트 장치(30b)는 계산된 교정 코드를 집적 회로(100c)의 바이어스 전류 생성 블록(120c)으로 전송할 수 있다. 예를 들어, 코드(CODE)는 제1 테스트 포트(21) 또는 제2 테스트 포트(23)를 통해 집적 회로(100c)의 바이어스 전류 생성 블록(120c)으로 전달될 수 있다.
S145 단계에서, 집적 회로(100c)의 바이어스 전류 생성 블록(120c)은 전달된 교정 코드를 전기 퓨즈(125)에 저장할 수 있다. S150 단계에서, 테스트 장치(30b)는 외부 교정 모드의 종료를 집적 회로(100c)의 바이어스 전류 생성 블록(120c)에 알릴 수 있다.
이후에, 전원 오프 또는 리셋 등에 의해 코드(CODE) 및 제1 가변 저항(VR1)의 저항값이 초기화되면, 집적 회로(100c)의 바이어스 전류 생성 블록(120c)은 전기 퓨즈(125)에 저장된 교정 코드에 따라 제1 가변 저항(VR1)의 저항값을 교정할 수 있다.
도 10은 본 발명의 제4 실시 예에 따른 집적 회로(100d) 및 테스트 기판(20c)을 보여준다. 간결한 설명을 위하여, 도 7의 집적 회로(100c)와 달라지는 구성들은 도 10에서 굵은 선으로 표시된다. 도 10을 참조하면, 테스트 기판(20c)의 위에 집적 회로(100d)가 배치될 수 있다. 집적 회로(100d)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120d), 그리고 주변 블록(130)을 포함할 수 있다.
도 10의 제1 전류 생성부(12d)는 도 7의 제1 전류 생성부(12c)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12d)에 대한 중복되는 설명은 생략된다. 도 10의 제2 전류 생성부(13d)는 도 7의 제2 전류 생성부(13c)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제2 전류 생성부(13d)에 대한 중복되는 설명은 생략된다.
도 7의 교정부(14c)와 비교하면, 도 10의 교정부(14d)에서 제2 저항(R2)은 제2 가변 저항(VR2)으로 대체된다. 제2 가변 저항(VR2)의 저항값은 교정 논리(123)에 의해 또는 외부의 테스트 장치에 의해 조절될 수 있다. 수학식 1에서, 제2 저항(R2)은 제2 가변 저항(VR2)으로 대체될 수 있다. 따라서, 제3 전압(V3)의 레벨은 제2 가변 저항(VR2)의 저항값에 따라 달라질 수 있다.
수학식 1 및 2에 따르면, 교정부(14d)는 제1 저항(R1)에 대한 제2 가변 저항(VR2)의 비율(VR2/R1)이 제1 가변 저항(VR1)에 대한 제3 저항(R3)의 비율(R3/VR1)과 같아지는 코드(CODE)를 생성한다. 따라서, 제2 가변 저항(VR2)의 저항값을 조절함으로써, 제1 가변 저항(VR1)의 제3 저항(R3)에 대한 비율이 조절될 수 있다. 예를 들어, 공정 변인들을 고려하여 또는 설계 목표에 따라 제2 가변 저항(VR2)의 저항값이 달라질 수 있다.
예시적으로, 도 1 또는 도 5를 참조하여 설명된 집적 회로(100a 또는 100b)의 제2 저항(R2) 또한 제2 가변 저항(VR2)으로 대체될 수 있다. 도 5를 참조하여 설명된 바와 같이, 테스트 동작이 완료된 후에, 제1 연결 패드(124) 또는 제3 연결 패드(127)는 클럭 신호를 포함하는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 11은 본 발명의 제5 실시 예에 따른 집적 회로(100e) 및 테스트 기판(20c)을 보여준다. 간결한 설명을 위하여, 도 11을 참조하면, 테스트 기판(20c)의 위에 집적 회로(100e)가 배치될 수 있다. 집적 회로(100e)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120d), 그리고 주변 블록(130)을 포함할 수 있다.
도 11의 제1 전류 생성부(12e)는 도 10의 제1 전류 생성부(12d)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12e)에 대한 중복되는 설명은 생략된다. 도 11의 제2 전류 생성부(13e)는 도 10의 제2 전류 생성부(13d)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제2 전류 생성부(13e)에 대한 중복되는 설명은 생략된다.
도 10의 교정부(14d)와 비교하면, 도 11의 교정부(14e)는 레지스터(125), 제4 다중화기(122_4), 그리고 제3 연결 패드(127)를 포함한다. 레지스터(125)는 외부의 테스트 장치로부터 제2 테스트 포트(23) 및 제3 연결 패드(127)를 통해 전달되는 코드(CODE)를 저장할 수 있다.
제4 다중화기(122_4)는 레지스터(125)에 저장된 코드(CODE) 또는 제3 연결 패드(127)로부터 전달되는 코드(CODE) 중 하나를 출력할 수 있다. 제4 다중화기(122_4)로부터 출력되는 코드(CODE)는 제1 가변 저항(VR1)으로 전달되고, 그리고 주변 블록(130)으로 전달될 수 있다.
코드(CODE)(예를 들어, 교정 코드)는 전기 퓨즈(136)에 기입될 수 있다. 제2 동작 모드(예를 들어, 정상 동작 모드)에서, 주변 블록(130)은 전기 퓨즈(136)에 기입된 코드(CODE)(예를 들어, 교정 코드)를 레지스터(125)에 제공할 수 있다.
도 5를 참조하여 설명된 바와 같이, 테스트 동작이 완료된 후에, 제1 연결 패드(124) 또는 제3 연결 패드(127)는 클럭 신호를 포함하는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 12는 본 발명의 제6 실시 예에 따른 집적 회로(100f)를 포함하는 반도체 장치(10b)를 보여준다. 도 12를 참조하면, 반도체 장치(10f)의 장치 기판(11f)의 위에 집적 회로(100f) 및 제3 저항(R3)이 배치될 수 있다. 집적 회로(100f)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120f), 그리고 주변 블록(130)을 포함할 수 있다.
도 12의 제1 전류 생성부(12f)는 도 1의 제1 전류 생성부(12a)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12f)에 대한 중복되는 설명은 생략된다. 도 12의 교정부(14f)는 도 1의 교정부(14a)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 교정부(14f)에 대한 중복되는 설명은 생략된다.
제2 전류 생성부(13f)는 가변 트랜지스터(VTR), 제2 다중화기(122_2), 제1 연결 패드(124), 그리고 제3 저항(R3)을 포함한다. 도 1의 제2 전류 생성부(13a)와 비교하면, 도 12의 제2 증폭기(121_2), 제1 가변 저항(VR1), 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4) 대신에 가변 트랜지스터(VTR)가 제공될 수 있다.
가변 트랜지스터(VTR)는 전원 노드와 제2 다중화기(122_2)의 사이에 연결된다. 가변 트랜지스터(VTR)의 게이트에 제2 전압(V2)이 공급될 수 있다. 즉, 가변 트랜지스터(VTR)는 제1 전류(I1)를 미러링하여 출력할 수 있다.
가변 트랜지스터(VTR)의 채널의 사이즈(예를 들어, 게이트의 폭)는 코드(CODE)에 의해 조절될 수 있다. 즉, 제2 전압(V2)이 일정할 때에 가변 트랜지스터(VTR)를 통해 흐르는 전류량은 코드(CODE)에 의해 제어될 수 있다. 가변 트랜지스터(VTR)는 제1 전류(I1)를 미러링하되, 제1 전류(I1)의 전류량과 미러링된 전류의 전류량의 비율(즉, 미러링 비율)을 코드(CODE)에 따라 조절할 수 있다.
제1 동작 모드(즉, 교정 모드)에서, 제2 다중화기(122_2)는 제1 노드(S)를 제2 노드(A)와 연결할 수 있다. 가변 트랜지스터(VTR)는 제1 전류(I1)를 미러링하여 제4 전류(I4)로 출력할 수 있다. 제4 전류(I4) 및 제3 저항(R3)에 의해 생성되는 제4 전압(V4)은 교정부(14f)로 전달될 수 있다.
교정부(14f)의 제3 증폭기(121_3)는 제3 전압(V3)과 제4 전압(V4)을 비교할 수 있다. 도 3을 참조하여 설명된 바와 같이, 교정부(14f)의 교정 논리(123)는 제4 전압(V4)이 제3 전압(V3)과 같아지는 코드(CODE)(예를 들어, 교정 코드)를 생성할 수 있다. 즉, 교정부(14f)는 공정 변인들이 제거된 제3 전압(V3)과 공정 변인들이 적용된 제4 전압(V4)이 같아지는 제4 전류(I4)의 전류량을 계산할 수 있다.
코드(CODE)에 따라 가변 트랜지스터(VTR)의 전류량이 조절되면, 제1 저항(R1)에 적용된 공정 변인들이 가변 트랜지스터(VTR)에서 교정된다. 따라서, 가변 트랜지스터(VTR)는 공정 변인들이 적용되지 않은(또는 교정된) 절대적 전류를 제2 바이어스 전류(IEXT)로 출력할 수 있다.
예시적으로, 둘 이상의 제2 바이어스 전류(IEXT)가 필요할 때, 둘 이상의 가변 트랜지스터들(VTR)이 제공될 수 있다. 둘 이상의 가변 트랜지스터들(VTR)의 게이트들에 제2 전압(V2)이 공통으로 공급될 수 있다. 둘 이상의 가변 트랜지스터들(VTR)의 전류량들은 코드(CODE)에 의해 공통으로 조절될 수 있다. 둘 이상의 가변 트랜지스터들(VTR)은 둘 이상의 제2 바이어스 전류들(IEXT)을 각각 공급할 수 있다.
도 13은 도 12의 제2 전류 생성부(13f)의 가변 트랜지스터(VTR)의 예를 보여준다. 도 12 및 도 13을 참조하면, 가변 트랜지스터(VTR)는 제1 내지 제5 교정 트랜지스터들(CTR1~CTR5), 그리고 스위치부(SWB)를 포함할 수 있다. 제1 교정 트랜지스터(CTR1)는 제1 노드(N1)와 제2 노드(N2)의 사이에 연결된다. 제1 노드(N1)는 전원 노드와 연결될 수 있다. 제2 노드(N2)는 제2 다중화기(122_2)의 제1 노드(S)와 연결될 수 있다.
제1 교정 트랜지스터(CTR1)는 코드(CODE)의 값에 관계없이 제1 노드(N1)와 제2 노드(N2)의 사이에 연결되어 항상 적용된다. 제1 교정 트랜지스터(CTR1)의 채널 폭(예를 들어, 게이트의 폭)(또는 전류량)은 도 3의 제4 전압(V4)의 그래프에서 세로축의 절편 값을 결정할 수 있다.
제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)은 코드(CODE)의 값에 따라 제1 노드(N1) 및 제2 노드(N2)의 사이에 선택적으로 연결되어 적용된다. 제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 전류량들은 도 3의 제4 전압(V4)의 그래프에서 기울기를 결정할 수 있다.
제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 사이즈들(예를 들어, 게이트의 폭들)은 이진 가중치들에 따라 8:4:2:1의 비율로 정해질 수 있다. 이진 가중치들에 따라 제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 사이즈들이 결정되면, 가변 트랜지스터(VTR)의 사이즈, 즉 전류량이 이진 방식으로 조절될 수 있다.
그러나 제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 사이즈들은 이진 가중치들에 따라 정해지는 것으로 한정되지 않는다. 제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 사이즈들은 가변 트랜지스터(VTR)의 전류량을 조절하는 방식에 따라 다양하게 정해질 수 있다.
제2 교정 트랜지스터(CTR2)는 스위치부(SWB)의 스위치들 중 대응하는 제1 스위치(SW1)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제1 스위치(SW1)는 코드(CODE)의 최상위 비트인 제3 비트(예를 들어, CODE[3])에 의해 제어될 수 있다.
제3 교정 트랜지스터(CTR3)는 스위치부(SWB)의 스위치들 중 대응하는 제2 스위치(SW2)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제2 스위치(SW2)는 코드(CODE)의 제2 비트(예를 들어, CODE[2])에 의해 제어될 수 있다.
제4 교정 트랜지스터(CTR4)는 스위치부(SWB)의 스위치들 중 대응하는 제3 스위치(SW3)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제3 스위치(SW3)는 코드(CODE)의 제1 비트(예를 들어, CODE[1])에 의해 제어될 수 있다.
제5 교정 트랜지스터(CTR5)는 스위치부(SWB)의 스위치들 중 대응하는 제4 스위치(SW4)와 함께 제1 노드(N1) 및 제2 노드(N2)의 사이에 연결될 수 있다. 제4 스위치(SW4)는 코드(CODE)의 최하위 비트인 제0 비트(예를 들어, CODE[0])에 의해 제어될 수 있다.
스위치부(SWB)의 제1 내지 제4 스위치들(SW1~SW4)은 코드(CODE)의 비트들(CODE[3]~CODE[0])에 의해 각각 제어될 수 있다. 스위치부(SWB)의 제1 내지 제4 스위치들(SW1~SW4)은 코드(CODE)에 의해 개별적으로 턴-온 또는 턴-오프될 수 있다. 특정한 스위치가 턴-온 되면, 대응하는 교정 트랜지스터가 제1 노드(N1)와 제2 노드(N2)의 사이에 적용될 수 있다. 즉, 가변 트랜지스터(VTR)의 사이즈 또는 전류량이 증가할 수 있다.
특정한 스위치가 턴-오프 되면, 대응하는 교정 트랜지스터가 제1 노드(N1)와 제2 노드(N2)의 사이에 적용되지 않을 수 있다. 즉, 가변 트랜지스터(VTR)의 사이즈 또는 전류량이 감소할 수 있다. 예시적으로, 제1 내지 제4 스위치들(SW1~SW4)은 트랜지스터들로 구현될 수 있다.
도 14는 본 발명의 제7 실시 예에 따른 집적 회로(100g) 및 테스트 기판(20a)을 보여준다. 도 14를 참조하면, 테스트 기판(20a)의 위에 집적 회로(100g) 및 제3 저항(R3)이 배치될 수 있다. 집적 회로(100g)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120g), 그리고 주변 블록(130)을 포함할 수 있다.
도 14의 제1 전류 생성부(12g)는 도 5의 제1 전류 생성부(12b)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12g)에 대한 중복되는 설명은 생략된다. 도 14의 교정부(14g)는 도 5의 교정부(14b)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 교정부(14g)에 대한 중복되는 설명은 생략된다.
도 12를 참조하여 설명된 바와 같이, 제2 전류 생성부(13g)는 가변 트랜지스터(VTR), 제2 다중화기(122_2), 제1 연결 패드(124), 그리고 제3 저항(R3)을 포함한다. 도 12를 참조하여 설명된 바와 같이, 교정부(14g)는 제3 전압(V3)과 제4 전압이 같아지는 코드(CODE)(예를 들어, 교정 코드)를 생성할 수 있다. 교정부(14g)는 코드(CODE)에 따라 가변 트랜지스터(VTR)의 전류량을 조절함으로써, 공정 변인들을 교정할 수 있다.
도 5를 참조하여 설명된 바와 같이, 교정 코드는 레지스터(125)에 저장될 수 있다. 테스트가 완료된 후에, 교정 코드는 전기 퓨즈(136)에 기입될 수 있다. 제3 저항(R3)을 포함하는 테스트 기판(20a)은 집적 회로(100g)와 분리될 수 있다. 제2 동작 모드(예를 들어, 정상 동작 모드)에서 집적 회로(100g)에 전원이 공급되면, 주변 블록(130)은 전기 퓨즈(136)에 기입된 교정 코드를 레지스터(125)에 제공할 수 있다. 교정부(14g)는 레지스터(125)에 저장된 코드(CODE)를 가변 트랜지스터(VTR)에 제공할 수 있다.
예시적으로, 도 6을 참조하여 설명된 바와 같이, 둘 이상의 집적 회로들(100g)이 하나의 테스트 기판(20b)에 결합되어 테스트될 수 있다. 도 5를 참조하여 설명된 바와 같이, 테스트 동작이 완료된 후에, 제1 연결 패드(124)는 클럭 신호를 포함하는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 15는 본 발명의 제8 실시 예에 따른 집적 회로(100h) 및 테스트 기판(20c)을 보여준다. 도 15를 참조하면, 테스트 기판(20c)의 위에 집적 회로(100h) 및 제3 저항(R3)이 배치될 수 있다. 집적 회로(100h)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120h), 그리고 주변 블록(130)을 포함할 수 있다.
도 15의 제1 전류 생성부(12h)는 도 7의 제1 전류 생성부(12c)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12h)에 대한 중복되는 설명은 생략된다. 도 15의 교정부(14h)는 도 7의 교정부(14c)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 교정부(14h)에 대한 중복되는 설명은 생략된다.
도 12를 참조하여 설명된 바와 같이, 제2 전류 생성부(13h)는 가변 트랜지스터(VTR), 제2 다중화기(122_2), 제1 연결 패드(124), 그리고 제3 저항(R3)을 포함한다. 도 10을 참조하여 설명된 바와 같이, 제1 동작 모드(즉, 교정 모드)는 제1 서브 동작 모드(즉, 내부 교정 모드) 및 제2 서브 동작 모드(즉, 외부 교정 모드)를 포함할 수 있다.
제1 서브 동작 모드(즉, 내부 교정 모드)에서, 도 12를 참조하여 설명된 바와 같이, 교정부(14h)는 제3 전압(V3)과 제4 전압이 같아지는 코드(CODE)를 생성할 수 있다. 교정부(14h)는 코드(CODE)에 따라 가변 트랜지스터(VTR)의 전류량을 조절함으로써, 공정 변인들을 교정할 수 있다.
제2 서브 동작 모드(즉, 외부 교정 모드)에서, 도 7을 참조하여 설명된 바와 같이, 코드(CODE)는 외부의 테스트 장치로부터 테스트 기판(20c)을 통해 전달될 수 있다.
테스트가 완료된 후에, 코드(CODE)(예를 들어, 교정 코드)는 전기 퓨즈(136)에 기입될 수 있다. 제3 저항(R3)을 포함하는 테스트 기판(20c)은 집적 회로(100h)와 분리될 수 있다. 제2 동작 모드(예를 들어, 정상 동작 모드)에서, 주변 블록(130)은 전기 퓨즈(136)에 기입된 코드(CODE)(예를 들어, 교정 코드)를 레지스터(125)에 제공할 수 있다. 교정부(14h)는 레지스터(125)에 저장된 코드(CODE)를 가변 트랜지스터(VTR)에 제공할 수 있다.
예시적으로, 도 8을 참조하여 설명된 바와 같이, 둘 이상의 집적 회로들(100h)이 하나의 테스트 기판(20d)에 결합되어 테스트될 수 있다. 도 5를 참조하여 설명된 바와 같이, 테스트 동작이 완료된 후에, 제1 연결 패드(124) 또는 제3 연결 패드(127)는 클럭 신호를 포함하는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 16은 본 발명의 제9 실시 예에 따른 집적 회로(100i) 및 테스트 기판(20c)을 보여준다. 간결한 설명을 위하여, 도 15의 집적 회로(100h)와 달라지는 구성들은 도 16에서 굵은 선으로 표시된다. 도 16을 참조하면, 테스트 기판(20c)의 위에 집적 회로(100i) 및 제3 저항(R3)이 배치될 수 있다. 집적 회로(100i)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120i), 그리고 주변 블록(130)을 포함할 수 있다.
도 16의 제1 전류 생성부(12i)는 도 15의 제1 전류 생성부(12i)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12i)에 대한 중복되는 설명은 생략된다. 도 16의 제2 전류 생성부(13i)는 도 15의 제2 전류 생성부(13i)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제2 전류 생성부(13i)에 대한 중복되는 설명은 생략된다.
도 15의 교정부(14h)와 비교하면, 도 16의 교정부(14i)에서 제2 저항(R2)은 제2 가변 저항(VR2)으로 대체된다. 제2 가변 저항(VR2)의 저항값은 교정 논리(123)에 의해 또는 외부의 테스트 장치에 의해 조절될 수 있다. 도 10을 참조하여 설명된 바와 같이, 교정부(14i)는 공정 변인들을 반영하여 가변 트랜지스터(VTR)의 미러링 비율을 교정할 수 있다.
이에 더하여, 제2 가변 저항(VR2)의 저항값을 조절하여 제1 저항(R1)에 대한 제2 가변 저항(VR2)의 비율(VR2/R1)을 조절함으로써, 바이어스 전류 생성 블록(120i)은 가변 트랜지스터(VTR)의 미러링의 비율을 더 조절할 수 있다.
예시적으로, 도 12 또는 도 14를 참조하여 설명된 집적 회로(100f 또는 100g)의 제2 저항(R2) 또한 제2 가변 저항(VR2)으로 대체될 수 있다. 도 5를 참조하여 설명된 바와 같이, 테스트 동작이 완료된 후에, 제1 연결 패드(124) 또는 제3 연결 패드(127)는 클럭 신호를 포함하는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 17은 본 발명의 제10 실시 예에 따른 집적 회로(100j) 및 테스트 기판(20c)을 보여준다. 도 17을 참조하면, 테스트 기판(20cj)의 위에 집적 회로(100j) 및 제3 저항(R3)이 배치될 수 있다. 집적 회로(100j)는 전압 생성 블록(110), 바이어스 전류 생성 블록(120j), 그리고 주변 블록(130)을 포함할 수 있다.
도 17의 제1 전류 생성부(12j)는 도 16의 제1 전류 생성부(12i)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제1 전류 생성부(12j)에 대한 중복되는 설명은 생략된다. 도 17의 제2 전류 생성부(13j)는 도 16의 제2 전류 생성부(13i)와 동일한 구성을 갖고, 동일하게 동작한다. 따라서, 제2 전류 생성부(13j)에 대한 중복되는 설명은 생략된다.
도 16의 교정부(14i)와 비교하면, 도 17의 교정부(14j)는 레지스터(125), 제3 다중화기(122_3), 그리고 제3 연결 패드(127)를 포함한다. 레지스터(125)는 외부의 테스트 장치로부터 제2 테스트 포트(23) 및 제3 연결 패드(127)를 통해 전달되는 코드(CODE)(예를 들어, 교정 코드)를 저장할 수 있다.
제3 다중화기(122_3)는 레지스터(125)에 저장된 코드(CODE) 또는 제3 연결 패드(127)로부터 전달되는 코드(CODE) 중 하나를 출력할 수 있다. 제3 다중화기(122_3)로부터 출력되는 코드(CODE)는 가변 트랜지스터(VTR)로 전달되고, 그리고 주변 블록(130)으로 전달될 수 있다.
코드(CODE)(예를 들어, 교정 코드)는 전기 퓨즈(136)에 기입될 수 있다. 제2 동작 모드(예를 들어, 정상 동작 모드)에서, 주변 블록(130)은 전기 퓨즈(136)에 기입된 코드(CODE)(예를 들어, 교정 코드)를 레지스터(125)에 제공할 수 있다.
도 5를 참조하여 설명된 바와 같이, 테스트 동작이 완료된 후에, 제1 연결 패드(124) 또는 제3 연결 패드(127)는 클럭 신호를 포함하는 다양한 신호들 중 적어도 하나의 신호를 통신하는 데에 사용될 수 있다.
도 18은 도 1 내지 도 17에서 설명된 주변 블록(130)의 제1 서브 블록(131)의 예를 보여준다. 예시적으로, 제1 서브 블록(131)은 내부 저항을 포함하는 증폭기를 포함할 수 있다. 도 18을 참조하면, 제1 서브 블록(131)은 제1 내지 제6 증폭기 트랜지스터들(ATR1~ATR6), 그리고 제1 및 제2 증폭기 저항들(AR1, AR2)을 포함한다.
제1 증폭기 트랜지스터(ATR1)는 제1 바이어스 전류(IP)를 수신할 수 있다. 제1 증폭기 트랜지스터(ATR1)는 제1 바이어스 전류(IP)를 미러링하여 제2 증폭기 트랜지스터(ATR2)로 전달할 수 있다. 제2 증폭기 트랜지스터(ATR2)는 제1 증폭기 트랜지스터(ATR1)의 사이즈 및 제2 증폭기 트랜지스터(ATR2)의 사이즈의 비율에 따라 제1 바이어스 전류(IP)를 복제하여 제1 증폭기 전류(AI1)를 흘릴 수 있다. 제1 증폭기 전류(AI1)는 공정 변인의 영향을 받을 수 있다.
제3 증폭기 트랜지스터(ATR3)는 제1 증폭기 전류(AI1)를 미러링하여 제4 증폭기 트랜지스터(ATR4)에 전달할 수 있다. 제4 증폭기 트랜지스터(ATR4)는 제3 증폭기 트랜지스터(ATR3)의 사이즈 및 제4 증폭기 트랜지스터(ATR4)의 사이즈의 비율에 따라 제1 증폭기 전류(AI1)를 복제하여 제2 증폭기 전류(AI2)를 흘릴 수 있다. 제2 증폭기 전류(AI2)는 공정 변인의 영향을 받을 수 있다.
제5 증폭기 트랜지스터(ATR5) 및 제1 증폭기 저항(AR1)은 제4 증폭기 트랜지스터(ATR4)와 접지 노드의 사이에 직렬 연결될 수 있다. 제6 증폭기 트랜지스터(ATR6) 및 제2 증폭기 저항(AR2)은 제4 증폭기 트랜지스터(ATR4)와 접지 노드의 사이에 직렬 연결될 수 있다.
제4 증폭기 트랜지스터(ATR4)는 제5 및 제6 증폭기 트랜지스터들(ATR5, ATR6)에 제2 증폭기 전류(AI2)를 공급할 수 있다. 예시적으로, 제4 증폭기 트랜지스터(ATR4)가 공급하는 제2 증폭기 전류(AI2)는 공정 변인들이 적용된 제1 및 제2 증폭기 저항들(AR1, AR2)에 공급된다. 따라서, 수학식 1을 참조하여 설명된 바와 같이, 제1 서브 블록(131)에서 공정 변인들은 상쇄될 수 있다.
도 19는 도 1 내지 도 17에서 설명된 주변 블록(130)의 제2 서브 블록(132)의 예를 보여준다. 예시적으로, 제2 서브 블록(132)은 전하 펌프를 포함할 수 있다. 도 19를 참조하면, 제2 서브 블록(132)은 제1 내지 제5 펌프 트랜지스터들(PTR1~PTR5), 제5 및 제6 스위치들(SW5, SW6), 그리고 커패시터(C)를 포함한다
제1 펌프 트랜지스터(PTR1)는 제2 바이어스 전류(IEXT)를 수신할 수 있다. 제1 펌프 트랜지스터(PTR1)는 제2 바이어스 전류(IEXT)를 미러링하여 제2 및 제3 펌프 트랜지스터들(PTR2)에 전달할 수 있다.
제2 펌프 트랜지스터(PTR2)는 제1 펌프 트랜지스터(PTR1)의 사이즈 및 제2 펌프 트랜지스터(PTR2)의 사이즈의 비율에 따라 제2 바이어스 전류(IEXT)를 복제하여 제1 펌프 전류(PI1)를 흘릴 수 있다. 제1 펌프 전류(PI1)는 공정 변인의 영향을 받지 않을 수 있다.
제3 펌프 트랜지스터(PTR3)는 제1 펌프 트랜지스터(PTR1)의 사이즈 및 제3 펌프 트랜지스터(PTR3)의 사이즈의 비율에 따라 제2 바이어스 전류(IEXT)를 복제하여 제2 펌프 전류(PI2)를 흘릴 수 있다. 제2 펌프 전류(PI2)는 공정 변인의 영향을 받지 않을 수 있다.
제4 펌프 트랜지스터(PTR4)는 제1 펌프 전류(PI1)를 미러링하여 제5 펌프 트랜지스터(PTR5)에 전달할 수 있다. 제5 펌프 트랜지스터(PTR5)는 제4 펌프 트랜지스터(PTR4)의 사이즈 및 제5 펌프 트랜지스터(PTR5)의 사이즈의 비율에 따라 제1 펌프 전류(PI1)를 복제하여 제2 펌프 전류(PI2)를 흘릴 수 있다. 제2 펌프 전류(PI2)는 공정 변인의 영향을 받지 않을 수 있다.
제5 스위치(SW5)는 다운 신호(DN)에 응답하여 커패시터(C)에 제2 펌프 전류(PI2)를 공급하거나 공급하지 않을 수 있다. 제5 스위치(SW5)는 업 신호(UP)에 응답하여 커패시터(C)에 제3 펌프 전류(PI3)를 공급하거나 공급하지 않을 수 있다.
제2 펌프 전류(PI2) 및 제3 전류(PI3)는 공정 변인의 영향을 받는 저항을 통과하지 않는다. 따라서, 제2 서브 블록(132)의 구성 요소들에 공정 변인들은 적용되지 않는다.
도 20은 도 1 내지 도 17에서 설명된 주변 블록(130)의 제3 서브 블록(133)의 예를 보여준다. 예시적으로, 제3 서브 블록(133)은 송신기(TX) 및 수신기(RX)를 포함할 수 있다.
도 20을 참조하면, 송신기(TX)는 송신 데이터(DAT_T)를 제1 및 제2 송신 노드들(TXN1, TXN2)을 통해 전송할 수 있다. 제1 및 제2 송신 노드들(TXN1, TXN2)은 상보적인 신호들을 전송할 수 있다. 예를 들어, 제1 및 제2 송신 노드들(TXN1, TXN2)은 제2 연결 패드(135)에 포함될 수 있다.
수신기(RX)는 수신 데이터(DAT_R)를 제1 및 제2 수신 노드들(RXN1, RXN2)을 통해 수신할 수 있다. 제1 및 제2 수신 노드들(RXN1, RXN2)은 상보적인 신호들을 수신할 수 있다. 예를 들어, 제1 및 제2 수신 노드들(RXN1, RXN2)은 제2 연결 패드(135)에 포함될 수 있다.
제1 및 제2 송신 노드들(TXN1, TXN2)에 종단 저항들(termination resistances)로서 제3 및 제4 가변 저항들(VR3, VR4)이 각각 연결될 수 있다. 제3 및 제4 가변 저항들(VR3, VR4)은 전원 노드와 제1 및 제2 송신 노드들(TXN1, TXN2)의 사이에 각각 연결될 수 있다.
마찬가지로, 제1 및 제2 수신 노드들(RXN1, RXN2)에 종단 저항들(termination resistances)로서 제5 및 제6 가변 저항들(VR5, VR6)이 각각 연결될 수 있다. 제5 및 제6 가변 저항들(VR5, VR6)은 전원 노드와 제1 및 제2 수신 노드들(RXN1, RXN2)의 사이에 각각 연결될 수 있다. 제1 및 제2 수신 노드들(RXN1, RXN2)은 제2 연결 패드(135)에 포함될 수 있다.
종단 저항들로 사용되는 제3 내지 제6 가변 저항들(VR3~VR6)은 공정 변인들을 제거하도록 교정되어야 한다. 본 발명의 반도체 장치들(10a~10j)에서, 바이어스 전류 생성 블록(120a~120j)으로부터 출력되는 코드(CODE)(예를 들어, 교정 코드)가 제3 내지 제6 가변 저항들(VR3~VR6)을 교정하는 데에 그대로 사용될 수 있다.
예시적으로, 도 2를 참조하여 설명된 바와 같이, 제1 가변 저항(VR1)은 공정 변인들을 교정하도록 코드(CODE)에 의해 제어된다. 제3 내지 제6 가변 저항들(VR3~VR6)을 제1 가변 저항(VR1)과 동일한 비율(replica)로 구성하면, 제3 내지 제6 가변 저항들(VR3~VR6)에 적용된 공정 변인들이 코드(CODE)(예를 들어, 교정 코드)에 의해 제거될 수 있다.
예를 들어, 도 2를 참조하여 설명된 바와 같이, 제3 내지 제6 가변 저항들(VR3~VR6)의 제2 내지 제5 교정 저항들(CR1~CR5)의 저항값들은 두 배씩 증가하도록 설정될 수 있다. 제1 교정 저항(CR1)의 저항값은 제2 교정 저항(CR2)의 저항값과 동일하게 설정될 수 있다.
코드(CODE)의 값이 중간값일 때 제3 내지 제6 가변 저항들(VR3~VR6) 각각의 저항값이 중간값을 가질 수 있다. 제3 내지 제6 가변 저항들(VR3~VR6) 각각의 저항값이 중간값이 제3 내지 제6 가변 저항들(VR3~VR6) 각각의 목표 저항값들이 되도록, 제1 내지 제5 교정 저항들(CR1~CR5)의 저항값들이 설정될 수 있다.
제3 내지 제6 가변 저항들(VR3~VR6)이 제조된 후에, 제3 내지 제6 가변 저항들(VR3~VR6) 각각의 저항값이 공정 변인에 의해 변동될 수 있다. 코드(CODE)는 제3 내지 제6 가변 저항들(VR3~VR6) 각각으로부터 공정 변인을 제거하고, 제3 내지 제6 가변 저항들(VR3~VR6) 각각의 저항값을 목표 저항값으로 조절할 수 있다.
예시적으로, 도 13을 참조하여 설명된 바와 같이, 교정 트랜지스터들(CTR1~CTR5)의 사이즈들의 비율들은 도 2의 제1 내지 제5 교정 저항들(CR1~CR5)의 저항값들의 비율의 역으로 설정될 수 있다. 전류와 저항은 역의 관계이므로, 제3 내지 제6 가변 저항들(VR3~VR6)의 교정 저항들(CR1~CR5)의 저항값들의 비율이 가변 트랜지스터(VTR)의 교정 트랜지스터들(CTR1~CTR5)의 사이즈들의 비율의 역으로 구성되면, 제3 내지 제6 가변 저항들(VR3~VR6)에 적용된 공정 변인들이 교정 코드에 의해 제거될 수 있다.
가변 트랜지스터(VTR)의 사이즈(즉, 전류량)를 조절하는 코드(CODE)(예를 들어, 교정 코드)는 제3 내지 제6 가변 저항들(VR3~VR6)의 저항값들을 조절하는 데에 그대로 사용되어 공정 변인들을 제거할 수 있다.
도 21은 도 1 내지 도 17에서 설명된 주변 블록(130)의 제4 서브 블록(134)의 예를 보여준다. 예시적으로, 제4 서브 블록(134)은 송신기(TX) 및 수신기(RX)를 포함할 수 있다.
도 21을 참조하면, 송신기(TX)는 송신 데이터(DAT_T)를 제1 및 제2 송신 노드들(TXN1, TXN2)을 통해 전송할 수 있다. 제1 및 제2 송신 노드들(TXN1, TXN2)은 상보적인 신호들을 전송할 수 있다. 예를 들어, 제1 및 제2 송신 노드들(TXN1, TXN2)은 제2 연결 패드(135)에 포함될 수 있다.
제1 및 제2 송신 노드들(TXN1, TXN2)과 송신기(TX)의 사이에 종단 저항들(termination resistances)로서 제3 및 제4 가변 저항들(VR3, VR4)이 각각 연결될 수 있다. 제3 및 제4 가변 저항들(VR3, VR4)은 도 20을 참조하여 설명된 것과 동일하게 구성되고, 코드(CODE)에 의해 동일한 방식으로 제어될 수 있다.
제1 및 제2 수신 노드들(RXN1, RXN2)의 사이에 종단 저항들(termination resistances)로서 제5 및 제6 가변 저항들(VR5, VR6)이 연결될 수 있다. 제5 및 제6 가변 저항들(VR5, VR6)은 도 20을 참조하여 설명된 것과 동일하게 구성되고, 코드(CODE)에 의해 동일한 방식으로 제어될 수 있다. 제1 및 제2 수신 노드들(RXN1, RXN2)은 제2 연결 패드(135)에 포함될 수 있다.
도 22는 도 1 내지 도 11을 참조하여 설명된 제1 가변 저항(VR1)과 도 20 및 도 21을 참조하여 설명된 제3 내지 제6 가변 저항들(V3~V6)을 보여준다. 도 22를 참조하면, 동일한 코드(CODE)에 의해 제어되기 위해, 종단 저항으로 사용되는 제3 내지 제6 가변 저항들(V3~V6)은 제1 가변 저항(VR1)의 복제(replica)로 구성될 수 있다.
제1 가변 저항(VR1)의 제1 교정 저항(CR1)은 제1 저항값(RV1)을 가질 수 있다. 제1 저항값(RV1)은 코드(CODE)에 따른 제4 전압(V4)의 세로축의 절편을 결정한다. 제1 가변 저항(VR1)의 제1 저항값(RV1)은 제1 가변 저항(VR1)의 목표 저항값에 따라 결정될 수 있다.
제3 내지 제6 가변 저항들(VR3~VR6)의 제1 교정 저항(CR1)은 제3 저항값(RV3)을 가질 수 있다. 제3 내지 제6 가변 저항들(VR3~VR6)의 제3 저항값(RV3)은 제3 내지 제6 가변 저항들(VR3~VR6)의 목표 저항값들에 따라 결정될 수 있다. 제3 내지 제6 가변 저항들(VR3~VR6)의 제3 저항값(RV3)은 제1 가변 저항(VR1)의 제1 저항값(RV1)과 무관할 수 있다.
제1 가변 저항(VR1)의 제2 교정 저항(CR2)은 제2 저항값(RV2)을 가질 수 있다. 이진 제어를 위하여, 제2 내지 제5 교정 저항들(CR2~CR5)의 저항값들은 1:2:4:8의 비율로 결정될 수 있다. 제2 교정 저항(CR2)의 제2 저항값(RV2)은 제1 가변 저항(VR1)의 목표 저항값에 따라 결정될 수 있다.
동일한 코드(CODE)에 의해 제어되기 위해, 종단 저항으로 사용되는 제3 내지 제6 가변 저항들(V3~V6)의 제2 내지 제5 교정 저항들(CR2~CR5)은 제1 가변 저항(VR1)의 제2 내지 제5 교정 저항들(CR2~CR5)의 복제(replica)로 구성될 수 있다.
구체적으로, 제3 내지 제6 가변 저항들(V3~V6)의 제2 내지 제5 교정 저항들(CR2~CR5)의 저항값들은 제1 가변 저항(VR1)과 동일하게 1:2:4:8로 결정될 수 있다. 제3 내지 제6 가변 저항들(V3~V6)의 제2 교정 저항(CR2)의 제4 저항값(RV4)은 제3 내지 제6 가변 저항들(V3~V6)의 목표 저항값들에 따라 결정될 수 있다.
도 23은 도 12 내지 도 17을 참조하여 설명된 가변 트랜지스터(CTR)와 도 20 및 도 21을 참조하여 설명된 제3 내지 제6 가변 저항들(V3~V6)을 보여준다. 도 23을 참조하면, 동일한 코드(CODE)에 의해 제어되기 위해, 종단 저항으로 사용되는 제3 내지 제6 가변 저항들(V3~V6)은 가변 트랜지스터(CTR)의 복제(replica)로 구성될 수 있다.
가변 트랜지스터(CTR)의 제1 교정 트랜지스터(CTR1)는 제1 사이즈(SZ1)를 가질 수 있다. 예를 들어, 트랜지스터의 사이즈는 트랜지스터의 게이트의 폭을 가리킬 수 있다. 트랜지스터의 사이즈는 동일한 전압이 게이트에 인가될 때에 트랜지스터를 통해 흐르는 전류량을 결정할 수 있다.
가변 트랜지스터(CTR)의 제1 교정 트랜지스터(CTR1)의 제1 사이즈(SZ1)는 코드(CODE)에 따른 제4 전압(V4)의 세로축의 절편을 결정한다. 가변 트랜지스터(CTR)의 제1 교정 트랜지스터(CTR1)의 제1 사이즈(SZ1)는 가변 트랜지스터(CTR)의 목표 전류량에 따라 결정될 수 있다.
제3 내지 제6 가변 저항들(VR3~VR6)의 제1 교정 저항(CR1)은 제3 저항값(RV3)을 가질 수 있다. 제3 내지 제6 가변 저항들(VR3~VR6)의 제3 저항값(RV3)은 제3 내지 제6 가변 저항들(VR3~VR6)의 목표 저항값들에 따라 결정될 수 있다. 제3 내지 제6 가변 저항들(VR3~VR6)의 제3 저항값(RV3)은 가변 트랜지스터(CTR)의 제1 교정 트랜지스터(CTR1)의 제1 사이즈(SZ1)와 무관할 수 있다.
가변 트랜지스터(CTR)의 제5 교정 트랜지스터(CTR5)는 제2 사이즈(SZ2)를 가질 수 있다. 이진 제어를 위하여, 제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 사이즈들은 8:4:2:1의 비율로 결정될 수 있다.
동일한 코드(CODE)에 의해 제어되기 위해, 종단 저항으로 사용되는 제3 내지 제6 가변 저항들(V3~V6)의 제2 내지 제5 교정 저항들(CR2~CR5)은 가변 트랜지스터(CTR)의 제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 복제(replica)로 구성될 수 있다.
저항값과 전류량은 반비례 하므로, 제2 내지 제5 교정 저항들(CR2~CR5)은 가변 트랜지스터(CTR)의 제2 내지 제5 교정 트랜지스터들(CTR2~CTR5)의 역의 복제(replica)로 구성될 수 있다.
구체적으로, 제3 내지 제6 가변 저항들(V3~V6)의 제2 내지 제5 교정 저항들(CR2~CR5)의 저항값들은 가변 트랜지스터(CTR)와 반대로 1:2:4:8로 결정될 수 있다. 제3 내지 제6 가변 저항들(V3~V6)의 제2 교정 저항(CR2)의 제4 저항값(RV4)은 제3 내지 제6 가변 저항들(V3~V6)의 목표 저항값들에 따라 결정될 수 있다.
가변 저항들의 교정 저항들 또는 가변 저항의 교정 저항들과 가변 트랜지스터의 교정 트랜지스터들이 복제(replica)로 유지된 채로, 교정 저항들의 수, 교정 트랜지스터들의 수, 교정 저항들의 저항값들 또는 교정 트랜지스터들의 사이즈들이 한정되지 않고 수정 또는 변경될 수 있다.
상술된 실시 예들에서, "블록" 또는 "부"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록" 또는 "부"는 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
10: 반도체 장치
11: 장치 기판
12: 제1 전류 생성부
13: 제2 전류 생성부
14: 교정부
110: 전압 생성 블록
120: 바이어스 전류 생성 블록
130: 주변 블록
20: 테스트 기판
30: 테스트 장치

Claims (20)

  1. 제1 저항을 포함하고, 그리고 상기 제1 저항에 의해 공정 변인이 적용된 제1 상대적 전류를 출력하도록 구성되는 제1 전류 생성부;
    제1 가변 저항을 포함하고, 제1 동작 모드에서 상기 제1 가변 저항에 의해 상기 공정 변인이 적용된 제2 상대적 전류를 외부로 출력하도록 구성되는 제2 전류 생성부; 그리고
    상기 제1 동작 모드에서 상기 제1 상대적 전류를 이용하여 상기 공정 변인이 제거된 절대적 전압을 생성하고, 상기 제2 상대적 전류에 의해 생성되는 상기 공정 변인이 적용된 상대적 전압을 상기 절대적 전압과 비교하고, 그리고 상기 비교의 결과에 따라 상기 제1 가변 저항의 제1 가변 저항값을 조절하도록 구성되는 교정부를 포함하고,
    상기 제1 가변 저항의 상기 제1 가변 저항값이 조절됨에 따라, 상기 제2 전류 생성부는 제2 동작 모드에서 상기 제2 상대적 전류로부터 상기 공정 변인이 제거된 절대적 전류를 출력하도록 더 구성되는 집적 회로.
  2. 제1항에 있어서,
    상기 제1 전류 생성부는 상기 제1 저항의 제1 저항값에 대응하는 전류량을 갖는 제3 상대적 전류를 생성하고, 그리고 상기 제3 상대적 전류를 미러링하여 상기 제1 상대적 전류로 출력하도록 더 구성되는 집적 회로.
  3. 제1항에 있어서,
    상기 제1 동작 모드에서, 상기 제2 전류 생성부는 상기 제1 가변 저항의 상기 제1 가변 저항값에 대응하는 전류량을 갖는 제3 상대적 전류를 생성하고, 그리고 상기 제3 상대적 전류를 미러링하여 상기 제2 상대적 전류를 생성하도록 더 구성되는 집적 회로.
  4. 제1항에 있어서,
    상기 교정부는 상기 제1 상대적 전류가 전달되는 제2 저항을 포함하고, 상기 제2 저항의 전압을 상기 절대적 전압으로 생성하도록 더 구성되는 집적 회로.
  5. 제4항에 있어서,
    상기 제2 저항은 제2 가변 저항을 포함하는 집적 회로.
  6. 제1항에 있어서,
    상기 교정부는 상기 제2 상대적 전류를 상기 공정 변인이 적용되지 않은 외부의 저항에 전달함으로써 상기 상대적 전압을 생성하도록 더 구성되는 집적 회로.
  7. 제1항에 있어서,
    상기 제2 전류 생성부가 상기 절대적 전류를 출력하도록 상기 제1 가변 저항값을 조절하는 코드를 저장하는 전기 퓨즈를 더 포함하는 집적 회로.
  8. 제7항에 있어서,
    상기 교정부에 의해 검출된 코드는 외부 장치로 출력되고, 상기 전기 퓨즈는 상기 코드를 저장하도록 상기 외부 장치에 의해 프로그램되는 집적 회로.
  9. 제7항에 있어서,
    리셋이 수행될 때 또는 전원이 공급될 때, 상기 교정부는 상기 전기 퓨즈에 저장된 상기 코드를 이용하여 상기 제1 가변 저항값을 조절하도록 더 구성되는 집적 회로.
  10. 제7항에 있어서,
    상기 제1 동작 모드는 한 번만 수행되고, 상기 제1 동작 모드가 한 번 수행된 후에 상기 제1 동작 모드는 금지되는 집적 회로.
  11. 제1항에 있어서,
    상기 교정부는 외부 장치로부터 전달되는 코드에 따라 상기 제1 가변 저항값을 조절하도록 더 구성되는 집적 회로.
  12. 제1항에 있어서,
    제1 종단 저항을 포함하는 송신기 및 제2 종단 저항을 포함하는 수신기를 더 포함하고,
    상기 제1 종단 저항의 저항값 및 상기 제2 종단 저항의 저항값은 상기 제2 전류 생성부가 상기 절대적 전류를 출력하도록 상기 제1 가변 저항값을 조절하는 코드에 의해 조절되는 집적 회로.
  13. 제1 저항을 포함하고, 그리고 상기 제1 저항에 의해 공정 변인이 적용된 제1 상대적 전류를 출력하도록 구성되는 제1 전류 생성부;
    가변 트랜지스터를 포함하고, 제1 동작 모드에서 상기 제1 저항에 의해 상기 공정 변인이 적용된 제2 상대적 전류를 외부로 출력하도록 구성되는 제2 전류 생성부; 그리고
    상기 제1 동작 모드에서 상기 제1 상대적 전류를 이용하여 상기 공정 변인이 제거된 절대적 전압을 생성하고, 상기 제2 상대적 전류에 의해 생성되는 상기 공정 변인이 적용된 상대적 전압을 상기 절대적 전압과 비교하고, 그리고 상기 비교의 결과에 따라 상기 가변 트랜지스터의 전류량울 조절하도록 구성되는 교정부를 포함하고,
    상기 가변 트랜지스터의 상기 전류량이 조절됨에 따라, 상기 제2 전류 생성부는 제2 동작 모드에서 상기 제2 상대적 전류로부터 상기 공정 변인이 제거된 절대적 전류를 출력하도록 더 구성되는 집적 회로.
  14. 제13항에 있어서,
    제1 종단 저항을 포함하는 송신기 및 제2 종단 저항을 포함하는 수신기를 더 포함하고,
    상기 제1 종단 저항 및 상기 제2 종단 저항의 저항값들은 상기 제2 전류 생성부가 상기 절대적 전류를 출력하도록 상기 가변 트랜지스터의 상기 전류량을 조절하는 코드에 의해 조절되는 집적 회로.
  15. 제14항에 있어서,
    상기 제1 종단 저항 및 상기 제2 종단 저항 각각은 상기 코드의 비트들에 각각 대응하고, 그리고 정해진 비율로 증가하는 저항값들을 갖는 저항들을 포함하고,
    상기 가변 트랜지스터는 상기 코드의 상기 비트들에 각각 대응하고, 그리고 상기 정해진 비율의 역의 비율로 감소하는 사이즈들을 갖는 트랜지스터들을 포함하는 집적 회로.
  16. 가변 저항을 포함하고, 공정 변인이 적용된 상대적 전류를 생성하고, 그리고 코드를 이용하여 상기 가변 저항의 저항값을 조절함으로써 상기 공정 변인이 제거된 절대적 전류를 생성하도록 구성되는 바이어스 전류 생성부;
    상기 코드에 의해 조절되는 제1 종단 저항을 포함하는 송신기; 그리고
    상기 코드에 의해 조절되는 제2 종단 저항을 포함하는 수신기를 포함하고,
    상기 가변 저항은 상기 코드의 비트들에 의해 적용되거나 적용되지 않는 제1 저항들을 포함하고,
    상기 제1 종단 저항 및 상기 제2 종단 저항 각각은 상기 코드의 비트들에 의해 적용되거나 적용되지 않는 제2 저항들을 포함하고,
    상기 제1 저항들의 저항값들의 비율들은 상기 제2 저항들의 저항값들의 비율들과 동일한 집적 회로.
  17. 제16항에 있어서,
    상기 제1 저항들은 1:2:4:8의 비율들을 갖는 네 개의 저항들을 포함하고,
    상기 제2 저항들은 1:2:4:8의 비율들을 갖는 네 개의 저항들을 포함하는 집적 회로.
  18. 제16항에 있어서,
    상기 제1 저항들 중에서 상기 코드의 특정한 비트에 대응하는 제1 저항의 저항값은 상기 제2 저항들 중에서 상기 코드의 상기 특정한 비트에 대응하는 제2 저항의 저항값과 같거나 다른 집적 회로.
  19. 집적 회로의 전류를 생성하는 방법에 있어서:
    공정 변인이 적용된 제1 저항을 이용하여, 상기 공정 변인이 적용된 제1 상대적 전류를 생성하는 단계;
    상기 공정 변인이 적용된 제2 저항 및 상기 제1 상대적 전류를 이용하여, 상기 공정 변인이 제거된 절대적 전압을 생성하는 단계;
    상기 공정 변인이 적용된 가변 저항을 이용하여, 상기 공정 변인이 적용된 제2 상대적 전류를 생성하는 단계;
    상기 공정 변인이 적용되지 않는 제3 저항을 이용하여, 상기 공정 변인이 적용된 상대적 전압을 생성하는 단계; 그리고
    상기 상대적 전압이 상기 절대적 전압과 같아지도록 상기 가변 저항을 조절함으로써, 상기 제2 상대적 전류로부터 상기 공정 변인이 제거된 절대적 전류를 생성하는 단계를 포함하는 방법.
  20. 제19항에 있어서,
    상기 제3 저항을 제거하는 단계를 더 포함하는 방법.
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