CN110456850B - 半导体装置、其制造方法和其操作方法 - Google Patents

Abstract

一种半导体装置包括：电压产生器，其产生参考电压；第一参考电流产生器，其接收参考电压并产生参考电流；非易失性存储器，其存储校准码；第一偏置电流产生器，其对参考电流进行镜像处理，以产生第一偏置电流；以及第二偏置电流产生器，其根据非易失性存储器的校准码调整参考电流，以产生第二偏置电流。

Description

半导体装置、其制造方法和其操作方法

相关申请的交叉引用

本申请要求于2018年5月8日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0052460的优先权，该申请的公开以引用方式全文并入本文中。

技术领域

本发明构思涉及一种半导体装置，其包括非易失性存储器、偏置电流产生器和片上终端电阻器，一种制造其的方法和一种操作其的方法。

背景技术

电子装置，特别是半导体装置被制造成包括各种半导体元件。

例如，通过使用半导体(或半导体材料)来制造集成电路的各种元件，诸如电阻器、电容器和晶体管。半导体元件的操作特性可能随诸如温度、湿度和在晶片上的位置的各种环境因素而变化。

也就是说，电阻器的电阻值、电容器的电容量和晶体管的电流量可随与制造工艺相关的工艺变化而变化。

在半导体装置中使用各种电流或电压。半导体装置中的特定组件可需要相对电流或电压。例如，将相同的工艺变化应用于半导体装置中的半导体元件。因此，工艺变化可在特定组件中被抵消，并且特定组件可需要不伴随校准的相对电流或电压。

半导体装置中的任何其它组件可需要绝对电流或电压。例如，在半导体装置的其它组件中，工艺变化可不被抵消。在这种情况下，其它组件的工作特性可随工艺变化而变化。因此，其它组件可需要经过校准的电流或电压以补偿工艺变化校准，即绝对电流或电压。

这样，在半导体装置中，产生相对电流或电压的元件和产生绝对电流或电压的元件是必需的。具体地说，存在对复杂性降低、因此制造成本降低的包括电流或电压产生元件的半导体装置的需要。

发明内容

本发明构思的实施例提供了一种复杂性降低并因此制造成本降低的产生电流或电压的集成电路以及一种产生集成电路的电流的方法。

根据本发明构思的示例性实施例，一种半导体装置包括：电压产生器，其产生参考电压；第一参考电流产生器，其接收参考电压并产生参考电流；非易失性存储器，其存储校准码；第一偏置电流产生器，其对参考电流进行镜像处理，以产生第一偏置电流；以及第二偏置电流产生器，其根据非易失性存储器的校准码调整参考电流，以产生第二偏置电流。

根据本发明构思的示例性实施例，一种半导体装置包括：存储校准码的非易失性存储器；产生参考电压的电压产生器；第二参考电流产生器，其接收参考电压和根据非易失性存储器的校准码产生第二参考电流；以及第二偏置电流产生器，其对第二参考电流进行镜像处理，以产生第二偏置电流。

根据本发明构思的示例性实施例，如下提供了一种制造包括非易失性存储器、偏置电流产生器和片上终端电阻器的半导体装置的方法。通过使用校准码校准偏置电流产生器来产生表示装置参数相对于设计值的偏差的校准码。所述校准码被存储在非易失性存储器中。

根据本发明构思的示例性实施例，下面提供了一种操作半导体装置的方法，所述半导体装置具有编程有校准码的非易失性存储器、偏置电流产生器和片上终端电阻器。从非易失性存储器中读取校准码。校准码表示装置参数相对于设计值的偏差程度。利用校准码设置偏置电流产生器，以具有根据校准码的驱动能力。

附图说明

通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其它方面和特征将变得清楚。

图1是示出根据第一本发明构思的实施例的包括集成电路的半导体装置的图。

图2是示出图1的第二电流产生单元的第一可变电阻器的示例的图。

图3是示出第一可变电阻器的电阻值随工艺变化而变化的示例的图。

图4是示出图1的第四电压随工艺变化而变化的示例的图。

图5是示出根据本发明构思的第二实施例的集成电路和测试板的图。

图6是示出集成电路附接于测试板并且集成电路被测试的示例的图。

图7是示出根据本发明构思的第三实施例的集成电路和测试板的图。

图8是示出集成电路附接于测试板并且集成电路被测试的另一示例的图。

图9是示出根据本发明构思的实施例的集成电路、测试板和测试装置计算码的示例的流程图。

图10是示出根据本发明构思的第四实施例的集成电路和测试板的图。

图11是示出根据本发明构思的第五实施例的集成电路和测试板的图。

图12是示出根据本发明构思的第六实施例的包括集成电路的半导体装置的图。

图13是示出图11的第二电流产生单元的可变晶体管的示例的图。

图14是示出根据本发明构思的第七实施例的集成电路和测试板的图。

图15是示出根据本发明构思的第八实施例的集成电路和测试板的图。

图16是示出根据本发明构思的第九实施例的集成电路和测试板的图。

图17是示出根据本发明构思的第十实施例的集成电路和测试板的图。

图18是示出参照图1至17描述的外围块的第一子块的示例的图。

图19是示出参照图1至17描述的外围块的第二子块的示例的图。

图20是示出参照图1至17描述的外围块的第三子块的示例的图。

图21是示出参照图1至17描述的外围块的第四子块的示例的图。

图22是示出参照图1至图11描述的第一可变电阻器和参照图20和图21描述的第三可变电阻器至第六可变电阻器的图。

图23是示出参照图12至图17描述的可变晶体管和参照图20和图21描述的第三可变电阻器至第六可变电阻器的图。

具体实施方式

下面，将详细和清楚地描述本发明构思的实施例，以使得本领域普通技术人员容易地实施本发明构思。

图1是示出根据本发明构思的示例性实施例的包括集成电路100a的半导体装置10a的图。参照图1，半导体装置10a包括装置板11a。装置板11a可为印刷电路板。集成电路100a和第三电阻器R3可位于装置板11a上。

第三电阻器R3可连接在集成电路100a的第一连接焊盘124与连接到地电压VSS的地节点之间。例如，装置板11a可为封装板。集成电路100a和第三电阻器R3可附接于装置板11a上并且可被封装。

集成电路100a包括电压产生块110、偏置电流产生块120a和外围块130。电压产生块110可将参考电压VBGR提供至偏置电流产生块120a。例如，参考电压VBGR可表示不管环境的影响如何都均匀的带隙电压。在示例性实施例中，电压产生块110可包括产生参考电压VBGR的电压产生器。

偏置电流产生块120a可通过利用参考电压VBGR产生第一偏置电流IP和第二偏置电流IEXT。第一偏置电流IP可包括具有随工艺变化而变化的特性(例如，电流量)的相对电流。第二偏置电流IEXT可包括具有不管工艺变化如何都均匀的特性(例如，电流量)的绝对电流。

偏置电流产生块120a可包括第一放大器121_1至第三放大器121_3、第一多路复用器122_1和第二多路复用器122_2、校准逻辑123、第一电阻器R1和第二电阻器R2、第一可变电阻器VR1以及第一晶体管TR1至第四晶体管TR4。

集成电路100a中的偏置电流产生块120a的第一放大器121_1、第一多路复用器122_1、第一电阻器R1以及第一晶体管TR1和第二晶体管TR2可构成产生第一偏置电流IP的第一电流产生单元12a。

将参考电压VBGR发送至第一放大器121_1的负输入。第一放大器121_1的正输入连接至第一晶体管TR1与第一电阻器R1之间的节点。第一电阻器R1连接在第一晶体管TR1与地节点之间。第一晶体管TR1连接在供应有电源电压VDD的功率节点与第一电阻器R1之间。

第一放大器121_1可放大参考电压VBGR与第一晶体管TR1和第一电阻器R1之间的节点的第一电压V1之间的差异，并且可输出第二电压V2。将第二电压V2发送至第一晶体管TR1的栅极。第一放大器121_1、第一电阻器R1和第一晶体管TR1可构成反馈回路，其用于将第一电压V1均匀地保持在与参考电压VBGR相同的电平，并且将流过第一电阻器R1和第一晶体管TR1的第一电流I1的量调整为通过将参考电压VBGR除以第一电阻器R1的电阻值获得的值。

第二晶体管TR2连接在功率节点与第一多路复用器122_1之间。将第二电压V2发送至第二晶体管TR2的栅极。第二晶体管TR2可对第一电流I1进行镜像处理并且输出第一电流I1。

在第一操作模式(例如，校准模式)中，第一多路复用器122_1可将第一节点“S”与第二节点“A”连接。第二晶体管TR2可将镜像电流作为第二电流I2供应至第二电阻器R2。可将电阻器R2两端的第三电压V3供应至校准单元14a。

在第二操作模式(例如，正常操作模式)中，第一多路复用器122_1可将第一节点“S”与第三节点“B”连接。第二晶体管TR2可将镜像电流作为第一偏置电流IP供应至外围块130。第一节点“S”可被称作第一多路复用器122_1的输出。第二节点“A”可被称作第一多路复用器122_1的第一输入，并且第三节点“B”可被称作第一多路复用器122_1的第二输入。除非另有说明，否则这些描述可应用于下面描述的另一多路复用器。

集成电路100a中的偏置电流产生块120a的第二放大器121_2、第二多路复用器122_2、第一可变电阻器VR1、第三晶体管TR3和第四晶体管TR4、将偏置电流产生块120a与装置板11a(例如，第三电阻器R3)电连接的第一连接焊盘124以及位于集成电路100a外部的装置板11a的第三电阻器R3可构成产生第二偏置电流IEXT的第二电流产生单元13a。

将参考电压VBGR发送至第二放大器121_2的负输入。第二放大器121_2的正输入连接至第三晶体管TR3与第一可变电阻器VR1之间的节点。第一可变电阻器VR1连接在第三晶体管TR3与地节点之间。将码“CODE”发送至第一可变电阻器VR1。第一可变电阻器VR1可具有随着码“CODE”变化的电阻值。第三晶体管TR3连接在供应有电源电压VDD的功率节点与第一可变电阻器VR1之间。

第二放大器121_2可放大参考电压VBGR与第三晶体管TR3和第一可变电阻器VR1之间的节点的第五电压V5之间的差异，并且可输出第六电压V6。将第六电压V6发送至第三晶体管TR3的栅极。第二放大器121_2、第一可变电阻器VR1和第三晶体管TR3可构成反馈回路，其用于将第五电压V5均匀地保持在与参考电压VBGR相同的电平，并且将流过第一可变电阻器VR1和第三晶体管TR3的第三电流I3的量调整为通过将参考电压VBGR除以第一可变电阻器VR1的电阻值获得的值。第五电压V5的电平变为与参考电压VBGR的电平相同，而不管第一可变电阻器VR1的电阻值如何。第三电流I3的量可随着第一可变电阻器VR1的电阻值而变化。

第四晶体管TR4连接在功率节点与第二多路复用器122_2之间。将第六电压V6发送至第四晶体管TR4的栅极。第四晶体管TR4可对第三电流I3进行镜像处理并且输出第三电流I3。

例如，在第一操作模式(例如，校准模式)中，第二多路复用器122_2可将第一节点“S”与第二节点“A”连接。第四晶体管TR4可将镜像电流作为第四电流I4供应至校准单元14a。

在第二操作模式(例如，正常操作模式)中，第二多路复用器122_2可将第一节点“S”与第三节点“B”连接。第四晶体管TR4可将镜像电流作为第二偏置电流IEXT供应至外围块130。

集成电路100a中的偏置电流产生块120a的第三放大器121_3、第二电阻器R2和校准逻辑123可构成在第一操作模式中校准第一偏置电流IP以产生码“CODE”的校准单元14a。码“CODE”可用于在第二操作模式中产生第二偏置电流IEXT。

第二电阻器R2连接在地节点与第一多路复用器122_1的第二节点“A”之间。第三放大器121_3的负输入可接收第一多路复用器122_1的第二节点“A”与第二电阻器R2之间的节点的第三电压V3。第三放大器121_3的正输入可接收第二多路复用器122_2的第二节点“A”与第三电阻器R3之间的节点的第四电压V4。

将第三放大器121_3的输出发送至校准逻辑123。校准逻辑123可根据第三放大器121_3的输出产生码“CODE”。另外，校准逻辑123可控制偏置电流产生块120a的第一操作模式(即，校准模式)和第二操作模式(即，正常操作模式)。例如，校准逻辑123可控制第一多路复用器122_1和第二多路复用器122_2。为了简化附图，图1中省略了校准逻辑123与第一多路复用器122_1和第二多路复用器122_2之间的连接，但是本领域普通技术人员应该从以上描述和图1合理地清楚知道，校准逻辑123可根据第一操作模式和第二操作模式之一控制第一多路复用器122_1和第二多路复用器122_2。

下面，将描述偏置电流产生块120a的第一操作模式(即，校准模式)的操作。在第一操作模式中，第一多路复用器122_1可将第一节点“S”与第二节点“A”连接。第二晶体管TR2可对第一电流I1进行镜像处理，以将第二电流I2供应至第二电阻器R2。

可当第二电流I2流过第二电阻器R2时通过第二电阻器R2产生第三电压V3。例如，第一电流I1可通过参考电压VBGR与第一电阻器R1的比率VBGR/R1表达。在第一晶体管TR1和第二晶体管TR2的大小相同的情况下，由于第二电流I2与第一电流I1相同，因此可通过方程1计算第三电压V3。

[方程1]

在方程1中，可在集成电路100a中利用诸如多晶硅和掺杂的多晶硅的相同材料制造第一电阻器R1和第二电阻器R2二者。因此，第一电阻器R1和第二电阻器R2可具有其中被应用的工艺变化相同的特性。例如，第一电阻器R1和第二电阻器R2可具有基本相同的电阻，该电阻的值根据工艺变化而变化。根据第一电阻器R1和第二电阻器R2的比率计算的第三电压V3具有工艺变化被抵消的特性，因此工艺变化不影响第三电压V3的值。在方程1中，当第一电阻器R1的电阻值与第二电阻器R2的电阻值相同时，第三电压V3可具有与参考电压VBGR相同的电平。

流过第三晶体管TR3或第一可变电阻器VR1的第三电流I3可通过参考电压VBGR与第一可变电阻器VR1的比率VBGR/VR1表达。在第一操作模式中，第二电流产生单元13a的第二多路复用器122_2可将第一节点“S”与第二节点“A”连接。

例如，在第一操作模式中，第四晶体管TR4可对第三电流I3进行镜像处理，以将第四电流I4供应至第三电阻器R3。在第三晶体管TR3和第四晶体管TR4的大小相同的情况下，第四电流I4与第三电流I3相同，并且可通过方程2计算第四电压V4。

[方程2]

在方程2中，第一可变电阻器VR1可受工艺变化影响，但是第三电阻器R3是集成电路100a的外部电阻器，其不受工艺变化影响。因此，第四电压V4具有工艺变化未被抵消的特性，因此第四电压V4可根据工艺变化而变化。

第三放大器121_3可将不受工艺变化影响的第三电压V3与受工艺变化影响的第四电压V4进行比较。第三放大器121_3的输出可表示由于工艺变化导致的电压差。校准逻辑123可参照第三放大器121_3的输出产生用于调整第一可变电阻器VR1的电阻值的码“CODE”(例如，校准码)，使得第三电压V3与第四电压V4根据第一可变电阻器VR1的码“CODE”而相同。通过校准码，第一可变电阻器VR1可具有去除了工艺变化的电阻值。可通过方程3计算第一可变电阻器VR1的经过校准的电阻值。

[方程3]

Equation1＝Equation2

例如，由于第一电阻器R1的电阻值与第二电阻器R2的电阻值相同，因此当如以下方程4所示第一可变电阻器VR1被调整为具有与第三电阻器R3相同的电阻值时，校准逻辑123可产生码“CODE”(例如，校准码)，其用于校准第一可变电阻器VR1的电阻值以与作为外部电阻器的第三电阻器R3的电阻值相同。在这种情况下，可将工艺变化应用于码“CODE”。换句话说，码“CODE”可表示工艺变化。第一可变电阻器VR1的电阻值可通过校准码CODE校准并且可保持。

[方程4]

VR1＝R3(在R1＝R2的情况下)

在第二操作模式中，第一多路复用器122_1可将第一节点“S”与第三节点“B”连接。第二晶体管TR2可对第一电流I1进行镜像处理并且输出第一电流I1作为第一偏置电流IP。从应用了工艺变化的第一电阻器R1产生第一偏置电流IP。因此，第一偏置电流IP可为应用了工艺变化的相对电流。

在第二操作模式中，第二多路复用器122_2可将第一节点“S”与第三节点“B”连接。第四晶体管TR4可对第三电流I3进行镜像处理并且输出第三电流I3作为第二偏置电流IEXT。从校准了工艺变化的第一可变电阻器VR1产生第二偏置电流IEXT。因此，可将第二偏置电流IEXT校准为电流量不受工艺变化影响的绝对电流。

校准逻辑123可将码“CODE”(例如，校准码)输出至外围块130。例如，偏置电流产生块120a可将第一偏置电流IP、第二偏置电流IEXT或码“CODE”(例如，校准码)发送至外围块130。例如，偏置电流产生块120a可在第一操作模式中将码“CODE”产生到外围块130并且在第二操作模式中产生第一偏置电流IP和第二偏置电流IEXT。

外围块130可从偏置电流产生块120a接收第一偏置电流IP、第二偏置电流IEXT或码“CODE”(例如，校准码)。外围块130可包括通过利用第一偏置电流IP、第二偏置电流IEXT或码“CODE”(例如，校准码)执行特定操作的第一子块131至第四子块134。将参照图18至图20描述第一子块131至第四子块134的示例。

外围块130可通过第二连接焊盘135与装置板11a的布线连接。第二连接焊盘135可通过装置板11a的布线与第一端口15连接。第一端口15可与外部装置连接。例如，外围块130可通过第二连接焊盘135和第一端口15与外部装置交换数据、信号、命令等。

如参照图1的描述，根据本发明构思的示例性实施例的半导体装置10a的偏置电流产生块120a可利用一个放大器(即，第一放大器121_1)产生校准所需的第二电流I2，并且可产生第一偏置电流IP。另外，偏置电流产生块120a可利用一个放大器(即，第二放大器121_2)产生校准所需的第三电流I3，可执行校准，并且可产生第二偏置电流IEXT。

图2是示出图1的第二电流产生单元13a的第一可变电阻器VR1的示例的图。在实施例中，图2中示出了其中由4位二进制码控制第一可变电阻器VR1的电阻值的示例。参照图1和图2，第一可变电阻器VR1可包括第一校准电阻器CR1至第五校准电阻器CR5和开关单元SWB。

第一校准电阻器CR1连接在第一节点N1与第二节点N2之间。第一校准电阻器CR1可被称作基础校准电阻器。第一节点N1可与第三晶体管TR3连接。第二节点N2可与地节点连接。在操作中，第一校准电阻器CR1总是连接在第一节点N1与第二节点N2之间，而不管码“CODE”的值如何。例如，第一校准电阻器CR1的电阻值可确定图4的竖直轴的截距值，在图4中根据码“CODE”的值示出第四电压V4。将更详细地描述图4。

在操作中，第二校准电阻器CR2至第五校准电阻器CR5可根据码“CODE”的值选择性地连接在第一节点N1与第二节点N2之间。例如，第二校准电阻器CR2至第五校准电阻器CR5的电阻值可确定根据码“CODE”的值示出第四电压V4的图4的曲线图中的斜率。

可根据二进制权重按照1:2:4:8的比率确定第二校准电阻器CR2至第五校准电阻器CR5的电阻值。在根据二进制权重确定第二校准电阻器CR2至第五校准电阻器CR5的电阻值的情况下，可按照二进制方法调整第一可变电阻器VR1的电阻值。

然而，第二校准电阻器CR2至第五校准电阻器CR5的电阻值不限于根据二进制权重来确定。第二校准电阻器CR2至第五校准电阻器CR5的电阻值可根据调整第一可变电阻器VR1的电阻值的方式不同地确定。

第二校准电阻器CR2可与开关单元SWB的开关中的对应于第二校准电阻器CR2的第一开关SW1一起连接在第一节点N1与第二节点N2之间。第一开关SW1可由作为码“CODE”的最高有效位的第三位(例如，CODE[3])控制。

第三校准电阻器CR3可与开关单元SWB的开关中的对应于第三校准电阻器CR3的第二开关SW2一起连接在第一节点N1与第二节点N2之间。第二开关SW2可由码“CODE”的第二位(例如，CODE[2])控制。

第四校准电阻器CR4可与开关单元SWB的开关中的对应于第四校准电阻器CR4的第三开关SW3一起连接在第一节点N1与第二节点N2之间。第三开关SW3可由码“CODE”的第一位(例如，CODE[1])控制。

第五校准电阻器CR5可与开关单元SWB的开关中的对应于第五校准电阻器CR5的第四开关SW4一起连接在第一节点N1与第二节点N2之间。第四开关SW4可由作为码“CODE”的最低有效位的第0位(例如，CODE[0])控制。

开关单元SWB的开关可由码“CODE”控制。开关单元SWB的第一开关SW1至第四开关SW4可通过码“CODE”的位CODE[3]至CODE[0]独立地接通或关断。当特定开关接通时，与接通的开关关联的校准电阻器可连接在第一节点N1与第二节点N2之间。也就是说，第一可变电阻器VR1的电阻值与第一校准电阻器CR1相比可减小。当所有开关SW1至SW4关断时，第一可变电阻器VR1等同于第一校准电阻器CR1。根据接通的开关，第一可变电阻器VR1的电阻值可从第一校准电阻器CR1的电阻值减小。

当特定开关关断时，与关断的开关关联的校准电阻器可不连接在第一节点N1与第二节点N2之间。也就是说，第一可变电阻器VR1的电阻值可增大。在实施例中，第一开关SW1至第四开关SW4可用晶体管实现。

图3是示出第一可变电阻器VR1的电阻值随工艺变化而变化的示例的图。在图3中，水平轴表示码“CODE”的值，竖直轴表示第一可变电阻器VR1的电阻值。参照图1和图3，第一可变电阻器VR1可被构造为具有随着码“CODE”的值增大而减小的电阻值。

在图3中，设计值DV示出了用于设计第一可变电阻器VR1的目标电阻值如何随着码“CODE”变化。上限值UV示出了第一可变电阻器VR1的由于工艺变化变得高于目标电阻值的最大电阻值。下限值LV示出了第一可变电阻器VR1的由于工艺变化变得低于目标电阻值的最小电阻值。

如图3所示，第一可变电阻器VR1的电阻值可由于工艺变化而变化。对于码“CODE”的任意值DV，例如，第一可变电阻器VR1的电阻值可具有在对应于下限值LV的下电阻值LR与对应于上限值UV的上电阻值UR之间的值。

图4是示出图1的第四电压V4随工艺变化而变化的示例的图。在图4中，水平轴表示码“CODE”的值，竖直轴表示第四电压V4。参照图1和图4，由于第四电压V4和第一可变电阻器VR1的电阻值互为倒数，所以第四电压V4可与码“CODE”的值成正比增大。

受工艺变化影响的第一可变电阻器VR1的电阻值可在码“CODE”的特定值处被校准，从而去除这种工艺变化。当第一可变电阻器VR1的电阻值改变时，第四电压V4也可改变。例如，在图4中，通过虚线示出根据工艺变化的第四电压V4的下限LL和上限UL。

如参照图1的描述，例如，像方程4，当第一电阻器R1和第二电阻器R2的电阻值相同时，可产生码“CODE”(例如，校准码)使得第四电压V4与第三电压V3相同，也就是说，使得第一可变电阻器VR1的电阻值与第三电阻器R3的电阻值相同。在第四电压V4对应于下限LL的情况下，当码“CODE”的值为上限CU时，第四电压V4与第三电压V3相同。也就是说，第一可变电阻器VR1的电阻值与第三电阻器R3的电阻值相同。

在第四电压V4对应于上限UL的情况下，当码“CODE”的值为下限CL时，第四电压V4与第三电压V3相同。也就是说，第一可变电阻器VR1的电阻值与第三电阻器R3的电阻值相同。为了使第四电压V4与第三电压V3相同，也就是说，为了使第一可变电阻器VR1的电阻值与第三电阻器R3的电阻值相同，码“CODE”(例如，校准码)的值可在下限CL与上限CU之间。

在实施例中，当第四电压V4对应于下限LL与上限UL之间的任意值CV时，码“CODE”(例如，校准码)可设为下限CL与上限CU之间的特定值DV。

图5是示出根据本发明构思的示例性实施例的集成电路100b和测试板20a的图。为了简单描述，与图1的集成电路100a的组件不同的组件由粗线标出。参照图5，集成电路100b和第三电阻器R3可位于测试板20a上。集成电路100b包括电压产生块110、偏置电流产生块120b和外围块130。测试板20a上的第三电阻器R3可被称作外部电阻器。

图5的第一电流产生单元12b可与图1的第一电流产生单元12a具有相同构造，并且可与图1的第一电流产生单元12a相同操作。因此，为避免冗余，将省略与第一电流产生单元12b相关的额外描述。

与图1的第二电流产生单元13a相比，图5的集成电路100b和第三电阻器R3位于测试板20a上。第二多路复用器122_2的第二节点“A”可通过第三多路复用器122_3和第一连接焊盘124与第三电阻器R3连接。第三电阻器R3连接在第一连接焊盘124与地节点之间。

第三多路复用器122_3可将第一连接焊盘124与第二多路复用器122_2和外围块130中的一个电连接。例如，在包括用于校准第一可变电阻器VR1的电阻值的校准模式的测试操作中，第三多路复用器122_3可通过第一连接焊盘124将第二多路复用器122_2的第二节点“A”与第三电阻器R3连接。

一旦在测试操作中或者在测试操作完成之后传送码“CODE”，第三多路复用器122_3可将第一连接焊盘124与外围块130电连接。在正常操作模式中，当将集成电路100b从测试板20a去除并且在应用系统中操作集成电路100b时，例如，第三多路复用器122_3可将第一连接焊盘124连接至外围块130，从而将信号从外部传递至外围块130，或者将信号从外围块130输出至外部。在图5中，第一连接焊盘124和第三多路复用器122_3位于第二电流产生单元13b中或与其邻近，但是本发明构思不限于此。例如，第一连接焊盘124和第三多路复用器122_3可位于外围块130中或与其邻近。

与图1的校准单元14a相比，图5的校准单元14b还包括寄存器125和第四多路复用器122_4。通过校准逻辑123产生的码“CODE”(例如，校准码)可发送至寄存器125和第四多路复用器122_4。寄存器125可存储从校准逻辑123发送的码“CODE”(例如，校准码)。

第四多路复用器122_4的第一节点“S”可将码“CODE”输出至第一可变电阻器VR1。第四多路复用器122_4的第二节点“A”可接收校准逻辑123的输出。第四多路复用器122_4的第三节点“B”可接收寄存器125的输出。

第四多路复用器122_4可在校准逻辑123的控制下按照第一操作模式(即，校准模式)和第二操作模式(即，正常操作模式)之一操作。在第一操作模式中，第四多路复用器122_4可将第一节点“S”与第二节点“A”连接。也就是说，第四多路复用器122_4可将码“CODE”从校准逻辑123发送至第一可变电阻器VR1。在第一操作模式中，寄存器125可存储从校准逻辑123输出的码“CODE”。

在第二操作模式中，第四多路复用器122_4可将第一节点“S”与第三节点“B”连接。在第二操作模式中，寄存器125可将存储的码“CODE”输出至第四多路复用器122_4。也就是说，在第二操作模式中，可将存储在寄存器125中的码“CODE”发送至第一可变电阻器VR1。

外围块130可通过第二连接焊盘135与第一测试端口21连接。测试板20a的第一测试端口21可与外部测试装置连接。可通过测试板20a的第一测试端口21测试集成电路100b。

在实施例中，在制造集成电路100b之后，可通过测试板20a测试集成电路100b。例如，可按照半导体裸片或半导体封装件的形式制造和测试集成电路100b。当经过校准的集成电路100b可与如图1所示的装置板11a耦接时，可省略装置板11a中的第三电阻器R3，因为经过校准的集成电路100b可存储在校准模式中产生的码“CODE”。例如，当包括经过校准的集成电路100b的半导体装置10a操作时(换句话说，经过校准的集成电路100b处于正常操作模式)，可根据存储在电熔丝136中的码“CODE”设置第一可变电阻器VR1的电阻值，使得产生的第二偏置电流IEXT具有目标值，而不考虑不使用第三电阻器R3的工艺变化，。

在测试操作中，集成电路100b可进入第一操作模式。校准逻辑123可产生码“CODE”(例如，校准码)。第一可变电阻器VR1的电阻值可通过码“CODE”调整。寄存器125可存储码“CODE”(例如，校准码)。

外围块130还可包括用于存储码“CODE”(例如，校准码)的电熔丝136。本发明构思不限于此。例如，外围块130可包括诸如可编程只读存储器(PROM)和一次可编程只读存储器(OTP ROM)的非易失性存储器，而不是电熔丝136。外围块130可通过第三多路复用器122_3和第一连接焊盘124或者通过第二连接焊盘135输出码“CODE”(例如，校准码)。

可通过第一连接焊盘124或者第二连接焊盘135或者通过针对电熔丝136设置的单独的装置将码“CODE”(例如，校准码)编程到电熔丝136。

当完成测试操作时，集成电路100b可与测试板20a分离。也就是说，集成电路100b可与第三电阻器R3分离。在完成测试操作之后，可将电力供应至集成电路100b。即使不存在第三电阻器R3，外围块130也可读取存储在电熔丝136中的码“CODE”(例如，校准码)，并且可将码“CODE”提供至寄存器125。可通过存储在寄存器125中的码“CODE”(例如，校准码)控制(或调整)第一可变电阻器VR1的电阻值。例如，在正常操作模式中，外围块130可通过寄存器125和第四多路复用器122_4将码“CODE”(例如，校准码)从电熔丝136输出至第一可变电阻器VR1。在这种情况下，可根据存储在电熔丝136中的码“CODE”的值设置第一可变电阻器VR1。在示例实施例中，集成电路100b可安装在装置板11a上以形成半导体装置10a，如图1所示。在这种情况下，装置板11a可省略第三电阻器R3。

根据本发明构思的实施例的集成电路100b包括电熔丝136。即使去除了集成电路100b的电力，电熔丝136也可保持码“CODE”(例如，校准码)。当将电力供应至集成电路100b时，集成电路100b可从电熔丝136获得码“CODE”(例如，校准码)，而不是通过利用第三电阻器R3执行测试操作获得码“CODE”。

可仅在测试操作中例如仅执行一次第一操作模式(例如，校准模式)。在第一操作模式完成之后，去除第三电阻器R3。在去除第三电阻器R3之后，也就是说，在完成测试操作之后，可抑制第一操作模式。在示例实施例中，在将经过校准的集成电路100b从测试板20a去除之后可将经过校准的集成电路100b安装在不具有第三电阻器R3的装置板11a上。

在实施例中，在去除测试板20a之后，第一连接焊盘124可用于另一目的。在去除测试板20a之后，第一连接焊盘124可用于接收从外部装置供应至集成电路100b的参考时钟信号REFCLK。例如，外围块130可通过第一连接焊盘124和第三多路复用器122_3接收参考时钟信号REFCLK。

第一连接焊盘124在完成测试操作之后的使用不限于接收参考时钟信号REFCLK。在完成测试操作之后，第一连接焊盘124可用于传送在外围块130与连接至集成电路100b的外部装置之间交换的各种信号中的至少一个信号。

图6是示出集成电路100b附接于测试板20b并且测试集成电路100b的示例的图。参照图6，可将两个或更多个集成电路100b耦接至测试板20b。各集成电路100b可分别通过第一连接焊盘124与位于测试板20b处的第三电阻器R3连接。集成电路100b的第二连接焊盘135可通过测试板20b的布线与测试板20b的第一测试端口21连接。

测试装置30a可耦接至测试板20b的第一测试端口21。测试装置30a可通过第一测试端口21同时测试各集成电路100b。例如，测试装置30a可分别从集成电路100b接收码(例如，校准码)，并且可将码(例如，校准码)编程至集成电路100b的电熔丝136。当测试操作完成时，集成电路100b可与测试板20b分离。

图7是示出根据本发明构思的第三实施例的集成电路100c和测试板20c的图。为了简单描述，与图5的集成电路100b的组件不同的组件由粗线标出。参照图7，集成电路100c和第三电阻器R3可位于测试板20c上。集成电路100c包括电压产生块110、偏置电流产生块120c和外围块130。

图7的第一电流产生单元12c可与图5的第一电流产生单元12b具有相同构造，并且可与图5的第一电流产生单元12b相同地操作。因此，为避免冗余，将省略与第一电流产生单元12c相关的额外描述。图7的第二电流产生单元13c可与图5的第二电流产生单元13b具有相同构造，并且可与图5的第二电流产生单元13b相同地操作。因此，为避免冗余，将省略与第二电流产生单元13c相关的额外描述。

与图5的校准单元14b相比，图7的校准单元14c还包括第五多路复用器122_5和第三连接焊盘127。第三连接焊盘127可连接至第五多路复用器122_5的第三节点“E”。第五多路复用器122_5的第三节点“E”通过第三连接焊盘127与测试板20c的第二测试端口23连接。

在实施例中，在外部测试装置的控制下，偏置电流产生块120c的第一操作模式(即，校准模式)可包括第一子操作模式(例如，内部校准模式)和第二子操作模式(例如，外部校准模式)。在第一子操作模式(例如，内部校准模式)中，第五多路复用器122_5可将第一节点“S”与第二节点“I”连接。

在第一子操作模式(即，内部校准模式)中，校准逻辑123可通过第五多路复用器122_5将码“CODE”输出至寄存器125和第四多路复用器122_4。在第一子操作模式(即，内部校准模式)中，第四多路复用器122_4可将从校准逻辑123发送的码“CODE”输出至第一可变电阻器VR1。

当完成第一子操作模式(即，内部校准模式)时，可将码“CODE”(例如，校准码)编程到电熔丝136。在第二操作模式(即，正常操作模式)中，外围块130可将存储在电熔丝136中的码“CODE”(例如，校准码)提供至寄存器125。在第二操作模式中，第四多路复用器122_4可将存储在寄存器125中的码“CODE”发送至第一可变电阻器VR1。

在第二子操作模式(即，外部校准模式)中，外部测试装置可产生码“CODE”并可通过第三连接焊盘127将码“CODE”提供至寄存器125。例如，外部测试装置可将用于检查第一可变电阻器VR1的工艺变化的测试的码“CODE”提供至寄存器125。可通过第五多路复用器122_5和第四多路复用器122_4将码“CODE”发送至第一可变电阻器VR1。

外部测试装置可测量根据码“CODE”调整的测试板20c的第三电阻器R3的第七电压V7。在第一子操作模式(即，内部校准模式)中，第七电压V7可为与第四电压V4在相同位置(例如，相同节点)的电压。通过方程2确定第七电压V7。当第七电压V7与参考电压VBGR相同时，第一可变电阻器VR1的电阻值与第三电阻器R3的电阻值相同。

外部测试装置可利用基于外部测试装置的码“CODE”产生的第七电压V7产生可用于将第七电压V7调整为参考电压VBGR的码“CODE”(例如，校准码)。如参照图4的描述，第七电压V7可与码“CODE”的值成正比。

外部测试装置可将码“CODE”的值调整为任意两个值，并且可根据这两个值测量第七电压V7的电平。外部测试装置可对码“CODE”的两个值和测得的第七电压V7的电平执行线性逼近，以针对图4中的曲线图计算第七电压V7的斜率。外部测试装置可根据计算的斜率计算码“CODE”(例如，校准码)，以允许第七电压V7与参考电压VBGR(或第三电压V3)相同。

外部测试装置可通过第二测试端口23、第三连接焊盘127和第五多路复用器122_5将码“CODE”(例如，校准码)提供至寄存器125和第四多路复用器122_4。外部测试装置可将码“CODE”(例如，校准码)编程到电熔丝136。

在第二操作模式(即，正常操作模式)中，外围块130可将编程到电熔丝136的码“CODE”(例如，校准码)提供至寄存器125。在第二操作模式中，第四多路复用器122_4可将存储在寄存器125中的码“CODE”发送至第一可变电阻器VR1。

外部测试装置可执行与第一电流产生单元12c和校准单元14c的功能相似的功能。可执行第二子操作模式(即，外部校准模式)，以排除在第一子操作模式(即，内部校准模式)中发生的第三放大器121_3的失配或偏移影响。

另外，可执行第二子操作模式(即，外部校准模式)，以排除在第一子操作模式(即，内部校准模式)中发生的第一连接焊盘124的欧姆接触的影响。因此，在第二子操作模式中可更精细地计算码“CODE”。

在实施例中，发送了码“CODE”的第三连接焊盘127可为通用输入和输出(GPIO)焊盘。针对另一示例，向其发送码“CODE”的第三连接焊盘127可为符合诸如内置集成电路(I2C)或高级外围总线(APB)的标准的通道的一部分。

在实施例中，向其发送码“CODE”的第三连接焊盘127可由外围块130的第一子块131至第四子块134或者任何其它组件共享。例如，第三连接焊盘127可与第二连接焊盘135集成在一起。可通过第二连接焊盘135将来自外部测试装置的码“CODE”发送至外围块130，然后，可将来自外部测试装置的码“CODE”从外围块130发送至第五多路复用器122_5。

如参照图5的描述，在完成测试操作之后，第一连接焊盘124或第三连接焊盘127可用于传送包括时钟信号的各种信号中的至少一个信号。

图8是示出集成电路100c附接于测试板20d并且测试集成电路100c的另一示例的图。在图8中，为防止附图不必要地复杂，第二连接焊盘135和第三连接焊盘127示为集成连接焊盘127/135，并且第一测试端口21和第二测试端口23也示为集成测试端口21/23。

与图6相比，测试装置30b可利用各针尖31分别探测测试板20d的各第三电阻器R3的第七电压V7。测试装置30b可包括根据第三电阻器R3的第七电压V7计算校准码的校准块32。

校准块32可包括与参照图1、图5或图7描述的第一电流产生单元12a、12b或12c和校准单元14a、14b或14c相似但更加复杂的组件，并且包括执行用于执行这些组件的功能的命令的处理器。测试装置30b可通过集成测试端口21/23和集成连接焊盘127/135将校准块32计算的各校准码分别发送至各集成电路100c。

图9是示出根据本发明构思的实施例的集成电路100c、测试板20d和测试装置30b计算码“CODE”的示例的流程图。在实施例中，图8中示出了在第一操作模式(即，校准模式)的第二子操作模式中计算码“CODE”(例如，校准码)的方法。

参照图7、图8和图9，在操作S110中，测试装置30b可向集成电路100c通知第二子操作模式(即，外部校准模式)。例如，测试装置30b可通过第一测试端口21或第二测试端口23向集成电路100c的偏置电流产生块120c通知外部校准模式。

在操作S115中，集成电路100c的偏置电流产生块120c可进入第二子操作模式(即，外部校准模式)。在外部校准模式中，校准逻辑123可不产生码“CODE”。在操作S120中，测试装置30b可将码“CODE”发送至集成电路100c。

在操作S125中，通过使第四电流I4从第二电流产生单元13c流过测试板20d的第三电阻器R3，集成电路100c的偏置电流产生块120c可产生第七电压V7。在操作S130中，测试装置30b可检测测试板20d的第三电阻器R3两端的第七电压V7。在实施例中，可同时执行操作S120、操作S125和操作S130。测试装置30b可改变码“CODE”的值，并且可将操作S120至操作S130执行两次或更多次。

在操作S135中，测试装置30b可根据第七电压V7计算码“CODE”。例如，测试装置30b可对第七电压V7的电平执行线性逼近，并且可计算对应于第七电压V7的目标电平的校准码。

在操作S140中，测试装置30b可将校准码发送至集成电路100c的偏置电流产生块120c。例如，可通过第一测试端口21或者第二测试端口23将码“CODE”发送至集成电路100c的偏置电流产生块120c。

在操作S145中，集成电路100c的偏置电流产生块120c可将发送的校准码存储至电熔丝136。在操作S150中，测试装置30b可向集成电路100c的偏置电流产生块120c通知外部校准模式结束。

然后，当通过断电操作或复位操作初始化码“CODE”和第一可变电阻器VR1的电阻值时，集成电路100c的偏置电流产生块120c可根据存储在电熔丝136中的校准码校准第一可变电阻器VR1的电阻值。

图10是示出根据本发明构思的示例性实施例的集成电路100d和测试板20c的的图。为了简单描述，与图7的集成电路100c的组件不同的组件由粗线标出。参照图10，集成电路100d可位于测试板20c上。集成电路100d包括电压产生块110、偏置电流产生块120d和外围块130。

图10的第一电流产生单元12d可与图7的第一电流产生单元12c具有相同构造，并且可与图7的第一电流产生单元12c相同地操作。因此，为避免冗余，将省略与第一电流产生单元12d相关的额外描述。图10的第二电流产生单元13d可与图7的第二电流产生单元13c具有相同构造，并且可与图7的第二电流产生单元13c相同地操作。因此，为避免冗余，将省略与第二电流产生单元13d相关的额外描述。

与图7的校准单元14c相比，图10的校准单元14d可包括第二可变电阻器VR2而不是第二电阻器R2。可通过校准逻辑123或者通过外部测试装置调整第二可变电阻器VR2的电阻值。在方程1中，第二电阻器R2可由第二可变电阻器VR2替代。因此，第三电压V3的电平可随着第二可变电阻器VR2的电阻值而变化。

根据方程1和方程2，校准单元14d产生码“CODE”，其允许第二可变电阻器VR2同第一电阻器R1的比率VR2/R1与第三电阻器R3同第一可变电阻器VR1的比率R3/VR1相同。因此，可通过调整第二可变电阻器VR2的电阻值来调整第三电阻器R3同第一可变电阻器VR1的比率。例如，第二可变电阻器VR2的电阻值可随工艺变化或设计目标而变化。

在实施例中，参照图1或5描述的集成电路100a或100b的第二电阻器R2也可由第二可变电阻器VR2替代。如参照图5的描述，在完成测试操作之后，第一连接焊盘124或第三连接焊盘127可用于传送包括时钟信号的各种信号中的至少一个信号。

图11是示出根据本发明构思的示例性实施例的集成电路100e和测试板20c的图。参照图11，集成电路100e可位于测试板20c上。集成电路100e包括电压产生块110、偏置电流产生块120e和外围块130。

图11的第一电流产生单元12e可与图10的第一电流产生单元12d具有相同构造，并且可与图10的第一电流产生单元12d相同地操作。因此，为避免冗余，将省略与第一电流产生单元12e相关的额外描述。图11的第二电流产生单元13e可与图10的第二电流产生单元13d具有相同构造，并且可与图10的第二电流产生单元13d相同地操作。因此，为避免冗余，将省略与第二电流产生单元13e相关的额外描述。

与图10的校准单元14d相比，图11的校准单元14e包括寄存器125、第四多路复用器122_4和第三连接焊盘127。寄存器125可存储通过第二测试端口23和第三连接焊盘127从外部测试装置发送的码“CODE”。

第四多路复用器122_4可输出存储在寄存器125中的码“CODE”和从第三连接焊盘127发送的码“CODE”之一。可将从第四多路复用器122_4输出的码“CODE”发送至第一可变电阻器VR1，并且可将其发送至外围块130。

可将码“CODE”(例如，校准码)编程到电熔丝136(例如，如参照图10的描述)。在第二操作模式(即，正常操作模式)中，外围块130可将编程到电熔丝136的码“CODE”(例如，校准码)提供至寄存器125。

如参照图5的描述，在完成测试操作之后，可使用第一连接焊盘124或第三连接焊盘127传送包括时钟信号的各种信号中的至少一个信号。

图12是示出根据本发明构思的示例性实施例的包括集成电路100f的半导体装置10b的图。参照图12，集成电路100f和第三电阻器R3可位于装置板11f上。集成电路100f包括电压产生块110、偏置电流产生块120f和外围块130。

图12的第一电流产生单元12f可与图1的第一电流产生单元12a具有相同构造，并且可与图1的第一电流产生单元12a相同地操作。因此，为避免冗余，将省略与第一电流产生单元12f相关的额外描述。图12的校准单元14f可与图1的校准单元14a具有相同构造，并且可与图1的校准单元14a相同地操作。因此，为避免冗余，将省略与校准单元14f相关的额外描述。

第二电流产生单元13f包括可变晶体管VTR、第二多路复用器122_2、第一连接焊盘124和第三电阻器R3。与图1的第二电流产生单元13a相比，第二电流产生单元13f可包括可变晶体管VTR而不包括图1中的第二放大器121_2、第一可变电阻器VR1、第三晶体管TR3和第四晶体管TR4。

可变晶体管VTR连接在功率节点与第二多路复用器122_2之间。可将第二电压V2供应至可变晶体管VTR的栅极。也就是说，可变晶体管VTR可对第一电流I1进行镜像处理并且输出第一电流I1。

可通过码“CODE”调整可变晶体管VTR的沟道的大小(例如，栅极的宽度)。也就是说，当第二电压V2均匀时，流过可变晶体管VTR的电流量可通过码“CODE”控制。可变晶体管VTR可对第一电流I1进行镜像处理，并且可根据码“CODE”调整第一电流I1的量与镜像电流的量的比率。

在第一操作模式(例如，校准模式)中，第二多路复用器122_2可将第一节点“S”与第二节点“A”连接。可变晶体管VTR可对第一电流I1进行镜像处理，以输出第四电流I4。可将通过第三电阻器R3产生的第四电流I4和第四电压V4提供至校准单元14f。

校准单元14f的第三放大器121_3可将第三电压V3与第四电压V4进行比较。如参照图3的描述，校准单元14f的校准逻辑123可产生允许第四电压V4与第三电压V3相同的码“CODE”(例如，校准码)。也就是说，校准单元14f可计算第四电流I4的量，使得去除了工艺变化的第三电压V3和应用了工艺变化的第四电压V4彼此相同。

当通过码“CODE”调整可变晶体管VTR的电流量时，可利用可变晶体管VTR校准应用于第一电阻器R1的工艺变化。因此，可变晶体管VTR可输出未应用工艺变化(或经过校准)的绝对电流，作为第二偏置电流IEXT。

在实施例中，当需要两个或更多个第二偏置电流IEXT时，可提供两个或更多个可变晶体管VTR。可将第二电压V2共同地供应至所述两个或更多个可变晶体管VTR的栅极。可通过码“CODE”共同地调整所述两个或更多个可变晶体管VTR的电流量。所述两个或更多个可变晶体管VTR可分别供应所述两个或更多个第二偏置电流IEXT。

图13是示出图12的第二电流产生单元13f的可变晶体管VTR的示例的图。参照图12和图13，可变晶体管VTR可包括第一校准晶体管CTR1至第五校准晶体管CTR5和开关单元SWB。第一校准晶体管CTR1连接在第一节点N1与第二节点N2之间。第一节点N1可与功率节点连接。第二节点N2可与第二多路复用器122_2的第一节点“S”连接。

在操作中，第一校准晶体管CTR1总是连接在第一节点N1与第二节点N2之间，而不管码“CODE”的值如何。第一校准晶体管CTR1可被称作基础校准晶体管。第一校准晶体管CTR1的沟道宽度(例如，栅极宽度)(或电流量)可确定图3的与第四电压V4相关联的曲线图中的竖直轴的截距值。

在操作中，第二校准晶体管CTR2至第五校准晶体管CTR5可根据码“CODE”的值选择性地连接在第一节点N1与第二节点N2之间。第二校准晶体管CTR2至第五校准晶体管CTR5的电流量可确定图3的与第四电压V4相关联的曲线图中的斜率。

第二校准晶体管CTR2至第五校准晶体管CTR5的大小(例如，栅极宽度)可根据二进制权重按照8:4:2:1的比率确定。在根据二元权重确定第二校准晶体管CTR2至第五校准晶体管CTR5的大小的情况下，可按照二进制方式调整可变晶体管VTR的大小(即，电流量)。

然而，不限于根据二进制权重确定第二校准晶体管CTR2至第五校准晶体管CTR5的大小。第二校准晶体管CTR2至第五校准晶体管CTR5的大小可根据调整可变晶体管VTR的电流量的方式而不同地确定。例如，校准晶体管CTR2至CTR4各自具有二进制加权值的比率的大小。本发明构思不限于此。例如，码“CODE”可具有温度计码，其中第二校准晶体管CTR2至第五校准晶体管CTR5可具有1:1:1:1的比率。

第二校准晶体管CTR2可与开关单元SWB的开关中的对应于第二校准晶体管CTR2的第一开关SW1一起连接在第一节点N1与第二节点N2之间。第一开关SW1可由作为码“CODE”的最高有效位的第三位(例如，CODE[3])控制。

第三校准晶体管CTR3可与开关单元SWB的开关中的对应于第三校准晶体管CTR3的第二开关SW2一起连接在第一节点N1与第二节点N2之间。第二开关SW2可由码“CODE”的第二位(例如，CODE[2])控制。

第四校准晶体管CTR4可与开关单元SWB的开关中的对应于第四校准晶体管CTR4的第三开关SW3一起连接在第一节点N1与第二节点N2之间。第三开关SW3可由码“CODE”的第一位(例如，CODE[1])控制。

第五校准晶体管CTR5可与开关单元SWB的开关中的对应于第五校准晶体管CTR5的第四开关SW4一起连接在第一节点N1与第二节点N2之间。第四开关SW4可由作为码“CODE”的最低有效位的第0位(例如，CODE[0])控制。

开关单元SWB的第一开关SW1至第四开关SW4可分别由码“CODE”的位CODE[3]至CODE[0]控制。开关单元SWB的第一开关SW1至第四开关SW4可通过码“CODE”独立地接通或关断。当接通特定开关时，与接通的开关关联的校准晶体管可连接在第一节点N1与第二节点N2之间。也就是说，可变晶体管VTR的大小或电流量可增大。

当关断特定开关时，与关断的开关关联的校准晶体管可不连接在第一节点N1与第二节点N2之间。也就是说，可变晶体管VTR的大小或电流量可减小。在实施例中，第一开关SW1至第四开关SW4可用晶体管实现。

图14是示出根据本发明构思的示例性实施例的集成电路100g和测试板20a的图。参照图14，集成电路100g和第三电阻器R3可位于测试板20a上。集成电路100g可包括电压产生块110、偏置电流产生块120g和外围块130。

图14的第一电流产生单元12g可与图5的第一电流产生单元12b具有相同构造，并且可与图5的第一电流产生单元12b相同地操作。因此，为避免冗余，将省略与第一电流产生单元12g相关的额外描述。图14的校准单元14g可与图5的校准单元14b具有相同构造，并且可与图5的校准单元14b相同地操作。因此，为避免冗余，将省略与校准单元14g相关的额外描述。

如参照图12的描述，第二电流产生单元13g包括可变晶体管VTR、第二多路复用器122_2、第一连接焊盘124和第三电阻器R3。如参照图12的描述，校准单元14g可产生允许第四电压V4与第三电压V3相同的码“CODE”(例如，校准码)。校准单元14g可通过根据码“CODE”调整可变晶体管VTR的电流量来校准工艺变化。

如参照图5的描述，校准码可存储在寄存器125中。在完成测试操作之后，可将校准码编程到电熔丝136。包括第三电阻器R3的测试板20a可与集成电路100g分离。当在第二操作模式(例如，正常操作模式)中将电力供应至集成电路100g时，外围块130可将编程到电熔丝136校准码提供至寄存器125。校准单元14g可将存储在寄存器125中的码“CODE”提供至可变晶体管VTR。例如，可在完成测试操作之后将集成电路100g安装在装置板(例如，图1的11a)上。集成电路100g的电熔丝136可存储在完成测试操作之后获得的校准码。在这种情况下，装置板不需要具有用于集成电路100g的外部电阻器来产生第二偏置电流IEXT。换句话说，集成电路100g可利用电熔丝136的校准码产生第二偏置电流IEXT。如上所述，当制造或测试集成电路100g时，可将校准码存储或编程至电熔丝136中。因此，可从装置板中省略外部电阻器。

在实施例中，如参照图6的描述，可将两个或更多个集成电路100g耦接至测试板20b并且可测试所述两个或更多个集成电路100g。如参照图5的描述，在完成测试操作之后，第一连接焊盘124可用于传送包括时钟信号的各种信号中的至少一个信号。

图15是示出根据本发明构思的示例性实施例的集成电路100h和测试板20c的图。参照图15，集成电路100h和第三电阻器R3可位于测试板20c上。集成电路100h包括电压产生块110、偏置电流产生块120h和外围块130。

图15的第一电流产生单元12h可与图7的第一电流产生单元12c具有相同构造，并且可与图7的第一电流产生单元12c相同地操作。因此，为避免冗余，将省略与第一电流产生单元12h相关的额外描述。图15的校准单元14h可与图7的校准单元14c具有相同构造，并且可与图7的校准单元14c相同地操作。因此，为避免冗余，将省略与校准单元14h相关的额外描述。

如参照图12的描述，第二电流产生单元13h包括可变晶体管VTR、第二多路复用器122_2、第一连接焊盘124和第三电阻器R3。如参照图7的描述，第一操作模式(即，校准模式)可包括第一子操作模式(例如，内部校准模式)和第二子操作模式(例如，外部校准模式)。

在第一子操作模式(即，内部校准模式)中，如参照图12的描述，校准单元14h可产生允许第四电压V4与第三电压V3相同的码“CODE”。校准单元14h可通过根据码“CODE”调整可变晶体管VTR的电流量来校准工艺变化。

在第二子操作模式(即，外部校准模式)中，如参照图7的描述，可通过测试板20c从外部测试装置发送码“CODE”。

在完成测试操作之后，可将码“CODE”(例如，校准码)编程到电熔丝136。包括第三电阻器R3的测试板20c可与集成电路100h分离。在第二操作模式(即，正常操作模式)中，外围块130可将编程到电熔丝136的码“CODE”(例如，校准码)提供至寄存器125。校准单元14h可将存储在寄存器125中的码“CODE”提供至可变晶体管VTR。

在实施例中，如参照图8的描述，可将两个或更多个集成电路100h耦接至测试板20d并且可测试所述两个或更多个集成电路100h。如参照图5的描述，在完成测试操作之后，第一连接焊盘124或第三连接焊盘127可用于传送包括时钟信号的各种信号中的至少一个信号。

图16是示出根据本发明构思的示例性实施例的集成电路100i和测试板20c的图。为了简单描述，与图15的集成电路100h的组件不同的组件由粗线标出。参照图16，集成电路100i和第三电阻器R3可位于测试板20c上。集成电路100i可包括电压产生块110、偏置电流产生块120i和外围块130。

图16的第一电流产生单元12i可与图15的第一电流产生单元12h具有相同构造，并且可与图15的第一电流产生单元12h相同地操作。因此，为避免冗余，将省略与第一电流产生单元12i相关的额外描述。图16的第二电流产生单元13i可与图15的第二电流产生单元13h具有相同构造，并且可与图15的第二电流产生单元13h相同地操作。因此，为避免冗余，将省略与第二电流产生单元13i相关的额外描述。

与图15的校准单元14h相比，图16的校准单元14i可包括第二可变电阻器VR2而不是第二电阻器R2。可通过校准逻辑123或者通过外部测试装置调整第二可变电阻器VR2的电阻值。如参照图10的描述，校准单元14i可将工艺变化应用于可变晶体管VTR，以校准可变晶体管VTR的镜像比率。

除以上描述之外，校准单元14i还可通过调整第二可变电阻器VR2的电阻值来调整可变晶体管VTR的镜像比率，以调整第二可变电阻器VR2同第一电阻器R1的比率VR2/R1。

在实施例中，参照图12或图14描述的集成电路100f或100g的第二电阻器R2也可由第二可变电阻器VR2替代。如参照图5的描述，在完成测试操作之后，第一连接焊盘124或第三连接焊盘127可用于传送包括时钟信号的各种信号中的至少一个信号。

图17是示出根据本发明构思的示例性实施例的集成电路100j和测试板20c的图。参照图17，集成电路100j和第三电阻器R3可位于测试板20c上。集成电路100j可包括电压产生块110、偏置电流产生块120j和外围块130。

图17的第一电流产生单元12j可与图16的第一电流产生单元12i具有相同构造，并且可与图16的第一电流产生单元12i相同地操作。因此，为避免冗余，将省略与第一电流产生单元12j相关的额外描述。图17的第二电流产生单元13j可与图16的第二电流产生单元13i具有相同构造，并且可与图16的第二电流产生单元13i相同地操作。因此，为避免冗余，将省略与第二电流产生单元13j相关的额外描述。

与图16的校准单元14i相比，图17的校准单元14j包括寄存器125、第四多路复用器122_4和第三连接焊盘127。寄存器125可存储通过第二测试端口23和第三连接焊盘127从外部测试装置发送的码“CODE”(例如，校准码)。

第四多路复用器122_4可输出存储在寄存器125中的码“CODE”和从第三连接焊盘127发送的码“CODE”之一。可将从第四多路复用器122_4输出的码“CODE”发送至可变晶体管VTR并且可将其发送至外围块130。

可将码“CODE”(例如，校准码)编程到电熔丝136。在第二操作模式(即，正常操作模式)中，外围块130可将编程到电熔丝136的码“CODE”(例如，校准码)提供至寄存器125。

如参照图5的描述，在完成测试操作之后，第一连接焊盘124或者第三连接焊盘127可用于传送包括时钟信号的各种信号中的至少一个信号。

图18是示出参照图1至17描述的外围块130的第一子块131的示例的图。在实施例中，第一子块131可具有包括内部电阻器的放大器。参照图18，第一子块131可包括第一放大器晶体管ATR1至第六放大器晶体管ATR6以及第一放大器电阻器AR1和第二放大器电阻器AR2。

第一放大器晶体管ATR1可接收第一偏置电流IP。第一放大器晶体管ATR1可对将被发送至第二放大器晶体管ATR2的第一偏置电流IP进行镜像处理。第二放大器晶体管ATR2可根据第一放大器晶体管ATR1的大小和第二放大器晶体管ATR2的大小的比率复制第一偏置电流IP，因此，第一放大器电流AI1可流过第二放大器晶体管ATR2。第一放大器电流AI1的量可受工艺变化影响。

第三放大器晶体管ATR3可对将被发送至第四放大器晶体管ATR4的第一放大器电流AI1进行镜像处理。第四放大器晶体管ATR4可根据第三放大器晶体管ATR3的大小与第四放大器晶体管ATR4的大小的比率复制第一放大器电流AI1，因此，第二放大器电流AI2可流过第四放大器晶体管ATR4。第二放大器电流AI2的量可受工艺变化影响。

第五放大器晶体管ATR5和第一放大器电阻器AR1可串联连接在第四放大器晶体管ATR4与地节点之间。第六放大器晶体管ATR6和第二放大器电阻器AR2可串联连接在第四放大器晶体管ATR4与地节点之间。

第四放大器晶体管ATR4可将第二放大器电流AI2供应至第五放大器晶体管ATR5和第六放大器晶体管ATR6。在实施例中，第四放大器晶体管ATR4供应的第二放大器电流AI2被供应至应用了工艺变化的第一放大器电阻器AR1和第二放大器电阻器AR2。因此，如参照方程1的描述，工艺变化可在第一子块131中被抵消。

图19是示出参照图1至17描述的外围块130的第二子块132的示例的图。在实施例中，第二子块132可包括充电泵。参照图19，第二子块132可包括第一泵晶体管PTR1至第五泵晶体管PTR5、第五开关SW5和第六开关SW6以及电容器C。

第一泵晶体管PTR1可接收第二偏置电流IEXT。第一泵晶体管PTR1可对将被发送至第二泵晶体管PTR2和第三泵晶体管PTR3的第二偏置电流IEXT进行镜像处理。

第二泵晶体管PTR2可根据第一泵晶体管PTR1的大小与第二泵晶体管PTR2的大小的比率复制第二偏置电流IEXT，因此，第一泵电流PI1可流过第二泵晶体管PTR2。第一泵电流PI1的量不必受工艺变化影响。

第三泵晶体管PTR3可根据第一泵晶体管PTR1的大小与第三泵晶体管PTR3的大小的比率复制第二偏置电流IEXT，因此，第二泵电流PI2可流过第三泵晶体管PTR3。第二泵电流PI2的量不必受工艺变化影响。

第四泵晶体管PTR4可对将被发送至第五泵晶体管PTR5的第一泵电流PI1进行镜像处理。第五泵晶体管PTR5可根据第四泵晶体管PTR4的大小与第五泵晶体管PTR5的大小的比率复制第一泵电流PI1，因此，第三泵电流PI3可流过第五泵晶体管PTR5。第三泵电流PI3的量不必受工艺变化影响。

响应于下行信号DN，第五开关SW5可将第二泵电流PI2供应至电容器C，或者可不将第二泵电流PI2供应至电容器C。响应于上行信号UP，第六开关SW6可将第三泵电流PI3供应至电容器C，或者可不将第三泵电流PI3供应至电容器C。

第二泵电流PI2和第三泵电流PI3可不通过受工艺变化影响的电阻器。因此，可不将工艺变化应用于第二子块132的组件。

图20是示出参照图1至17描述的外围块130的第三子块133的示例的图。在实施例中，第三子块133可包括发送器TX和接收器RX。

参照图20，发送器TX可将传出数据DAT_T发送至第一发送节点TXN1和第二发送节点TXN2。从第一发送节点TXN1和第二发送节点TXN2输出的信号可互补。例如，第一发送节点TXN1和第二发送节点TXN2可被包括在第二连接焊盘135中。

接收器RX可通过第一接收节点RXN1和第二接收节点RXN2接收引入数据DAT_R。通过第一接收节点RXN1和第二接收节点RXN2接收的信号可互补。例如，第一接收节点RXN1和第二接收节点RXN2可被包括在第二连接焊盘135中。

作为终端电阻，可分别将第三可变电阻器VR3和第四可变电阻器VR4连接至第一发送节点TXN1和第二发送节点TXN2。第三可变电阻器VR3和第四可变电阻器VR4可被称作形成在例如集成电路100a中的片上终端电阻器。第三可变电阻器VR3可连接在功率节点与第一发送节点TXN1之间，并且第四可变电阻器VR4可连接在功率节点与第二发送节点TXN2之间。

同样地，作为终端电阻，可分别将第五可变电阻器VR和第六可变电阻器VR6连接至第一接收节点RXN1和第二接收节点RXN2。第五可变电阻器VR5和第六可变电阻器VR6也可被称作形成在例如图1的集成电路100a中的片上终端电阻器。第五可变电阻器VR5可连接在功率节点与第一接收节点RXN1之间，并且第六可变电阻器VR6可连接在功率节点与第二接收节点RXN2之间。第一接收节点RXN1和第二接收节点RXN2可被包括在第二连接焊盘135中。

应该校准用作终端电阻的第三可变电阻器VR3至第六可变电阻器VR6，以去除工艺变化。在本发明构思的半导体装置10a至10j中的每一个中，从偏置电流产生块120a至120j中的每一个输出的码“CODE”(例如，校准码)可用于校准第三可变电阻器VR3至第六可变电阻器VR6，而不用修正。

在实施例中，如参照图2的描述，第一可变电阻器VR1可通过码“CODE”控制，以校准工艺变化。在用与第一可变电阻器VR1相同的复制品实现第三可变电阻器VR3至第六可变电阻器VR6的情况下，可通过码“CODE”(例如，校准码)去除应用于第三可变电阻器VR3至第六可变电阻器VR6的工艺变化。

例如，如参照图2的描述，第三可变电阻器VR3至第六可变电阻器VR6中的第二校准电阻器CR2至第五校准电阻器CR5可按照以下方式构造：第二校准电阻器CR2至第五校准电阻器CR5的电阻值增加至双倍。第一校准电阻器CR1的电阻值可设为与第二校准电阻器CR2的电阻值相同。

当码“CODE”的值是中间值时，第三可变电阻器VR3至第六可变电阻器VR6中的每一个可具有中间值。第一校准电阻器CR1至第五校准电阻器CR5的电阻值可设为使得第三可变电阻器VR3至第六可变电阻器VR6的电阻值中的每一个的中间值是第三可变电阻器VR3至第六可变电阻器VR6中的每一个的目标电阻值。

在制造第三可变电阻器VR3至第六可变电阻器VR6之后，第三可变电阻器VR3至第六可变电阻器VR6中的每一个的电阻值可通过工艺变化改变。码“CODE”可用于从第三可变电阻器VR3至第六可变电阻器VR6中的每一个中去除工艺变化并且将第三可变电阻器VR3至第六可变电阻器VR6中的每一个的电阻值调整为目标电阻值。

在实施例中，如参照图13的描述，校准晶体管CTR1至CTR5的大小的比率可与图2的第一校准电阻器CR1至第五校准电阻器CR5的电阻值的比率相反地设置。由于电流和电阻具有反比关系，在第一校准电阻器CR1至第五校准电阻器CR5的电阻值的比率与可变晶体管VTR的校准晶体管CTR1至CTR5的大小的比率相反地设置的情况下，可通过校准码去除应用于第三可变电阻器VR3至第六可变电阻器VR6的工艺变化。

用于调整可变晶体管VTR的大小(即，电流量)的码“CODE”(例如，校准码)可直接用于调整第三可变电阻器VR3至第六可变电阻器VR6的电阻值，从而去除工艺变化。

图21是示出参照图1至17描述的外围块130的第四子块134的示例的图。在实施例中，第四子块134可包括发送器TX和接收器RX。

参照图21，发送器TX可将传输数据DAT_T发送至第一发送节点TXN1和第二发送节点TXN2。从第一发送节点TXN1和第二发送节点TXN2输出的信号可互补。例如，第一发送节点TXN1和第二发送节点TXN2可被包括在第二连接焊盘135中。

作为终端电阻，第三可变电阻器VR3和第四可变电阻器VR4可连接在第一发送节点TXN1与发送器TX之间和第二发送节点TXN2与发送器TX之间。第三可变电阻器VR3和第四可变电阻器VR4可与参照图20的描述相同地实现，并且可通过码“CODE”按照相同方式控制。

作为终端电阻，第五可变电阻器VR5和第六可变电阻器VR6可连接在第一接收节点RXN1与第二接收节点RXN2之间。第五可变电阻器VR5和第六可变电阻器VR6可与参照图20的描述相同地实现，并且可通过码“CODE”按照相同方式控制。第一接收节点RXN1和第二接收节点RXN2可被包括在第二连接焊盘135中。

图22是示出参照图1至图11描述的第一可变电阻器VR1和参照图20和图21描述的第三可变电阻器VR3至第六可变电阻器VR6的图。参照图22，用作终端电阻的第三可变电阻器VR3至第六可变电阻器VR6可用第一可变电阻器VR1的复制品实现，以通过相同的码“CODE”控制。

第一可变电阻器VR1的第一校准电阻器CR1可具有第一电阻值RV1。第一电阻值RV1根据码“CODE”确定第四电压V4的竖直轴的截距值。可根据第一可变电阻器VR1的目标电阻值确定第一可变电阻器VR1的第一电阻值RV1。

第三可变电阻器VR3至第六可变电阻器VR6中的每一个的第一校准电阻器CR1可具有第三电阻值RV3。第三可变电阻器VR3至第六可变电阻器VR6中的每一个的第三电阻值RV3可根据第三可变电阻器VR3至第六可变电阻器VR6中的每一个的目标电阻值确定。第三可变电阻器VR3至第六可变电阻器VR6的第三电阻值RV3可与第一可变电阻器VR1的第一电阻值RV1无关。

第一可变电阻器VR1的第二校准电阻器CR2可具有第二电阻值RV2。可针对二进制控制按照1:2:4:8的比率确定第二校准电阻器CR2至第五校准电阻器CR5的电阻值。可根据第一可变电阻器VR1的目标电阻值确定第二校准电阻器CR2的第二电阻值RV2。

用作终端电阻的第三可变电阻器VR3至第六可变电阻器VR6的第二校准电阻器CR2至第五校准电阻器CR5可用第一可变电阻器VR1的第二校准电阻器CR2至第五校准电阻器CR5的复制品实现，以通过相同的码“CODE”控制。

详细地说，第三可变电阻器VR3至第六可变电阻器VR6的第二校准电阻器CR2至第五校准电阻器CR5的电阻值可像第一可变电阻器VR1那样按照1:2:4:8的比率确定。可根据第三可变电阻器VR3至第六可变电阻器VR6的目标电阻值确定第三可变电阻器VR3至第六可变电阻器VR6中的第二校准电阻器CR2的第四电阻值RV4。

图23是示出对应于参照图12至图17描述的可变晶体管VTR的可变晶体管CTR和参照图20和图21描述的第三可变电阻器VR3至第六可变电阻器VR6的图。参照图23，用作终端电阻的第三可变电阻器VR3至第六可变电阻器VR6可用可变晶体管CTR的复制品实现，以通过相同的码“CODE”控制。

可变晶体管CTR的第一校准晶体管CTR1可具有第一大小SZ1。例如，晶体管的大小可指示晶体管的栅极的宽度。当将相同的电压施加至晶体管的栅极时，晶体管的大小可确定流过晶体管的电流的量。

可变晶体管CTR的第一校准晶体管CTR1的第一大小SZ1根据码“CODE”确定第四电压V4的竖直轴的截距值。可根据可变晶体管CTR的目标电流量确定可变晶体管CTR的第一校准晶体管CTR1的第一大小SZ1。

第三可变电阻器VR3至第六可变电阻器VR6中的每一个的第一校准电阻器CR1可具有第三电阻值RV3。可根据第三可变电阻器VR3至第六可变电阻器VR6的目标电阻值确定第三可变电阻器VR3至第六可变电阻器VR6的第三电阻值RV3。第三可变电阻器VR3至第六可变电阻器VR6的第三电阻值RV3可与可变晶体管CTR的第一校准晶体管CTR1的第一大小SZ1无关。

可变晶体管CTR的第五校准晶体管CTR5可具有第二大小SZ2。第二校准晶体管CTR2至第五校准晶体管CTR5的大小可针对二进制控制按照8:4:2:1的比率确定。

用作终端电阻的第三可变电阻器VR3至第六可变电阻器VR6的第二校准电阻器CR2至第五校准电阻器CR5可用可变晶体管CTR的第二校准晶体管CTR2至第五校准晶体管CTR5的复制品实现，以由相同的码“CODE”控制。

由于电阻值与电流量成反比，因此第二校准电阻器CR2至第五校准电阻器CR5可用可变晶体管CTR的第二校准晶体管CTR2至第五校准晶体管CTR5的相反复制品实现。

详细地说，第三可变电阻器VR3至第六可变电阻器VR6的第二校准电阻器CR2至第五校准电阻器CR5的电阻值可与可变晶体管CTR相反地确定，也就是说，按照1:2:4:8的比率确定。可根据第三可变电阻器VR3至第六可变电阻器VR6的目标电阻值确定第三可变电阻器VR3至第六可变电阻器VR6中的第二校准电阻器CR2的第四电阻值RV4。

可修改或改变校准电阻器的数量、校准晶体管的数量、校准电阻器的电阻值或者校准晶体管的大小而不受限制，同时利用复制品保持可变电阻器中的校准电阻器或者可变电阻器中的校准电阻器和可变晶体管中的校准晶体管。

在上述实施例中，通过利用术语“块”或“部分”来引用根据本发明构思的实施例的组件。可用各种硬件装置(例如，集成电路(IC)、专用IC(ASIC)、现场可编程门阵列(FPGA)和复杂可编程逻辑装置(CPLD))、硬件装置中驱动的固件、诸如应用的软件、或者硬件装置和软件的组合来实现“块”或“部分”。另外，“块”可包括用半导体装置实现的电路或知识产权(IP)。

返回参照图1，第一参考电流产生器可包括第一晶体管TR1、电阻器R1和第一电压比较器121_1。第二参考电流产生器可包括第三晶体管TR3、第一可变电阻器VR1和第二电压比较器121_2。第一偏置电流产生器可包括第二晶体管TR2。第一偏置电流产生器还可包括第二电阻器R2和第一多路复用器122_1。第二偏置电流产生器包括第四晶体管TR4。第二偏置电流产生器还可包括第二多路复用器和第一连接焊盘124。这些描述可应用于图5、图7、图10和图11的实施例。

返回参照图12，第一参考电流产生器可包括第一晶体管TR1、电阻器R1和第一电压比较器121_1。第一偏置电流产生器可包括第二晶体管TR2。第一偏置电流产生器还可包括第二电阻器R2和第一多路复用器122_1。第二偏置电流产生器包括可变晶体管VTR。第二偏置电流产生器还可包括第二多路复用器和第一连接焊盘124。这些描述可应用于图14、图15、图16和图17的实施例。

根据本发明构思，提供了复杂度降低并且制造成本降低的产生电流或电压的集成电路和产生集成电路的电流的方法。

虽然已参照本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员应该清楚，在不脱离权利要求阐述的本发明构思的精神和范围的情况下，可对其作出各种改变和修改。

Claims (22)

1.一种半导体装置，包括：

电压产生器，其产生参考电压；

第一参考电流产生器，其接收所述参考电压并产生参考电流；

非易失性存储器，其存储校准码；

第一偏置电流产生器，其对所述参考电流进行镜像处理，以产生第一偏置电流；以及

第二偏置电流产生器，其根据所述非易失性存储器的所述校准码调整所述参考电流，以产生第二偏置电流，

其中，所述第一偏置电流产生器包括晶体管、电阻器和第一多路复用器，并且

其中，所述第一多路复用器构造为：在校准模式下，将所述晶体管连接至所述电阻器，使得所述参考电流被镜像处理以在所述电阻器两端产生第一电压，并且在正常操作模式下，将所述晶体管连接至外围块，使得所述第一偏置电流被供应至所述外围块。

2.根据权利要求1所述的半导体装置，

其中，所述非易失性存储器包括电熔丝或可编程只读存储器。

3.根据权利要求1所述的半导体装置，

其中，所述第二偏置电流产生器包括并联布置的多个校准晶体管以及各自连接至所述多个校准晶体管中的对应的校准晶体管的多个第一开关，并且

其中，通过所述校准码控制所述多个第一开关，使得根据所述校准码确定所述第二偏置电流的电流量。

4.根据权利要求3所述的半导体装置，还包括：

片上终端电阻器，其包括并联布置的多个单元终端电阻器以及各自连接至对应的单元终端电阻器的多个第二开关，

其中，通过所述校准码控制所述多个第二开关，使得根据所述校准码确定所述片上终端电阻器的电阻值，并且

其中，通过相同的校准码控制所述多个第一开关和所述多个第二开关。

5.根据权利要求4所述的半导体装置，

其中，所述多个校准晶体管的数量和所述多个单元终端电阻器的数量相同。

6.根据权利要求5所述的半导体装置，

其中，所述校准码由多个二进制位表示，所述多个二进制位中的每一位控制所述多个第一开关中的对应的第一开关和所述多个第二开关中的对应的第二开关。

7.根据权利要求4所述的半导体装置，

其中，所述第二偏置电流产生器还包括与所述多个校准晶体管并联的基础校准晶体管，并且

其中，所述片上终端电阻器还包括与所述多个单元终端电阻器并联的基础终端电阻器。

8.根据权利要求4所述的半导体装置，

其中，所述多个校准晶体管具有按照二进制加权值的比率的大小，或者所述多个校准晶体管中的每一个具有相同的大小。

9.根据权利要求8所述的半导体装置，

其中，所述多个单元终端电阻器各自具有二进制加权电阻或者具有相同的电阻。

10.根据权利要求1所述的半导体装置，

其中，所述电阻器是可变电阻器。

11.根据权利要求3所述的半导体装置，还包括：

第一连接焊盘，其连接至测试板上的外部电阻器，

其中，所述外部电阻器在所述校准模式中连接至所述第一连接焊盘，在所述正常操作模式中与所述第一连接焊盘断开连接，

其中，所述第二偏置电流产生器还包括第二多路复用器，其中，所述第二多路复用器的输出连接至所述多个第一开关，所述第二多路复用器的第一输入连接至所述第一连接焊盘，并且所述第二多路复用器的第二输入连接至所述外围块，并且

其中，在所述校准模式中，控制所述第二多路复用器以将所述第二多路复用器的所述第一输入连接至所述第二多路复用器的所述输出，使得所述参考电流被镜像处理以流过所述第一连接焊盘和所述外部电阻器，从而在所述外部电阻器两端产生第二电压，并且在所述正常操作模式中，控制所述第二多路复用器以将所述第二多路复用器的所述第二输入连接至所述第二多路复用器的所述输出，使得所述第二偏置电流被供应至所述外围块。

12.根据权利要求11所述的半导体装置，

其中，在所述正常操作模式中，根据所述校准码选择性地接通所述多个第一开关中的每一个，以将所述第二偏置电流供应至所述外围块。

13.根据权利要求11所述的半导体装置，还包括：

电压比较器，其具有连接至所述第一多路复用器与所述电阻器之间的第一节点的第一输入、连接至所述第二多路复用器的所述第一输入与所述第一连接焊盘之间的第二节点的第二输入以及输出表示在所述校准模式中具有所述第一电压的所述第一节点与在所述校准模式中具有所述第二电压的所述第二节点之间的电压差的输出；以及

校准逻辑，其从所述电压比较器的所述输出接收所述电压差，并且基于所述电压差产生所述校准码。

14.根据权利要求13所述的半导体装置，

其中，所述第一节点具有所述参考电压。

15.根据权利要求13所述的半导体装置，

其中，所述第二偏置电流产生器还包括第三多路复用器，其中，所述第三多路复用器的第一输入连接至所述第二多路复用器的所述第一输入，所述第三多路复用器的第二输入连接至所述外围块，并且所述第三多路复用器的输出连接至所述第一连接焊盘，

其中，所述第三多路复用器的所述第一输入还连接至所述电压比较器的所述第二输入，并且

其中，在所述校准模式中，控制所述第三多路复用器以将所述第三多路复用器的所述第一输入连接至所述第三多路复用器的所述输出，使得所述第二节点具有所述第二电压，并且在所述正常操作模式中，控制所述第三多路复用器以将所述第三多路复用器的所述第二输入连接至所述第三多路复用器的所述输出，使得用于所述半导体装置的操作信号通过所述第一连接焊盘发送至所述外围块。

16.根据权利要求15所述的半导体装置，

其中，所述操作信号包括时钟信号。

17.根据权利要求13所述的半导体装置，还包括：

寄存器，其连接至所述校准逻辑的输出；以及

第四多路复用器，其包括连接至所述校准逻辑的第一输入、连接至所述寄存器的第二输入和连接至所述外围块和所述第二偏置电流产生器的所述多个第一开关的输出。

18.根据权利要求17所述的半导体装置，

其中，所述寄存器存储在所述校准模式中从所述校准逻辑产生的所述校准码，并且通过所述第四多路复用器将存储的所述校准码输出至所述第二偏置电流产生器的所述多个第一开关。

19.根据权利要求13所述的半导体装置，还包括：

第二连接焊盘；

寄存器；

第四多路复用器，其包括第一输入、连接至所述寄存器的第二输入和连接至所述外围块和所述第二偏置电流产生器的所述多个第一开关的输出；以及

第五多路复用器，其包括连接至所述校准逻辑的第一输入、连接至所述第二连接焊盘的第二输入和连接至所述寄存器和所述第四多路复用器的所述第一输入的输出。

20.根据权利要求19所述的半导体装置，

其中，所述校准模式包括内部校准模式和外部校准模式，并且

其中，在所述内部校准模式中，控制所述第五多路复用器以将所述第五多路复用器的所述第一输入连接至所述第五多路复用器的所述输出，使得所述校准码从所述校准逻辑发送至所述第四多路复用器的所述第一输入和所述寄存器，并且在所述外部校准模式中，控制所述第五多路复用器以将所述第五多路复用器的所述第二输入连接至所述第五多路复用器的所述输出，使得外部供应的校准码从所述第二连接焊盘发送至所述第四多路复用器的所述第一输入和所述寄存器。

21.根据权利要求11所述的半导体装置，还包括：

第二连接焊盘；

寄存器，其连接至所述第二连接焊盘；以及

第四多路复用器，其包括连接至所述第二连接焊盘的第一输入、连接至所述寄存器的第二输入和连接至所述外围块和所述第二偏置电流产生器的所述多个第一开关的输出。

22.根据权利要求21所述的半导体装置，

其中，在所述校准模式中，所述寄存器从所述第二连接焊盘接收外部供应的校准码，并且控制所述第四多路复用器以将所述第四多路复用器的所述第一输入连接至所述第四多路复用器的所述输出，使得在完成所述校准模式之后，所述外部供应的校准码被编程为所述非易失性存储器中的所述校准码，并且

其中，在所述正常操作模式中，所述寄存器接收被编程在所述非易失性存储器中的所述校准码，并且控制所述第四多路复用器以将所述第四多路复用器的所述第二输入连接至所述第四多路复用器的所述输出，使得将所述校准码从所述寄存器发送至所述第二偏置电流产生器的所述多个第一开关。

Images