JP4885633B2 - 送信装置およびそれを利用した伝送装置ならびに電子機器 - Google Patents
送信装置およびそれを利用した伝送装置ならびに電子機器 Download PDFInfo
- Publication number
- JP4885633B2 JP4885633B2 JP2006197456A JP2006197456A JP4885633B2 JP 4885633 B2 JP4885633 B2 JP 4885633B2 JP 2006197456 A JP2006197456 A JP 2006197456A JP 2006197456 A JP2006197456 A JP 2006197456A JP 4885633 B2 JP4885633 B2 JP 4885633B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- bias
- output
- transistors
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Amplifiers (AREA)
Description
この態様によれば、第1出力トランジスタと第1バイアストランジスタのペア、第2出力トランジスタと、第2バイアストランジスタのペア、第1トランジスタと第2トランジスタのペアが、同様に構成されることになる。
この場合、第3トランジスタに所定の第2バイアス電流が流れることにより、安定した第2電圧を生成することができる。
この場合、第3トランジスタと第4トランジスタの接続点の電位を、第1スイッチングトランジスタと第1出力トランジスタの接続点、第2スイッチングトランジスタと第2出力トランジスタの接続点の電位に揃えることができ、第2電圧を適切に生成することができる。
この態様によれば、高速な信号伝送が可能となる。
Claims (12)
- 送信すべき差動信号を、第1、第2出力端子を介して、電流信号として送信する送信装置であって、
電位が固定された固定電圧端子と前記第1出力端子との間に直列に接続された第1スイッチングトランジスタおよび第1出力トランジスタと、
前記固定電圧端子と前記第2出力端子との間に直列に接続された第2スイッチングトランジスタおよび第2出力トランジスタと、
前記第1スイッチングトランジスタと並列に、かつ前記固定電圧端子と前記第1出力端子との間に前記第1出力トランジスタと直列に設けられ、所定のバイアス電流を生成する第1バイアストランジスタと、
前記第2スイッチングトランジスタと並列に、かつ前記固定電圧端子と前記第2出力端子との間に前記第2出力トランジスタと直列に設けられ、所定のバイアス電流を生成する第2バイアストランジスタと、
を備え、
前記送信すべき差動信号のペアを、それぞれ前記第1、第2スイッチングトランジスタの制御端子に入力するとともに、
前記第1、第2出力トランジスタの制御端子を、所定の第1電圧にバイアスしたことを特徴とする送信装置。 - 前記第1、第2出力トランジスタの制御端子を、前記所定の第1電圧にバイアスするための第1バイアス回路をさらに備え、
前記第1バイアス回路は、
前記第1、第2出力トランジスタと制御端子が共通に接続された第1トランジスタと、
前記第1トランジスタの経路上に、一端が前記固定電圧端子に接続された第2トランジスタと、
を含み、前記第1、第2トランジスタを含む経路に、所定の第1バイアス電流を供給することを特徴とする請求項1に記載の送信装置。 - 前記第1、第2バイアストランジスタの制御端子を、所定の第2電圧にバイアスするための第2バイアス回路をさらに備え、
前記第2バイアス回路は、
前記第1、第2バイアストランジスタと制御端子が共通に接続された第3トランジスタを含み、
前記第3トランジスタを含む経路に、所定の第2バイアス電流を供給し、前記第3トランジスタの制御端子を、前記第2バイアス電流の経路上の一点に接続することを特徴とする請求項1または2に記載の送信装置。 - 前記第2バイアス回路は、
前記第3トランジスタと同一の経路上に直列に設けられ、その制御端子が、前記所定の第1電圧でバイアスされた第4トランジスタをさらに含むことを特徴とする請求項3に記載の送信装置。 - 前記第1、第2バイアストランジスタの制御端子を、所定の第2電圧にバイアスするための第2バイアス回路をさらに備え、
前記第2バイアス回路は、
前記第1、第2バイアストランジスタと制御端子が共通に接続された第3トランジスタを含み、
前記第3トランジスタを含む経路に、所定の第2バイアス電流を供給し、前記第3トランジスタの制御端子を、前記第2バイアス電流の経路上の一点に接続し、
前記第1トランジスタと、前記第1、第2出力トランジスタのサイズ比を1:M(Mは正の実数)、
前記第3トランジスタと、前記第1、第2バイアストランジスタのサイズ比を1:N(Nは正の実数)、
前記第1、第2バイアス電流の電流値の比をx:yとするとき、
xM/yNを、2倍から10倍の範囲に設定したことを特徴とする請求項2に記載の送信装置。 - 前記固定電圧端子は、接地端子であり、全てのトランジスタをNチャンネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)で構成したことを特徴とする請求項1または2に記載の送信装置。
- 送信すべき差動信号を、第1、第2出力端子を介して、電流信号として送信する送信装置であって、
電位が固定された固定電圧端子と前記第1出力端子との間に直列に接続された第1スイッチングトランジスタおよび第1出力トランジスタと、
前記固定電圧端子と前記第2出力端子との間に直列に接続された第2スイッチングトランジスタおよび第2出力トランジスタと、
前記第1、第2スイッチングトランジスタとそれぞれ並列に設けられ、所定のバイアス電流を生成する第1、第2バイアストランジスタと、
前記第1、第2バイアストランジスタの制御端子を、所定の第2電圧にバイアスするための第2バイアス回路と、
を備え、
前記送信すべき差動信号のペアを、それぞれ前記第1、第2スイッチングトランジスタの制御端子に入力するとともに、
前記第1、第2出力トランジスタの制御端子を、所定の第1電圧にバイアスし、
前記第2バイアス回路は、
前記第1、第2バイアストランジスタと制御端子が共通に接続された第3トランジスタを含み、
前記第3トランジスタを含む経路に、所定の第2バイアス電流を供給し、前記第3トランジスタの制御端子を、前記第2バイアス電流の経路上の一点に接続することを特徴とする送信装置。 - 前記第2バイアス回路は、
前記第3トランジスタと同一の経路上に直列に設けられ、その制御端子が、前記所定の第1電圧でバイアスされた第4トランジスタをさらに含むことを特徴とする請求項7に記載の送信装置。 - 送信すべき差動信号を、第1、第2出力端子を介して、電流信号として送信する送信装置であって、
電位が固定された固定電圧端子と前記第1出力端子との間に直列に接続された第1スイッチングトランジスタおよび第1出力トランジスタと、
前記固定電圧端子と前記第2出力端子との間に直列に接続された第2スイッチングトランジスタおよび第2出力トランジスタと、
前記第1、第2スイッチングトランジスタとそれぞれ並列に設けられ、所定のバイアス電流を生成する第1、第2バイアストランジスタと、
前記第1、第2出力トランジスタの制御端子を、前記所定の第1電圧にバイアスするための第1バイアス回路と、
前記第1、第2バイアストランジスタの制御端子を、所定の第2電圧にバイアスするための第2バイアス回路と、
を備え、
前記送信すべき差動信号のペアを、それぞれ前記第1、第2スイッチングトランジスタの制御端子に入力するとともに、
前記第1、第2出力トランジスタの制御端子を、所定の第1電圧にバイアスし、
前記第1バイアス回路は、
前記第1、第2出力トランジスタと制御端子が共通に接続された第1トランジスタと、
前記第1トランジスタの経路上に、一端が前記固定電圧端子に接続された第2トランジスタと、
を含み、前記第1、第2トランジスタを含む経路に、所定の第1バイアス電流を供給し、
前記第2バイアス回路は、
前記第1、第2バイアストランジスタと制御端子が共通に接続された第3トランジスタを含み、
前記第3トランジスタを含む経路に、所定の第2バイアス電流を供給し、前記第3トランジスタの制御端子を、前記第2バイアス電流の経路上の一点に接続し、
前記第1トランジスタと、前記第1、第2出力トランジスタのサイズ比を1:M(Mは正の実数)、
前記第3トランジスタと、前記第1、第2バイアストランジスタのサイズ比を1:N(Nは正の実数)、
前記第1、第2バイアス電流の電流値の比をx:yとするとき、
xM/yNを、2倍から10倍の範囲に設定したことを特徴とする送信装置。 - ひとつの半導体基板上に一体集積化されたことを特徴とする請求項1から9のいずれかに記載の送信装置。
- 請求項1から10のいずれかに記載の送信装置と、
前記送信装置の前記第1、第2出力端子に接続される差動信号線と、
前記差動信号線に流れる電流を電圧に変換し、増幅する受信装置と、
を備えることを特徴とする伝送装置。 - 請求項11に記載の伝送装置を備え、前記差動信号線を、本機器の可動部分に配置したことを特徴とする電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006197456A JP4885633B2 (ja) | 2006-07-19 | 2006-07-19 | 送信装置およびそれを利用した伝送装置ならびに電子機器 |
US11/879,933 US7595662B2 (en) | 2006-07-19 | 2007-07-19 | Transmission/reception apparatus for differential signals |
CN2007101371117A CN101110589B (zh) | 2006-07-19 | 2007-07-19 | 差动信号的传送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006197456A JP4885633B2 (ja) | 2006-07-19 | 2006-07-19 | 送信装置およびそれを利用した伝送装置ならびに電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008028577A JP2008028577A (ja) | 2008-02-07 |
JP4885633B2 true JP4885633B2 (ja) | 2012-02-29 |
Family
ID=39042513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006197456A Expired - Fee Related JP4885633B2 (ja) | 2006-07-19 | 2006-07-19 | 送信装置およびそれを利用した伝送装置ならびに電子機器 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4885633B2 (ja) |
CN (1) | CN101110589B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8223036B2 (en) * | 2008-08-15 | 2012-07-17 | Siemens Energy, Inc. | Wireless telemetry electronic circuitry for measuring strain in high-temperature environments |
US10365682B1 (en) * | 2018-09-12 | 2019-07-30 | Realtek Semiconductor Corp. | Multi-mode clock transmission network and method thereof |
WO2020084872A1 (ja) | 2018-10-24 | 2020-04-30 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路および半導体システム |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03109626A (ja) * | 1989-06-30 | 1991-05-09 | Toshiba Corp | 入出力回路 |
JPH0345045A (ja) * | 1989-07-13 | 1991-02-26 | Fujitsu Ltd | 信号入出力インタフェース回路 |
CN1206518A (zh) * | 1995-11-10 | 1999-01-27 | 艾利森电话股份有限公司 | 通用的接收装置 |
US6522174B2 (en) * | 2001-04-16 | 2003-02-18 | Intel Corporation | Differential cascode current mode driver |
JP3753712B2 (ja) * | 2003-08-13 | 2006-03-08 | ローム株式会社 | 伝送装置 |
JP3833634B2 (ja) * | 2003-08-13 | 2006-10-18 | ローム株式会社 | 伝送装置 |
KR100539249B1 (ko) * | 2004-02-06 | 2005-12-27 | 삼성전자주식회사 | 채널 전하에 의한 에러를 제거하는 전류 모드 트랜스미터 |
-
2006
- 2006-07-19 JP JP2006197456A patent/JP4885633B2/ja not_active Expired - Fee Related
-
2007
- 2007-07-19 CN CN2007101371117A patent/CN101110589B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
CN101110589A (zh) | 2008-01-23 |
JP2008028577A (ja) | 2008-02-07 |
CN101110589B (zh) | 2012-01-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7528636B2 (en) | Low differential output voltage circuit | |
JP4923442B2 (ja) | 差動信号伝送回路および差動信号伝送装置 | |
US20060202721A1 (en) | Differential comparator with extended common mode voltage range | |
US7825699B2 (en) | Receiver circuit having compensated offset voltage | |
JP2004350273A (ja) | 電圧モード電流補助式プリエンファシスドライバ | |
EP1548944B1 (en) | Receiving device | |
US7550999B2 (en) | Receiver capable of increasing operation speed with suppressing increase of power consumption | |
US7764086B2 (en) | Buffer circuit | |
JP2004153713A (ja) | 差動回路及びそれを備えた受信装置 | |
WO2008019009A1 (en) | Stacked buffers | |
JP4885633B2 (ja) | 送信装置およびそれを利用した伝送装置ならびに電子機器 | |
US20020186054A1 (en) | Sample and hold circuit | |
JP4928290B2 (ja) | 差動信号比較器 | |
US8558581B2 (en) | Analog rail-to-rail comparator with hysteresis | |
JP4837395B2 (ja) | オペアンプ装置 | |
JP3753712B2 (ja) | 伝送装置 | |
JP4371618B2 (ja) | 差動増幅回路 | |
JP2008028578A (ja) | 受信装置およびそれを利用した伝送装置ならびに電子機器 | |
JP2004112453A (ja) | 信号伝送装置 | |
US6593769B1 (en) | Differential, reduced swing buffer design | |
US20080061847A1 (en) | Driver circuit and method of controlling the same | |
US7595662B2 (en) | Transmission/reception apparatus for differential signals | |
KR20050015990A (ko) | 수신 장치 및 이를 이용한 전송 장치 | |
CN114637716A (zh) | 支持多种接口标准的放大器的负载电路及驱动电路 | |
US7230487B2 (en) | Amplifying device and converter thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090520 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110802 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111003 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111206 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111208 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |