JP4837395B2 - オペアンプ装置 - Google Patents

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Description

本発明はオペアンプ装置に関し、特に入力オフセットを調整するオフセット補正機能を有するオペアンプ装置に関する。
オペアンプ装置（以下、オペアンプと称す）の特性の１つに入力オフセット電圧がある。この入力オフセット電圧は、例えば負帰還接続したオペアンプにおける入力電圧と出力電圧との差電圧である。オペアンプにおいては、入力オフセット電圧がゼロとなることが理想的である。オペアンプの入力オフセット電圧を理想状態に近づけるために、この入力オフセット電圧を外部から調整することが行われている。入力オフセット電圧を外部から調整する技術が特許文献１（従来例１）に開示されている。
従来例１にかかるオフセット電圧補正回路１００を図５に示す。オフセット電圧補正回路１００は、非反転端子１１４に入力される入力電圧を電流増幅して次段に伝達する負帰還接続されたオペアンプ１０１を有している。オペアンプ１０１は、ＰＭＯＳトランジスタ１０２、１０３で構成される差動対と、ＮＭＯＳトランジスタ１０８、１０９で構成されるカレントミラーとを有している。ＮＭＯＳトランジスタ１０８、１０９のソースと接地電位との間には、それぞれオフセット調整用端子１１５、１１６を介してＮＭＯＳトランジスタ１１８、１１９が接続されている。ＮＭＯＳトランジスタ１１８、１１９のゲートには、スイッチ１２０、スイッチ１２１を介して電源電圧ＶＤＤ、あるいはスイッチ１２２、１２３を介してＤＡＣ（Digital Analog Converter）が生成する制御電圧が与えられる。
ＮＭＯＳトランジスタ１１８、１１９は、制御電圧によって、導通状態での抵抗値（オン抵抗値）が変化する。つまり、制御電圧によってＮＭＯＳトランジスタ１１８、１１９のゲートの電圧を制御することで、カレントミラーを構成するＮＭＯＳトランジスタ１０８、１０９の電流比を制御することが可能である。オフセット電圧補正回路１００は、この制御電圧でカレントミラーの電流比を制御することで、入力オフセット電圧を制御するものである。
特開平１１−８８０７１号公報
しかしながら、従来例１にかかるオフセット電圧補正回路１００は、制御電圧としてアナログ値を使用しなければならない。そのため、マイクロコンピュータ（以下、マイコンと称す）等の制御装置を用いて入力オフセット電圧を制御する場合、マイコンが出力するデジタル値の制御信号をＤＡＣ等の変換器を用いてアナログ値の制御信号に変換しなければならない。また、ＤＡＣを内蔵しないマイコンの場合は、オペアンプとマイコンとの間にＤＡＣを別途準備する必要がある。
一般的に、ＤＡＣは非常に面積が大きく、また、外部に接続する場合であってもＤＡＣを配置する基板面積が必要になる。そのため、ＤＡＣを搭載しなければならないシステムでは、機器の小型化や低価格化が困難である。
本発明にかかるオペアンプ装置は、外部装置からデジタル値で制御信号を受信する制御信号入力端子と、差動増幅回路の差動対を構成する第１及び第２のトランジスタと、前記差動対に所定の電流を供給する定電流回路と、前記定電流回路と前記第１のトランジスタとの間に配置され、第１の電位差を生成する第１の抵抗と、前記定電流回路と前記第２のトランジスタとの間に配置され、第２の電位差を生成する第２の抵抗とを有し、前記制御信号入力端子で受信した前記制御信号に応じて前記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値との比を変更するものである。
また、本発明にかかるオペアンプ装置は、デジタル値で制御信号を受信する制御信号入力端子と、差動増幅回路の差動対を構成する第１及び第２のトランジスタと、前記第１のトランジスタに流れる電流の大きさに応じて第１の電位を生成する第１の抵抗と、前記第２のトランジスタに流れる電流の大きさに応じて第２の電位を生成する第２の抵抗とを有し、前記制御信号入力端子で受信した前記制御信号に応じて前記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値との比を変更するものである。
本発明にかかるオペアンプ装置によれば、受信したデジタル値の制御信号に応じて、差動対を構成する第１及び第２のトランジスタの一方の端子（例えば、エミッタ端子）あるいは他方の端子（例えば、コレクタ端子）に接続される抵抗の抵抗比を変更することが可能である。ここで、第１、第２のトランジスタは差動対となっているため、一方の端子、あるいは他方の端子に接続される抵抗の抵抗値が変動すると第１のトランジスタの一方の端子と第２のトランジスタの一方の端子、あるいは第１のトランジスタの他方の端子と第２のトランジスタの他方の端子とに発生する電位に差が生じる。本発明にかかるオペアンプ装置は、この電位差により、第１及び第２のトランジスタの制御端子（例えば、ベース端子）の電位差を設定することによって、入力オフセット電圧を制御する。つまり、本発明にかかるオペアンプ装置は、デジタル値の制御信号をアナログ値に変更することなく入力オフセット電圧を制御することが可能である。
デジタル値で受信する制御信号に基づき入力オフセット電圧を制御できるオペアンプ装置を提供することが可能である。
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかるオペアンプ装置１０及びその周辺回路のブロック図を図１に示す。図１に示すように、本実施の形態のオペアンプ装置１０は、２つの入力端子（入力端子ＶＩＮ＋、ＶＩＮ−）と１つの出力端子（出力端子ＶＯＵＴ）とを有し、接地端子ＧＮＤが第１の電位（例えば、接地電位）に接続されており、電源端子ＶＣＣが第２の電位（例えば、電源ＰＷＲ）に接続されている。また、入力端子ＶＩＮ＋と入力端子ＶＩＮ−との間の電圧差を調整するデジタル値の制御信号が外部装置（例えば、マイコン（マイクロコンピュータ）１１）から入力される制御信号入力端子Ｄｉｎ１、Ｄｉｎ２とを有している。
オペアンプ装置１０は、入力端子ＶＩＮ＋と入力端子ＶＩＮ−との間に抵抗Ｒｉが接続されている。また、出力端子ＶＯＵＴは、入力端子ＶＩＮ−と接続されている。オペアンプ装置１０は、デジタル値の制御信号に基づき、入力端子ＶＩＮ＋、ＶＩＮ−間の電圧差（以降、入力オフセット電圧と称す）を設定する。この入力オフセット電圧と抵抗Ｒｉの抵抗値とに基づき設定された電流は、電源ＰＷＲと抵抗Ｒｉの一端との間に接続されるＬＥＤ（Light Emitting Diode）に供給され、ＬＥＤは供給される電流に応じて発光強度を変化させる。つまり、オペアンプ装置１０は、入力オフセット電圧を積極的に利用する例であり、制御信号に応じて入力オフセット電圧の大きさを制御することで、ＬＥＤに供給する電流量を制御して、ＬＥＤの発光強度を制御することが可能である。
オペアンプ装置１０について詳細に説明する。オペアンプ装置１０の回路図を図２に示す。図２に示すように、オペアンプ装置１０は、増幅部１２と出力部１３とを有している。
増幅部１２は、入力オフセット電圧を制御する制御部と、入力信号を受信する差動対とを有している。制御部は、電流制御回路１４と、定電流回路と、第１、第２の抵抗とを有している。
電流制御回路１４は、データバッファ１５、基準クロックバッファ１６、データ同期回路１７、シリアル／パラレル変換器１８を有している。データバッファ１５は、マイコン１１からデジタル値で送信されるデータ信号の一時記憶を行う。基準クロックバッファ１６は、データ信号とともに送信される基準クロックの一時記憶を行う。データ同期回路１７は、データ信号を基準クロックに同期させて、シリアルデータとしてデータ信号をシリアル／パラレル変換器１８に送信する。シリアル／パラレル変換器１８は、データ同期回路１７が送信するデータ信号と、ＰＮＰトランジスタＱ１２が出力する電流とが入力され、出力に複数の定電流回路が接続されている。シリアル／パラレル変換器１８は、入力されるデータ信号に基づき、接続される複数の定電流回路のうち少なくとも１つの定電流回路を選択し、選択された定電流回路に電流を供給する。
ここで、ＰＮＰトランジスタＱ１２が出力する電流は、ＰＮＰトランジスタＱ１２とカレントミラーを構成するＰＮＰトランジスタＱ１１に流れる電流と実質的に同じものである。ＰＮＰトランジスタＱ１１に流れる電流は、ＰＮＰトランジスタＱ１１のコレクタと接地端子ＧＮＤとの間に接続される電流源Ｉが生成する電流と実質的に同じものである。ここで、ＰＮＰトランジスタＱ１１とＰＮＰトランジスタＱ１２とのエミッタ面積比を変更することにより、カレントミラーの電流比が実質的に可変できることは容易に類推できる。
複数の定電流回路は、それぞれ２つのＰＮＰトランジスタで構成されるカレントミラーである。複数の定電流回路は、同じ構成であるため、ここでは、第１の定電流回路として、ＰＮＰトランジスタＱＭ１１、ＱＭ１２とで構成される定電流回路について説明する。ＰＮＰトランジスタＱＭ１１、ＱＭ１２のベース端子は互いに接続されており、エミッタ端子は、ともに電源端子ＶＣＣに接続されている。ＰＮＰトランジスタＱＭ１１のコレクタ端子は、ＰＮＰトランジスタＱＭ１１のベース端子に接続されている。また、ＰＮＰトランジスタＱＭ１１のコレクタ端子は、電流制御回路１４に接続されている。一方、ＰＮＰトランジスタＱＭ１２のコレクタ端子は、ノードＶ１に接続されている。
第１、第２の抵抗は、差動対を構成するＰＮＰトランジスタＱ１、Ｑ２のエミッタ端子の間に直列に接続される抵抗である。第１、第２の抵抗は、例えば直列に接続された複数の抵抗（図面の抵抗ＲＥ１〜ＲＥ４）の組み合わせで構成される。本実施の形態においては、抵抗ＲＥ１、ＲＥ２の間の接点（ノードＶ１）には、ＰＮＰトランジスタＱＭ１２を有する定電流回路が接続され、抵抗ＲＥ２、ＲＥ３の間の接点（ノードＶ２）には、ＰＮＰトランジスタＱＭ２２を有する定電流回路が接続され、抵抗ＲＥ３、ＲＥ４の接点（ノードＶ３）には、ＰＮＰトランジスタＱＭ３２を有する定電流回路が接続され、抵抗ＲＥ４とＮＰＮトランジスタＱ２のエミッタ端子との接点（ノードＶ４）には、ＰＮＰトランジスタＱＭ４２を有する定電流回路が接続される。
複数の抵抗のうち、電流制御回路１４が電流を供給する定電流回路が接続される接点とＰＮＰトランジスタＱ１との間に接続される抵抗が第１の抵抗となり、定電流回路が接続される接点とＰＮＰトランジスタＱ２との間に接続される抵抗が第２の抵抗となる。例えば、電流制御回路１４がＰＮＰトランジスタＱＭ３１に電流を供給する場合、抵抗ＲＥ１〜ＲＥ３が第１の抵抗となり、抵抗ＲＥ４が第２の抵抗となる。なお、電流制御回路１４がＰＮＰトランジスタＱＭ４１に電流を供給する場合、抵抗ＲＥ１〜ＲＥ４が第１の抵抗となり、第２の抵抗は実質的にゼロΩの抵抗となる。この抵抗ＲＥ１〜ＲＥ４は、仕様に応じて適宜設定することが可能である。本実施の形態では、基準抵抗値をＲとして抵抗ＲＥ１〜ＲＥ４の抵抗値の比を、ＲＥ１：ＲＥ２：ＲＥ３：ＲＥ４＝８Ｒ：４Ｒ：２Ｒ：Ｒとする。
差動対は、第１、第２のトランジスタ（例えば、ＰＮＰトランジスタＱ１、Ｑ２）で構成される。ＰＮＰトランジスタＱ１、Ｑ２は、それぞれ制御端子（例えば、ベース端子）、一方の端子（例えば、エミッタ端子）、他方の端子（例えば、コレクタ端子）を有している。ＰＮＰトランジスタＱ１は、ベース端子に入力端子ＶＩＮ＋が接続されており、エミッタ端子とベース端子との電位差に基づいて、エミッタ端子からコレクタ端子に向かって流れる電流を制御する。ＰＮＰトランジスタＱ２は、ベース端子に入力端子ＶＩＮ＋が接続されており、エミッタ端子とベース端子との電位差に基づいて、エミッタ端子からコレクタ端子に向かって流れる電流を制御する。
ＰＮＰトランジスタＱ１、Ｑ２のコレクタ端子と接地端子ＧＮＤとの間には、それぞれ抵抗Ｒ１、Ｒ２が接続されている。ＰＮＰトランジスタＱ１のコレクタ端子と抵抗Ｒ１との間の接点は、増幅部１２の第１の出力端子となっている。また、ＰＮＰトランジスタＱ２のコレクタ端子と抵抗Ｒ２との間の接点は、増幅部１２の第２の出力端子となっている。なお、本実施の形態では、抵抗Ｒ１、Ｒ２は、実質的に同じ抵抗値の抵抗である。
出力部１３は、増幅部１２の出力に基づいて、出力トランジスタＱ３を制御する。出力トランジスタＱ３は、エミッタ端子が接地端子ＧＮＤに接続されており、コレクタ端子が出力端子ＶＯＵＴに接続されている。また、出力トランジスタＱ３のベース端子には、抵抗Ｒ４を介して電流が供給されている。出力トランジスタＱ３は、ベース端子に供給される電流の電流量に応じてコレクタ端子からエミッタ端子に向かって電流を流す。この電流は、入力端子ＶＩＮ＋、ＶＩＮ−の間の電位差と抵抗Ｒｉとによって決まる電流である。また、出力トランジスタＱ３のコレクタ端子と抵抗Ｒ４の一端との間に接続されるコンデンサＣ１と抵抗Ｒ５は、位相補償を行うものである。
出力トランジスタＱ３のベース端子に供給される電流は、増幅部１２の第１の出力端子と第２の出力端子の電圧に基づき生成されるＰＮＰトランジスタＱ８が供給する電流とＮＰＮトランジスタＱ５が引き抜く電流との差分によって求まる。
ＰＮＰトランジスタＱ８が供給する電流は、ＮＰＮトランジスタＱ６、Ｑ４によって構成されるカレントミラーと、ＰＮＰトランジスタＱ７、Ｑ８とによって構成されるカレントミラーによって生成される。ＮＰＮトランジスタＱ６は、エミッタ端子と接地端子ＧＮＤとの間に抵抗Ｒ３を有しており、ベース端子とコレクタ端子とが接続されている。また、ＮＰＮトランジスタＱ６のコレクタ端子には、ＰＮＰトランジスタＱ１１、Ｑ１３とで構成されるカレントミラーより電流源Ｉが生成する電流が供給される。ＮＰＮトランジスタＱ４は、エミッタ端子が増幅部１２の第１の出力端子に接続されており、この第１の出力端子の電圧とＮＰＮトランジスタＱ６に流れる電流とに基づいた電流をコレクタ端子からエミッタ端子に向かって流す。
ＰＮＰトランジスタＱ７は、コレクタ端子とベース端子とが接続されており、このコレクタ端子がＮＰＮトランジスタＱ４のコレクタ端子と接続されている。これによって、ＰＮＰトランジスタＱ８のエミッタ端子からコレクタ端子にはＮＰＮトランジスタＱ４のコレクタ端子からエミッタ端子に流れる電流と実質的に同じ電流が流れる。ここで、ＰＮＰトランジスタＱ７、Ｑ８で構成されるカレントミラーと電源端子ＶＣＣとの間には、ＰＮＰトランジスタＱ９、Ｑ１０で構成されるカレントミラーが接続される。このＰＮＰトランジスタＱ９、Ｑ１０で構成されるカレントミラーは、ＰＮＰトランジスタＱ７、Ｑ８で構成されるカレントミラーのアーリー効果の低減と、ベース電流補正とを行うものである。
一方、ＮＰＮトランジスタＱ５は、ＮＰＮトランジスタＱ６とカレントミラーを構成しており、エミッタ端子が増幅部１２の第２の出力端子に接続されている。ＮＰＮトランジスタＱ５は、ＮＰＮトランジスタＱ６に流れる電流と、第２の出力端子の電位に基づいてコレクタ端子からエミッタ端子に向かって流れる電流の電流量を制御する。
ここで、実施の形態１にかかるオペアンプ装置１０の動作を説明する。ここでは、一例として、差動対に供給する電流をノードＶ３より供給する場合について説明する。この場合、まずマイコン１１からオペアンプ装置１０にデジタル値の制御信号が送信される。制御信号に基づき、電流制御回路１４は、ＰＮＰトランジスタＱＭ３１への電流の供給を行う。これによって、差動対は、ノードＶ３から供給される電流に基づき動作する。このとき、ＰＮＰトランジスタＱＭ３１、ＱＭ３２で構成される定電流回路以外の定電流回路には電流は供給されない。
また、ノードＶ３から電流が供給されていることより、ノードＶ３は、ＰＮＰトランジスタＱ１、Ｑ２の共通接続点となる。本実施の形態においては、ＰＮＰトランジスタＱ１、Ｑ２は、それぞれエミッタ端子からコレクタ端子に流れる電流が実質的に同じになる状態で安定するように動作する。つまり、ＰＮＰトランジスタＱ１、Ｑ２のエミッタ端子とベース端子との電位差は実施的に同じになる。ノードＶ３に流れ込む電流をＩとすると、ノードＶ３からＰＮＰトランジスタＱ１のエミッタ端子に流れる電流は、Ｉ／２となり、ノードＶ３からＰＮＰトランジスタＱ２のエミッタ端子に流れる電流は、Ｉ／２となる。
また、共通接続点とＮＰＮトランジスタＱ１との間には抵抗ＲＥ１〜ＲＥ３が直列接続される。この抵抗ＲＥ１〜ＲＥ３は、例えば第１の抵抗として動作する。つまり、本説明では、第１の抵抗の両端にはＩ／２×（８Ｒ＋４Ｒ＋２Ｒ）の電圧が発生する。一方、共通接続点とＮＰＮトランジスタＱ２との間には抵抗ＲＥ４が直列接続される。この抵抗ＲＥ４は、例えば第２の抵抗として動作する。つまり、本説明では、第２の抵抗の両端にはＩ／２×Ｒの電圧が発生する。
以上の動作により、ＰＮＰトランジスタＱ１のエミッタ端子と、ＰＮＰトランジスタＱ２のエミッタ端子との電位差は、Ｉ／２×（８Ｒ＋４Ｒ＋２Ｒ）−Ｉ／２×Ｒ＝Ｉ／２×１３Ｒとなる。ここで、ＰＮＰトランジスタＱ１、Ｑ２のエミッタ端子とベース端子との電位差は、実質的に同じである。従って、入力端子ＶＩＮ＋と入力端子ＶＩＮ−との電位差は、Ｉ／２×１３Ｒとなる。なお、上記説明のＲは、基準抵抗値であり、例えば２Ｒであれば、基準抵抗値の２倍の抵抗値を示す。
つまり、本実施の形態の制御部は、第１の抵抗と第２の抵抗との抵抗値の差と差動対に供給する電流とに基づき、入力オフセット電圧を制御するものである。上記説明では、差動対に対してノードＶ３から電流を供給したが、例えばノードＶ２から差動対に対して電流を供給した場合、第１の抵抗（抵抗ＲＥ１、ＲＥ２）と第２の抵抗（抵抗ＲＥ３、ＲＥ４）との抵抗値の差は、（８Ｒ＋４Ｒ）−（２Ｒ＋Ｒ）＝９Ｒとなる。従って、ノードＶ２から差動対に対して電流を供給した場合、入力オフセット電圧はＩ／２×９Ｒとなる。
上記説明より、実施の形態１にかかるオペアンプ装置は、オペアンプ装置の外部に配置されるマイコンから送信されるデジタル値の制御信号に基づき、複数の定電流回路のうちいずれか１つの定電流回路に電流を供給する。これにより、差動対を構成する２つのトランジスタの間に直列接続される第１の抵抗と第２の抵抗との抵抗値の比を変更することで、入力オフセット電圧を制御する。つまり、実施の形態１にかかるオペアンプ回路によれば、デジタル値の制御信号をアナログ値の信号に変換することなく、入力オフセット電圧を制御することが可能である。これにより、従来では必要であったＤＡＣが必要なくなるため、システムの小型化と低コスト化が可能である。
実施の形態２
実施の形態２にかかるオペアンプ装置２０の回路図を図３に示す。実施の形態１にかかるオペアンプ装置１０では、差動対に電流を供給する接点と２つのトランジスタの間に接続される抵抗の比を変更して入力オフセット電圧を制御していた。これに対し、実施の形態２にかかるオペアンプ装置２０は、差動対を構成する２つのトランジスタの一方の端子（例えば、コレクタ端子）と接地端子ＧＮＤとの間に接続される抵抗の比率を変化させることで入力オフセット電圧を制御する。ここで、実施の形態１と実施の形態２とで同じ構成要素については、同一の符号を付して説明を省略する。
図３に示すように、実施の形態２にかかるオペアンプ装置２０は、増幅部２１と出力部１３とを有している。ここで、出力部１３については実施の形態１と同じであるため説明を省略する。増幅部２１は、制御部と差動対を有している。
制御部は、電流制御回路１４、複数の定電流回路、複数のスイッチ回路、第１、第２の抵抗を有している。ここで、電流制御回路１４と複数の定電流回路とは、実施の形態１と同様の構成であるため説明を省略する。また、実施の形態２にかかる第１の抵抗の一端は、ＰＮＰトランジスタＱ１のコレクタ端子と接続される。また、第１の抵抗の他端は、接地端子ＧＮＤに接続される。一方、第２の抵抗の一端は、ＰＮＰトランジスタＱ２のコレクタ端子と接続される。
また、第２の抵抗の他端は、接地端子ＧＮＤに接続される。本実施の形態では、第１の抵抗は、直列に接続される抵抗Ｒ１、ＲＣ１、ＲＣ３を有している。ここで、抵抗Ｒ１と抵抗ＲＣ１との間の接点をノードＶＣ１とし、抵抗ＲＣ１と抵抗ＲＣ３との間の接点をノードＶＣ３とする。一方、第２の抵抗は、直列に接続される抵抗Ｒ２１、２２、ＲＣ２、ＲＣ４を有している。ここで、抵抗Ｒ２２と抵抗ＲＣ２との間の接点をノードＶＣ２とし、抵抗ＲＣ２と抵抗ＲＣ４との間の接点をノードＶＣ４とする。
複数のスイッチ回路は、それぞれ定電流回路と第１あるいは第２の抵抗の間に接続される。ここでは一例として、４つの定電流回路と第１、第２の抵抗との間に接続される第１〜第４のスイッチ回路について説明する。
まず、第１の定電流回路と第１の抵抗とを接続する第１のスイッチ回路について説明する。第１のスイッチ回路は、抵抗ＲＳ１とＮＰＮトランジスタＱＳ１とを有している。抵抗ＲＳ１は、第１の定電流回路のＰＮＰトランジスタＱＭ１２のコレクタ端子と接地端子ＧＮＤとの間に接続されている。また、ＰＮＰトランジスタＱＭ１２のコレクタ端子と抵抗Ｒ１との間の接点には、ＮＰＮトランジスタＱＳ１のベース端子が接続されている。ＮＰＮトランジスタＱＳ１のエミッタ端子は、接地端子ＧＮＤに接続されており、コレクタ端子は、ノードＶＣ１に接続されている。
続いて、第２〜第４のスイッチ回路について説明する。第２〜第４のスイッチ回路は、第１のスイッチ回路と同様に抵抗とＮＰＮトランジスタとを有している。ここで、第２のスイッチ回路のＮＰＮトランジスタＱＳ２のコレクタ端子は、ノードＶＣ２に接続され、第３のスイッチ回路のＮＰＮトランジスタＱＳ３のコレクタ端子は、ノードＶＣ３に接続され、第４のスイッチ回路のＮＰＮトランジスタＱＳ４のコレクタ端子は、ノードＶＣ４に接続される。
実施の形態２にかかるオペアンプ装置の動作について説明する。ここでは、制御信号に基づきＰＮＰトランジスタＱＭ３１に電流が供給された場合を動作の一例として説明する。まず、制御信号入力端子Ｄｉｎ１、Ｄｉｎ２からデジタル値の制御信号が入力されると、制御信号に基づきＰＮＰトランジスタＱＭ３１に電流が供給され、ＰＮＰトランジスタＱＭ３２に電流が流れる。ＰＮＰトランジスタＱＭ３２が出力する電流に基づき、抵抗ＲＳ３の両端に電圧が発生する。この電流に基づきＮＰＮトランジスタＲＱ３が導通状態となる。このとき、ＮＰＮトランジスタＲＱ３のコレクタ端子とエミッタ端子との電位差は、約０Ｖ（具体的には０．１Ｖ程度）となる。
これにより、第１の抵抗は、抵抗Ｒ１、ＲＣ１が有効になっている状態となり、第２の抵抗は、抵抗Ｒ２１、Ｒ２２、ＲＣ２、ＲＣ４が有効になる状態となる。ここで、差動対を構成するＰＮＰトランジスタＱ１、Ｑ２が同じ電流を流す場合、第１の抵抗と第２の抵抗との抵抗値が異なる。従って、ＰＮＰトランジスタＱ１のコレクタ端子の電位と、ＰＮＰトランジスタＱ２のコレクタ端子の電位とに電位差が生じる。この電位差は後段に接続される出力部１３に伝達される。伝達された電位差に基づき出力部１３が動作することで、入力端子ＶＩＮ＋、ＶＩＮ−との電位差がＰＮＰトランジスタＱ１のコレクタ端子の電位と、ＰＮＰトランジスタＱ２のコレクタ端子の電位との電位差となる。つまり、ＰＮＰトランジスタＱ１のコレクタ端子の電位と、ＰＮＰトランジスタＱ２のコレクタ端子の電位との電位差が入力オフセット電圧となる。
上記説明より、実施の形態２にかかるオペアンプ装置は、オペアンプ装置の外部に配置されるマイコンから送信されるデジタル値の制御信号に基づき、複数の定電流回路のうちいずれか１つの定電流回路に電流を供給する。これにより、差動対を構成する２つのトランジスタのコレクタと接地端子との間に直列接続される第１の抵抗と第２の抵抗との抵抗値の比を変更することで、出力部に伝達される電位差を変更し、入力オフセット電圧を制御する。つまり、実施の形態２にかかるオペアンプ回路においても、実施の形態１にかかるオペアンプ装置と同様に、デジタル値の制御信号をアナログ値の信号に変換することなく、入力オフセット電圧を制御することが可能である。
実施の形態３
実施の形態３にかかるオペアンプ装置３０の回路図を図４に示す。実施の形態３にかかるオペアンプ装置３０は、２入力（入力端子ＶＩＮ＋、ＶＩＮ−）２出力（出力端子ＶＯＵＴ＋、ＶＯＵＴ−）のオペアンプとして動作する。なお、本実施の形態では、入力端子ＶＩＮ＋、ＶＩＮ−、出力端子ＶＯＵＴ＋、ＶＯＵＴ−には何も接続していない。
また、実施の形態３にかかるオペアンプ装置３０は、実施の形態１と同様に外部に接続されるマイコン１１が送信するデジタル値の制御信号に基づき、入力オフセット電圧を制御する。オペアンプ装置３０の内部回路について説明する。
オペアンプ装置３０は、例えば実施の形態１にかかるオペアンプ装置１０の増幅部１２の第１、第２の出力端子を外部接続端子（例えば、出力端子ＶＯＵＴ＋、ＶＯＵＴ−）に接続したものである。ここで、本実施の形態では、第１の出力端子は、出力端子ＶＯＵＴ＋に接続され、第２の出力端子は、出力端子ＶＯＵＴ−に接続される。
つまり、実施の形態３にかかるオペアンプ装置３０は、実施の形態１と同様にデジタル値の制御信号によって入力オフセット電圧調整が可能でありながら、２入力２出力のオペアンプ装置として動作することが可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、第１、第２の抵抗を含めて制御部と称したが、第１、第２の抵抗を含めない回路を制御部としても良い。また、上記実施の形態では、制御信号として、シリアルデータを用いたが、パラレルデータを用いて、複数の定電流回路をそれぞれ制御することも可能である。パラレルデータを制御信号とすることで、制御信号入力端子の数は増加するものの、シリアル／パラレル変換器等が必要なくなるため、回路規模を小さくすることが可能である。
実施の形態１にかかるオペアンプ装置及びその周辺回路のブロック図である。 実施の形態１にかかるオペアンプ装置の回路図である。 実施の形態２にかかるオペアンプ装置の回路図である。 実施の形態３にかかるオペアンプ装置の回路図である。 従来のオペアンプ装置の回路図である。
符号の説明
１０ オペアンプ装置
１１ マイコン
１２ 増幅部
１３ 出力部
１４ 電流制御回路
１５ データバッファ
１６ 基準クロックバッファ
１７ データ同期回路
１８ パラレル変換器
２０ オペアンプ装置
２１ 増幅部
３０ オペアンプ装置
ＶＩＮ 入力端子
ＶＯＵＴ 出力端子
Ｄｉｎ１、Ｄｉｎ２ 制御信号入力端子

Claims (10)

  1. 外部装置からデジタル値で制御信号を受信する制御信号入力端子と、
    差動増幅回路の差動対を構成する第１及び第２のトランジスタと、
    前記第１及び第２のトランジスタをそれぞれ制御する第１及び第２の入力信号端子と、
    前記第１及び第２のトランジスタ間に直列に接続され、それぞれ異なる抵抗値を有する複数の抵抗と、
    前記複数の抵抗間の接続点に接続される複数の定電流回路と、
    前記制御信号入力端子で受信した前記制御信号に応じて、前記第１及び第２の入力信号端子との間の電位差が生じるように所定の電流を前記差動対に供給する定電流回路を前記複数の定電流回路から選択する制御回路と、
    を有するオペアンプ装置。
  2. 前記第１及び第２の入力信号端子間に接続される抵抗と、
    前記第１及び第２の入力信号端子間に接続される抵抗の一端と電源との間に接続される発光素子とを有する請求項１記載のオペアンプ装置。
  3. 前記複数の抵抗のうち、前記差動対に電流を供給する前記定電流回路と前記第１のトランジスタとの間に接続される抵抗を第１の抵抗とし、前記定電流回路と前記第２のトランジスタとの間に接続される抵抗を第２の抵抗とし、
    前記第１、第２の抵抗は、前記制御信号に応じて選択された定電流回路が出力する電流値と前記第１及び第２の抵抗の抵抗値とに基づき前記第１及び第２の入力信号端子間に接続された抵抗の両端に第１、第２の電位差を生成することを特徴とする請求項２に記載のオペアンプ装置。
  4. 前記オペアンプ装置は、シリアルデータとして送信される前記制御信号に応じて前記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値との比を変更することを特徴とする請求項３に記載のオペアンプ装置。
  5. 前記オペアンプ装置は、パラレルデータとして送信される前記制御信号に応じて前記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値との比を変更することを特徴とする請求項３に記載のオペアンプ装置。
  6. 外部装置からデジタル値で制御信号を受信する制御信号入力端子と、
    差動増幅回路の差動対を構成する第１及び第２のトランジスタと、
    前記第１及び第２のトランジスタをそれぞれ制御する第１及び第２の入力信号端子と、
    前記第１のトランジスタに流れる電流の大きさに応じて第１の電位を生成する第１の抵抗と、
    前記第２のトランジスタに流れる電流の大きさに応じて第２の電位を生成する第２の抵抗と、
    前記制御信号入力端子で受信した前記制御信号に応じて、前記第１の電位と第２の電位とに電位差を生じるように前記第１及び第２の抵抗の各抵抗値を変更する制御回路と、を有し、
    前記電位差に基づき前記第１及び前記第２の入力信号端子間に電位差を設定するオペアンプ装置。
  7. 外部装置からデジタル値で制御信号を受信する制御信号入力端子と、
    差動増幅回路の差動対を構成する第１及び第２のトランジスタと、
    前記第１及び第２のトランジスタをそれぞれ制御する第１及び第２の入力信号端子と、
    前記第１のトランジスタに流れる電流の大きさに応じて第１の電位を生成する第１の抵抗と、
    前記第２のトランジスタに流れる電流の大きさに応じて第２の電位を生成する第２の抵抗と、
    前記第１及び第２の入力端子間に接続される抵抗と、
    前記第１及び第２の入力端子間に接続される抵抗の一端と電源とのあいだに接続される発光素子と、を有し、
    前記制御信号入力端子で受信した前記制御信号に応じて、前記第１の電位と前記第２の電位とに電位差を生じさせ、当該電位差に基づき前記第１及び前記第２の入力信号端子との間の電位差を設定するオペアンプ装置。
  8. 前記第１の抵抗は、前記第１のトランジスタと第１の電位との間に直列に接続された複数の抵抗であり、前記第２の抵抗は、前記第２のトランジスタと前記第１の電位との間に直列に接続された複数の抵抗であることを特徴とする請求項６又は７に記載のオペアンプ装置。
  9. 前記第１及び第２の抵抗を任意の比率に分割する点のそれぞれに接続される複数のスイッチ回路を有し、前記制御信号に応じて前記複数のスイッチ回路を導通状態あるいは非導通状態とすることで、前記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値との比率を変更することを特徴とする請求項６乃至８のいずれか１項に記載のオペアンプ装置。
  10. 前記制御回路は、前記選択された定電流回路と前記第１のトランジスタとの間に接続される第１の抵抗の抵抗値と、前記選択された定電流回路と前記第２のトランジスタとの間に接続される第２の抵抗の抵抗値とが異なるように、前記定電流回路を選択する請求項１記載のオペアンプ装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102723997A (zh) * 2012-05-30 2012-10-10 深圳光启创新技术有限公司 光信号发射终端
US8736369B2 (en) * 2012-06-26 2014-05-27 Allegro Microsystems, Llc Electronic circuit for adjusting an offset of a differential amplifier
TWI600271B (zh) * 2016-11-04 2017-09-21 茂達電子股份有限公司 運算放大器及降低其偏移電壓的方法
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462003A (en) * 1983-01-10 1984-07-24 Sony/Tektronix Variable gain amplifier
JP2777742B2 (ja) * 1990-03-30 1998-07-23 株式会社小松製作所 光通信装置の信号伝送性能評価装置
JPH04135304A (ja) * 1990-09-27 1992-05-08 Nec Corp 半導体集積回路
JPH09246885A (ja) * 1996-03-05 1997-09-19 Fujitsu Ltd 入力回路及びオペアンプ回路並びに半導体集積回路装置
JP3514111B2 (ja) * 1997-07-09 2004-03-31 株式会社デンソー オフセット電圧補正回路
US6445251B1 (en) * 1998-09-30 2002-09-03 Conexant Systems, Inc. Variable gain amplifier with high linearity and low noise
US6813320B1 (en) * 2000-06-28 2004-11-02 Northrop Grumman Corporation Wireless telecommunications multi-carrier receiver architecture
US6734736B2 (en) * 2001-12-28 2004-05-11 Texas Instruments Incorporated Low power variable gain amplifier
US7231193B2 (en) * 2004-04-13 2007-06-12 Skyworks Solutions, Inc. Direct current offset correction systems and methods

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