JPH03109626A

JPH03109626A - 入出力回路

Info

Publication number: JPH03109626A
Application number: JP2031428A
Authority: JP
Inventors: Manabu Ishibe; 石部　学; Junichi Takeda; 純一武田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-30
Filing date: 1990-02-14
Publication date: 1991-05-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、ＩＣ間どうしを接続する伝送線路中において
信号を高速に伝送させる入出力回路に関する。

（従来の技術）最近、ＬＳＩ（集積回路）の進歩により、システムの小
型化、高集積化が実現している。このようなシステムに
用いられるものに論理ＩＣがある。

従来、論理ＩＣには、Ｅ　ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃ
ｏｕｐＱｅｄＬｏｇｉｃ）ＣＭＯＳ　　（Ｃｏ＋ａｐ１
２ｉ＋ａｅｎｔａＱ　ＭｅｔａＱ　ＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ）等があり、それぞれ用途によって
使い分けられている。例えば、ＥＣＬは高速なシステム
では用いられ、ＣＭＯ３は低消費電力であることが必要
な場合に用いられる。ところで、計算機や、交換機とい
った大規模、高速なシステムでは、構成するＩＣ内部で
の高速性はもちろん、ＩＣチップ間を接続している伝送
線路の信号伝送も高速であることが要求される。

近年、プロセスの進歩により、ＩＣ内部の動作速度は、
改善されてきており、大規模システムの最高動作周波数
は、ＩＣチップ間を接続している伝送線路の信号伝送速
度によって制限されてきている。このＩＣチップ間を接
続している伝送線路の信号伝送速度は、入出力回路の速
度で決まる。

例えば、ＣＭ、ＯＳロジックの入出力回路の問題として
は、ＩＣチップを実装する基板伝送線路とのインピーダ
ンスマツチングをとることが難しいため、高速な伝送が
実現できない。これは、ＣＭＯＳトランジスタの相互コ
ンダクバイボーラトランジスタに比べて低いこと、回路
構成上、論理レベル反転時の各動作点におけるインピー
ダンスが変化する等の理由による。

一方、ＥＣＬの出力回路は、出力インピーダンスが低く
、基板伝送路の整合終端がとり易いため。

高速の信号伝送に適している。しかし、ＥＣＬ回路は、
ＣＭＯ３回路に比べ消費電力が大きいので冷却の必要が
ある等の問題もあり、かつ、集積可能なゲート数が少な
いという欠点をもつ。更に。

出力回路そのものの消費電力、回路規模も太きいため、
入出力ピンが多数の場合、チップ面積、消費″電力など
に影響を与える。

近年、バイポーラ素子とＣＭＯ３が同一チップ上に形成
できるＢ１−ＣＭＯＳプロセスが開発され、主にロジッ
ク部をＣ，ＭＯＳ、入出力回路にＥＣＬを中心に用いた
ＬＳＩがある。しかし、開発フェーズを比較するとそれ
ぞれ単独のプロセスを用いたＬＳＩよりも開発に遅れを
とってしまい、歩留り、コスト等も不利であった。

（発明が解決しようとする課題）以上述べてきたように、従来のＣＭＯＳロジックＬＳＩ
にあっては、大規模、高速システムに応用する場合、回
路内部の高速性はある程度実現されていたが、入出力回
路の速度が、システム全体の動作速度を制限していた。

また、高速入出力回路が使用可能とするＥＣＬＬＳ　Ｉ
を用いた場合には、消費電力、集積度の点で問題がある
。

本発明は１以上の点に鑑みてなされたもので、低消費電
力でかつ高速な入出力回路を提供することを目的とする
ものである。

〔発明の構成〕

（課題を解決するための手段）上記目的を達成するために本発明においては、第１のＩ
Ｃの出力回路が、第２のＩＣの入力回路に伝送線路を介
して接続されている回路網において、第１のＩＣの出力
回路には信号を電流の変化として取り出せる電流源が具
備されている。また、第２のＩＣの入力回路には、ソー
スまたはエミッタ側から電流源から出力された信号が入
力できるゲート接地若しくはベース接地のいずれかの接
地がなされたトランジスタが具備されていることを特徴
とするものである。

（作用）第１のＩＣの出力回路に具備された電流源によって信号
を伝送線路に出力し、この伝送線路を介して第２のＩＣ
の入力回路部に具備されたゲート接地若しくはベース接
地のいずれかの接地がなされたトランジスタに信号が伝
送される。

このような入出力回路は、電流値により論理レベルを規
定するため、プロセスに依存する素子のバラツキに強く
、低消費電力化が実現できる。又、低インピーダンスで
の整合終端が容易であるため、整合がとり易く、高速動
作が可能となる。

（実施例）以下、本発明の実施例を図面に基づいて説明する。

第１図は、この発明の一実施例を示す図である。

同図中、第１のＩＣｅ内にある論理回路１５の出力に応
じて出力回路である電流源１は、電流モードの信号を出
力端子１６から伝送路２を介して第２のＩＣ７の入力側
に伝送する。この信号は、電源４にゲート接地されたト
ランジスタ３のソースに接続されており、電流源１の電
流モードの信号は、出力端子５に伝達される。

この様な回路構成においては、ゲート接地されたトラン
ジスタ３のソース電位は、電流源１の電流値によらずほ
ぼ一定な値を保つ。又、第１の工Ｃ６の出力は、電流源
１の出力端子であるため、直流電位は、第２のＩＣ７の
入力端子であるトランジスタ３のソース電位となる。従
って、第２のＩＣ７のプロセスのバラツキにより、電圧
源４の電圧値や、トランジスタ３のｖ丁が設計値とずれ
ても何ら支障をきたすことがない。

次に第１図の回路動作を説明する。電流源１は、２つの
論理レベル″Ｈ”と１′Ｌ”に対応して１１と■２の電
流値を持つとする。

その′電流は、伝送路２を介して第２のＩＣ７の内部の
出力端子５に伝達される。

前述の様に、トランジスタ３はゲート接地されてよりす
、電流源１の電流レベルがＩ□→工２又はＩ２→１１に
変化してもソース電位の変動が小さく抑えられる。従っ
て、もし、伝送線路とのインピーダンスマツチングがと
れていなくても、容量性負荷による伝送速度の低下を小
さくできる。

次に第２図に′電流源１をＦＥＴを用いて構成した具体
例を示す。トランジスタ９は、ドレイン−ゲートを共通
接続し、トランジスタ８のゲートに接続してカレントミ
ラーを形成している。尚、出力端子１７は、第１図の出
力端子１６を表している。

トランジスタ８のドレインは出力端子であり、電流源Ｉ
Ｏは、トランジスタ９のドレイン−ゲートに接続され、
カレントミラーの入力信号である。この回路では、トラ
ンジスタ８のドレインは、出力インピーダンスが高くで
きるため、第１図の電流源と等価と考えることができる
。

第３図に本発明の他の一実施例を示す。第１図及び第２
図と同一のものには同一の番号が付しである。この回路
が第１図と異なるのは、伝送路２とのマツチングのため
の終端インピーダンスＺ１２が付加されている点である
。この様な構成においては、上述の様にトランジスタ８
の出力インピーダンスが高いため、Ｚ１２が伝送線路と
同じインピーダンスであれば、この系はインピーダンス
整合がとれることになり、より高速な伝送が可能となる
。第４図に終端用インピーダンス２１２の具体例を示す
。抵抗Ｒ１３とキャパシタＣ１４の直列回路がらなり、
次式の関係を満すものとする。

ここでｆｃは、伝送すべき信号の周波数とする。

次に本発明を実現する実際の回路の例を示す。

第５図は、第１図に示された第１のＩＣ６の出力部分を
実現する回路例である。第１図中に示された論理回路１
５からのＣＭＯＳレベルの差動信号を第５図に示された
入力端子１８．１９に入力する。入力端子１８．１９に
入力された信号は、相互関係にある信号である。トラン
ジスタ２３．２４は第２図の電流源１０にあたり、トラ
ンジスタ２５．２６が第２図のトランジスタ９にあたり
、トランジスタ２７．２８が１ヘランジスタ８にあたる
。端子２０−２１は端子１７にあたり、電流による出力
端子となる。端子２２は伝送線路に流すオフセット電流
調整用の端子で、端子３６はバイアス電圧を入力する端
子となっている。

ここでこの回路の動作を簡単に説明する。

ＭＰ□にＶＢＰ（３６）のバイアスがかかるとＭＰ、に
一定の′電流が流れる。　そして、この電流により、Ｍ
Ｐ２（２３）とＭＰ、　（２４）のどちらかに電流が流
れるように制御される。その結果、ＭＮ工（２５）、Ｍ
Ｎ、　（２６）、ＭＮ３（２７）、　ＭＮ４（２８）で
構成されるカレントミラー回路により、■。、か工。ｕ
ｔに前述した電流と同じ電流が引込まれてくる。

第６図は第１図中第２のＩＣ７の入力部分を実現する回
路例である。前述の第５図の出力を伝送路を介して第６
図入力回路中の入力端子２９．３０に入力をする。入力
端子はゲート接地されたトランジスタ３４．３５のソー
スにそれぞれ接続されていて、伝送路の特性インピーダ
ンスと入力端子の入力インピーダンスのマツチングがと
れるようになっている。端子３１は、出力端子でＣＭＯ
Ｓレベルの信号が出力される。端子３２．３３はバイア
ス電圧入力端子である。

ここでこの回路の動作を匍単に説明する。

Ｉ、ｏ（２！］）かｌ１ｎ（３０）のどちらかから電流
が流れだし伝送線路を介して、第５図に示した■。ｌｉ
ｔか■。。

に電流が流れ込む。その結果、ＭＰ４か肝、のどちらか
に電流が流れる。これにより出力を１！）ることができ
る。例えば、もしＭＰ４に電流が流れた場合、０゜□（
３１）には、　１が出力される。もし、ＭＰ、に電流が
流れた場合、ＭＰ、が働いて、０゜ｕｔ（３１）には、
０が出力されるようになっている。

以上のような構成により、低消費電力化が実現できると
共に、低インピーダンスでの整合終端が容易であるため
、高速動作が可能となる。

〔発明の効果〕

以上、詳述してきた様に、本発明によれば、電流源によ
り電流値で論理レベルを規定しているためＩＣの製造工
程によるＩＣ間の誤差に強く低消費電力化が実現できる
。又、低インピーダンスでの整合終端が容易であるため
、整合がとり易く、高速動作が可能となる。従って大規
模、高速なシステムに対してＩＣ間の信号伝送遅延を極
めて小さくでき、大規模高速システムの実現に極めて有
効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示した回路図、第２図は、
電流出力回路例を示した図、第３図は、本発明の他の実
施例を示した図、第４図は整合回路例を示した図、第５
図は０ＭＯ３で構成したー施例を示した図、第６図は０
ＭＯ３で構成した一実施例を示した図である。１．１０・・・電流源　　　　　２・・・基板伝送路３
、８．９．２３．２４．２５．２６．２７．２８．３４
．３５・・・トランジスタ４・・電圧源　　　　　　　５，３１・・・出力端子６
゜７・・・ＩＣ１１・・・出力回路１２・・・終端回路１３・・・抵抗器１４・・・キャパシタ

Claims

【特許請求の範囲】

第１のＩＣの出力回路が、第２のＩＣの入力回路に伝送
線路を介して接続されている回路網において、前記第１
のＩＣの出力回路には信号を電流の変化として取り出せ
る電流源が具備され、第２のＩＣの入力回路にはソース
またはエミッタ側から前記電流源から出力された信号が
入力できるゲート接地もしくはベース接地のいずれかの
接地がなされているトランジスタが具備されていること
を特徴とする入出力回路。