CN104734688B - 用于串行通讯的可编程阻抗传输器 - Google Patents

Abstract

本发明提供了一种用于串行通讯的可编程阻抗传输器。各个实施例包括用于在一条或多条传输线上传输数据信号的装置，方法和系统。在一个实施例中，传输器电路包括彼此并联耦合、以在传输线上驱动数据信号的多个可编程阻抗驱动器(PID)电路。各个PID电路可包括接收上拉信号的上拉晶体管，接收下拉信号的下拉晶体管，在上拉晶体管和下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器。输出触点可耦合到第一电阻器和第二电阻器之间的节点上，以响应于上拉信号和下拉信号传送输出信号。该各个PID电路还可包括与该第一电阻器和第二电阻器并联耦合的开关晶体管，以及控制触点，该控制触点耦合到该开关晶体管上，用以接收控制信号，以导通或关断该开关晶体管，从而控制输出触点上的阻抗。

Description

用于串行通讯的可编程阻抗传输器

技术领域

本发明的实施例总的来说涉及电子电路技术领域，具体而言，涉及可编程阻抗传输器电路。

背景技术

这里提供背景描述的目的在于整体呈现发明的背景。当前称为发明人的工作，在该背景部分所描述的内容以及其他没有认定为在申请日的现有技术的说明的方面的范围内，既不明确也不隐含地认可为针对本发明的现有技术。除非本文中另有所指，该部分所描述的方案对于本公开内容的权利要求不是现有技术，不被认可为该部分所包括的现有技术。

电压模式高速输入/输出(HSIO)传输器典型地包括驱动器位片(bit-slice)阵列，该阵列用以在一条或多条传输线上驱动数据信号。这种传输器通过使能或者禁止某个驱动器位片而提供了可编程输出阻抗。因此，可调节输出阻抗来补偿工艺、电压和温度(PVT)变化来满足输入/输出连接的阻抗规范。然而，HSIO传输器的典型结构具有几个缺点，例如焊片电容值(Cpad)大，功耗高，以及阻抗补偿和去加重操作相关联(例如，一个影响另一个操作)。

发明内容

根据本发明的一个方面，一种用于传输数据信号的电路，包括：上拉晶体管，在所述上拉晶体管的栅极端子处接收上拉信号；下拉晶体管，在所述下拉晶体管的栅极端子处接收下拉信号；在所述上拉晶体管与所述下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器；输出触点，所述输出触点耦合到所述第一电阻器与所述第二电阻器之间的节点，以传送响应于所述上拉信号和所述下拉信号的输出信号；与所述第一电阻器和所述第二电阻器并联耦合的开关晶体管；以及控制触点，所述控制触点耦合到所述开关晶体管的栅极端子，以接收控制信号来导通或关断所述开关晶体管，从而控制所述输出触点处的阻抗。

根据本发明的另一方面，一种用于传输数据信号的电路，包括：阻抗补偿电路，所述阻抗补偿电路产生多个控制信号以控制传输线上的阻抗；以及耦合到所述阻抗补偿电路的多个可编程阻抗驱动器电路，所述可编程阻抗驱动器电路彼此并联耦合以驱动所述传输线上的输出信号，其中，各个可编程阻抗驱动器电路包括多个控制单元，其中，各个控制单元的阻抗能够响应于所述多个控制信号中的一个控制信号而在高阻抗与低阻抗之间切换，并且其中，所述控制单元被编组为用以接收相同控制信号的组，所述组中的至少一个组包括来自不同可编程阻抗驱动器电路的控制单元，其中，所述各个控制单元包括：上拉晶体管，在所述上拉晶体管的栅极端子处接收上拉信号；下拉晶体管，在所述下拉晶体管的栅极端子处接收下拉数据信号；在所述上拉晶体管与所述下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器，其中，输出触点耦合到各个可编程阻抗驱动器电路的所有的控制单元的所述第一电阻器与所述第二电阻器之间的节点；以及与所述第一电阻器和所述第二电阻器并联耦合的开关晶体管，所述开关晶体管接收栅极端子处的相应控制信号以导通或关断所述开关晶体管，从而在所述高阻抗与所述低阻抗之间切换。

根据本发明的另一方面，一种用于传输数据信号的系统，包括：处理器；耦合到所述处理器的传输器电路，所述传输器电路经由传输线传输数据信号到所述处理器或者从所述处理器传输数据信号，所述传输器电路包括彼此并联耦合的多个可编程阻抗驱动器电路以驱动所述传输线上的所述数据信号，其中，各个可编程阻抗驱动器电路包括：接收上拉信号的第一输入端子；接收下拉信号的第二输入端子；输出触点，所述输出触点将输出信号传送给所述传输线；以及一个或多个控制单元，所述一个或多个控制单元包括：上拉晶体管，所述上拉晶体管在所述上拉晶体管的栅极端子处接收所述上拉信号；下拉晶体管，所述下拉晶体管在所述下拉晶体管的栅极端子处接收所述下拉信号；在所述上拉晶体管与所述下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器，其中，所述输出触点耦合到所述第一电阻器与所述第二电阻器之间的节点；以及与所述第一电阻器和所述第二电阻器并联耦合的开关晶体管，所述开关晶体管接收栅极端子处的控制信号以导通或关断所述开关晶体管，从而控制所述输出触点处的输出阻抗。

附图说明

通过下面结合附图的详细描述容易理解本发明的实施例。为了有助于理解该说明书，相似的附图标记表示相似的结构。实施例通过实例的方式示出，并不受附图中各幅图的限制。

图1示意性示出根据各个实施例的传输器电路。

图2示出根据各个实施例的可由图1的传输器电路采用的可编程阻抗驱动器(PID)电路的一个实例。

图3示出根据各个实施例的可由图1的传输器电路所采用的另一PID电路实例。

图4示出根据各个实施例的阻抗补偿表。

图5示出了根据各个实施例的去加重电路。

图6示出了根据各个实施例的构造成应用本文所述的装置和方法的系统实例。

具体实施方式

在下面的详细描述中，参考了附图，其中附图形成详细描述的一部分，其中相似的附图标记在全文中表示相似的部件，并且其中通过可实践的示意性实施例的方式进行示出。应该理解，只要不脱离本发明的范围，可采用其他的实施例，并且可进行结构性的或者逻辑性的改变。因此，下面的详细描述并不是限制性意义的，实施例的范围由所附权利要求以及它们的等效物来限定。

以最有助于所要求保护的主题的方式，将各个操作描述为依次的多个离散动作或操作。然而，描述的顺序不应解释为暗示这些操作必须次序相关。特别是，这些操作可不以所呈现的顺序来执行。所述的操作可以与所述实施例不同的顺序来进行。在其他实施例中，可执行多个其他的操作，和/或可省略所述的操作。

对于本公开内容来说，短语“A和/或B”以及“A或B”表示，(A)，(B)，或者(A和B)。对于本公开内容来说，短语“A，B，和/或C”表示(A)，(B)，(C)，(A和B)，(A和C)，(B和C)，或者(A，B和C)。

该说明书可采用短语“在一个实施例中”，或者“在各个实施例中”，其每一个都可以指代一个或多个相同或不同的实施例。此外，针对本公开内容的各个实施例所使用的术语“包括”，“包含”，“具有”等等，是同义的。

如本文所使用的，术语“模块”可指代，是下列部件的一部分，或者包括：专用集成电路(ASIC)，电子电路，执行一个或多个软件或固件程序的处理器(共享的、专用的，或者组)和/或存储器(共享的、专用的、或者组)，组合逻辑电路，和/或提供所述功能的其他适合的硬件。如本文所使用，“计算机执行的方法”可指代由一个或多个处理器，具有一个或多个处理器的计算机系统，诸如智能电话(其可包括一个或多个处理器)，平板电脑，笔记本电脑，机顶盒，游戏机等等的移动设备执行的任何方法。

图1示出了根据各个实施例的传输器电路100。该传输器电路100可耦合到一条或多条传输线104a-b上，以驱动该一条或多条传输线104a-b上的数据信号。传输器电路100可耦合到和/或包括在通讯设备中，以使得该通讯设备能通过传输线104a-b向另一通讯设备传输数据信号。在各个实施例中，传输线路104a-b可传送串行数据信号。传输器电路100可以是高速输入/输出(HSIO)传输器，并可以使用任何合适的串行通讯协议，例如照相机串行接口(CSI)，移动工业处理器接口(MIPI)M-PHY，外设部件互连高速(PCIe)，串行高级技术附件，和/或通用串行总线(USB)。

在某些实施例中，传输器电路100可传输差分数据信号。在这些实施例中，传输器电路可在第一传输线104a上驱动正数据信号Vo+(例如，该差分数据信号的一半)，在第二传输线104b上驱动负数据信号Vo-(例如，该差分数据信号的另一半)。在某些实施例中，其他的传输线可耦合在通讯设备之间，例如用于传送接地信号和/或电功率。在某些实施例中，至少一部分传输线104a-104b可以是连接在通讯设备之间的部分电缆。

在其他实施例中，传输器电路100可在单条传输线上传输单端数据信号。

在各种实施例中，传输器电路100可包括多个位片驱动器电路108a-c。传输器电路100可包括任何适合数量的位片驱动器电路。单个位片驱动器电路108a-c可包括耦合到第一传输线104a的第一可编程阻抗驱动器(PID)电路112a-c(也称作正PID电路112a-c)以及耦合到第二传输线104b的第二PID电路112d-f(也称作负PID电路112d-f)。PID电路112a-f可驱动每条传输线104a-b上的输出信号。在各个实施例中，PID电路112a-f可以是电压模式的驱动器。

正PID电路112a-c可彼此并联耦合，并耦合到第一传输线104a上，以驱动正数据信号Vo+。负PID电路112d-f可彼此并联耦合，并耦合到第二传输线104b上，以驱动负数据信号Vo-。

在各个实施例中，传输器电路100还可包括耦合到各自位片驱动器电路108a-c上的多个驱动器逻辑单元116a-c。驱动器逻辑单元116a-c可接收在传输线104a-b上传输的输入数据信号，并且可产生一个或多个驱动信号，以基于该输入数据信号来控制由单个PID电路所产生的输出信号的电压电平。例如，驱动器逻辑单元116a-c可产生用以增加正PID电路112a-c的输出电压的正上拉信号(P_up)，用以减小正PID电路112a-c的输出电压的正下拉信号(P_dn)，用以增加负PID电路112d-f的输出电压的负上拉信号(N_up)，用以减小负PID电路112d-f的输出电压的负下拉信号(N_dn)。下面将参考图2和3来进一步讨论PID电路112a-f响应于该驱动信号的操作。

在各个实施例中，传输器电路100还可包括去加重电路118，用以在将该输入数据信号传送到驱动器逻辑单元116a-c之前对刚输入的数据信号执行去加重操作。在该去加重操作中，去加重电路118可将输入数据信号的延迟并反相的变形传送给可编程数量的驱动器逻辑单元116a-c。可以选择接收该输入数据信号的延迟并反相的变形的驱动器逻辑单元116a-c的数量，以实现传输线104a-b上传输的输出信号的多个去加重电平中的一个。下面将针对图5来进一步讨论去加重逻辑118中的去加重操作。

在各个实施例中，单个PID电路112a-f所呈现的阻抗可响应PID电路112a-f接收的一个或多个控制信号而在两个或多个值之间切换。因此，可通过分别调节单个位片驱动器电路112a-c或112d-f的阻抗来调节传输器电路100在传输线104a或104b上呈现的输出阻抗。

在各个实施例中，传输器电路100可包括R-comp逻辑120，用以控制单个PID电路的阻抗。为了演示的方便，将R-comp逻辑120示出为耦合到位片驱动器电路108c上，然而，显而易见的是，R-comp逻辑120可耦合到多个位片驱动器电路108a-c上，以控制各个PID电路112a-f。在某些实施例中，传输器电路100还可包括耦合在R-comp逻辑120和PID电路112a-f之间的R-comp解码器124，用以根据R-comp逻辑120产生的R-comp代码来产生控制PID电路112a-f的控制信号。下面进一步讨论R-comp逻辑120和R-comp解码器124所提供的阻抗补偿。

图2示出了根据各个实施例的PID电路200的实例。在某些实施例中，PID电路200可包括在传输器电路100的PID电路112a-f中。

PID电路200可包括上拉晶体管204和下拉晶体管208。PID电路200还可包括在上拉晶体管204和下拉晶体管208之间彼此串联耦合的第一电阻器212和第二电阻器216。例如，第一电阻器212可耦合到上拉晶体管204的漏极端子，第二电阻器216可耦合到下拉晶体管208的源极端子。第一电阻器212和第二电阻器216可具有相同的阻值(R)。上拉晶体管204可耦合到电源触点218(例如，在上拉晶体管204的源极端子)，以接收电源电压(Vreg)。下拉晶体管208可耦合到地电压220(例如，在下拉晶体管208的漏极端子)。

上拉晶体管204可在该上拉晶体管的栅极端子通过上拉触点224接收上拉信号，其中该上拉触点224耦合到上拉晶体管204的栅极端子。该上拉信号例如可以是，由传输器电路100的驱动电路116a-c根据该输入数据信号产生的P_up或N_up。下拉晶体管204可在该下拉晶体管208的栅极端子通过下拉触点228接收下拉信号，该下拉触点228耦合到下拉晶体管208的栅极端子。下拉信号例如可以是由传输器电路100的驱动电路116a-c根据该输入数据信号产生的P_dn或者N_dn。

在各个实施例中，PID电路200可包括输出触点232，该输出触点232耦合到第一电阻器212和第二电阻器216之间的节点236上。PID电路200可根据该上拉信号和下拉信号来产生输出信号，并且可传送该输出信号给输出触点232。例如，该上拉信号可选择性地导通该上拉晶体管204，从而将输出触点232导通连接到电源触点216上，因此增加了输出信号的电压。下拉信号可选择性地导通该下拉晶体管208，以将输出触点232导通连接到地电压220上，因此减小了输出信号的电压。

PID电路200还可包括与该第一电阻器212和第二电阻器216并联耦合的开关晶体管240。例如，开关晶体管240的源极端子可耦合到第一电阻器212和上拉晶体管204之间的节点244上，开关晶体管240的漏极端子可耦合到第二电阻器212和下拉晶体管208之间的节点248上。控制触点252可耦合到开关晶体管240的栅极端子，以接收控制信号。该控制信号可以导通或关断开关晶体管240，以控制输出触点232上的输出阻抗。

在各个实施例中，PID电路200的阻抗可响应于该控制信号而在高阻抗和低阻抗之间切换。例如，当开关晶体管240关断时，输出触点232上的输出阻抗可等于第一电阻器212的阻抗(以及第二电阻器216的阻抗)，例如R。当开关晶体管240导通时，输出触点232上的输出阻抗可等于第一电阻器212阻抗的一半(以及第二电阻器216阻抗的一半)，例如R/2。

在各个实施例中，对于包括多个PID电路200的传输器电路100，R-comp逻辑120可通过控制多个PID电路200的单个开关晶体管240(例如，根据R-comp逻辑产生的R-comp代码采用由R-comp逻辑120产生的各个控制信号)，来控制传输器在传输线上呈现的整体阻抗。例如，R-comp逻辑120可控制PID电路200来实现由传输器电路100呈现的期望输出阻抗。在某些实施例中，R-comp逻辑120可将传输线104a和/或104b上的阻抗和参考阻抗进行比较，并且可导通或关断一个或多个开关晶体管240，从而实现输出阻抗约等于参考阻抗，其中该参考阻抗约等于期望输出阻抗。

图3示意性地示出了根据各个实施例的PID电路300的另一实例。PID电路300可包括在传输器电路100的PID电路112a-f中。PID电路300可包括多个阻抗控制单元302a-d，各个阻抗控制单元302a-d可在高阻抗和低阻抗之间切换。

单个阻抗控制单元302a-d可包括上拉晶体管304a-d，下拉晶体管308a-d，第一电阻器312，第二电阻器316，以及开关晶体管340，其与PID电路200的上拉晶体管204，下拉晶体管208，第一电阻器212，第二电阻器216以及开关晶体管240分别类似。全部的上拉晶体管304a-d的栅极端子可耦合到上拉触点324上，以接收上拉信号。全部的下拉晶体管308a-d的栅极端子可耦合到下拉触点328上，以接收下拉信号。输出触点332可耦合在各个第一电阻器312a-d以及第二电阻器316a-d之间的节点336a-d上，以将PID电路300的输出信号传送到输出触点332上。

在各个实施例中，开关晶体管340a-d的栅极端子可耦合到各个控制触点352a-d上，以接收各个控制信号。因此，开关晶体管340a-d可单独控制，以调节PID电路300在输出触点332上呈现的整体阻抗。

在各个实施例中，控制单元302a的第一电阻器312a和第二电阻器316a可具有第一阻抗值R1，控制单元302b的第一电阻器312b和第二电阻器316b可具有第二阻抗值R2，控制单元302c的第一电阻器312c和第二电阻器316c可具有第三阻抗值R3，控制单元302d的第一电阻器312d和第二电阻器316d可具有第四阻抗值R4。如下进一步讨论的，阻抗值R1-R4可相同或不同。

阻抗控制单元302a-d可彼此并联耦合。因此，对于具有四个控制单元302a-d的PID电路300，PID电路300可编程为16个不同阻抗值中的一个，PID电路300的最小阻抗值等于(R1//R2//R3//R4)/2，PID电路300的最大阻抗值等于R1//R2//R3//R4，其中符号R1//R2表示R1和R2并联的阻抗值。

PID电路300可包括R1，R2，R3，R4的任何合适值。例如，在某些实施例中，这些值可遵照下面的关系：R1≥R2≥R3≥R4。在某些实施例中，阻抗值R1，R2，R3和R4可以具有二进制关系，R2的阻抗值等于R1//R1，R3的阻抗值等于R1//R1//R1//R1，R4的阻抗值等于R1//R1//R1//R1//R1//R1//R1//R1。在其他实施例中，至少一个控制单元302a-d的第一电阻器和第二电阻器的阻抗值可以与至少另一个控制单元302a-d的第一电阻器和第二电阻器的阻抗值相同，与至少一个其他控制单元的第一电阻器和第二电阻器的阻抗值不同。例如，在一个实施例中，R2可以等于R1，R3可以等于R1//R1，R4可以等于R1//R1//R1。

在某些实施例中，各个电阻器312a-d以及316a-d可由彼此并联耦合的一个或多个电阻性元件形成，其中全部的电阻性元件具有相同的阻抗值。因此，与用于在R1，R2，R3和R4之间形成二进制关系相比，上述的R1，R2，R3和R4的非二进制配置可使得形成电阻器312a-d和316a-d所用的电阻性元件更少。在其他实施例中，阻抗值R1，R2，R3和R4彼此相等。

在各个实施例中，与现有的电压模式的驱动器电路相比，PID电路200和300可包括更少的电阻器，和/或提供更少的垫片电容。此外，PID电路200和300可将阻抗补偿过程和去加重过程分开，这样这些过程可单独执行，并且一个过程不能明显地影响另一个过程。

如上所述，多个PID电路300可包括在传输器电路(例如，传输器电路100)中。在某些实施例中，多个PID电路300的控制单元302a-d可编组成组，用以接收相同的控制信号。例如，给定组的控制触点352a-d可一起耦合到共同的控制线上，以接收相同的控制信号。在某些实施例中，单个组可包括不同的PID电路300的控制单元302a-d。

图4示出了用于传输器电路(例如传输器电路100)的阻抗补偿表400的实例，其中该传输器电路包括12个PID电路300，各个PID电路300包括4个控制单元302a-d。表400分别表示各个PID电路300的控制单元302a-d为以列排列的R1-R4。表400示出了16组控制单元，每组包括来自不同的PID电路300的具有相同阻抗值(例如，R1，R2，R3或R4)的3个控制单元302a-d。控制单元的组可受各自控制信号C1-C16进行控制。控制信号C1-C16可将相应控制单元302a-d的开关晶体管304a-d进行导通或关断，由此将控制单元302a-d在高阻抗值和低阻抗值之间进行切换。控制信号C1-C16可具有关断相关开关晶体管304a-d的第一逻辑值(例如，逻辑0)或者导通相关开关晶体管304a-d的第二逻辑值(例如，逻辑1)。

在某些实施例中，控制信号可从具有多个位的R-comp代码产生，该多个位的数量小于控制单元组的数量。例如，16个控制信号可从4位R-comp控制代码产生。再次参考图1，R-comp逻辑120可产生该4位R-comp控制代码，R-comp解码器124可从该R-comp代码产生R-comp控制信号。

在某些实施例中，R-comp逻辑120和R-comp解码器124可使用温度计编码方案(thermometer coding scheme)。例如，该4位R-comp代码可对应于16不同的R-comp设定值(例如，1到16)中的一个。对于整数n的R-comp设置值，R-comp解码器124可设定控制信号C1-Cn，以导通它们相关的开关晶体管，并且设定Cn+1-C16来关断它们相关的开关晶体管。例如，对于R-comp设定值为7，C1-C7可设置为导通它们相关的开关晶体管，C8-C16可设置为关断它们相关的开关晶体管。

采用该温度计编码方案，控制信号C1-C16存在17个可能的设定值(例如，全部逻辑0，或者控制信号1到16具有逻辑1)。因此，在某些实施例中，一个控制信号C1-C16(例如C1或C16)可永久设置为第一或第二逻辑值。显而易见的是，控制单元302a-d的其他控制方案可使用在本文所述的实施例中。

图5示意性地示出了根据各个实施例的去加重电路500，该去加重电路500可由传输器电路100来实施。例如，去加重电路500可由传输器电路100的去加重电路118来实施。

在各个实施例中，去加重电路500可接收输入数据信号，并传送该输入数据信号给多个驱动电路504。该单个驱动电路504可包括驱动器逻辑单元(例如，驱动器逻辑单元116a-c)以及位片驱动器电路(例如位片驱动器电路108a-c)，该位片驱动器电路具有一个或多个PID电路(例如，PID电路112a-f)。任何合适数量的驱动电路504可耦合到去加重电路500上。例如，图5中所示的去加重电路500可以耦合到12个驱动电路504。

在各个实施例中，去加重电路500可包括延迟触发器508，反相器512，以及多路复用器516。延迟触发器508可接收输入数据信号以及相关的时钟信号CLK，并且可输出输入数据信号的延迟变形。例如，延迟触发器508可将输入数据信号延迟时钟信号CLK的一个时钟周期。

反相器512可接收该延迟的输入数据信号并且可将该延迟的输入数据信号进行反相。多路复用器516可耦合到反相器512上，以接收该延迟并反相的输入数据信号。多路复用器516还可接收未处理的输入数据信号(例如，未被延迟和反相的输入数据信号)。多路复用器516可耦合到多个驱动电路504上。多路复用器516可接收去加重控制信号，以控制多路复用器516是将已延迟并反相的输入数据信号还是未处理的输入数据信号传送到该多路复用器516耦合的多个驱动电路504的各个驱动电路504上。

在某些实施例中，去加重电路500可将未处理的输入数据信号传送到一个或多个驱动电路504上，而不传送该输入数据信号通过该多路复用器516。例如，在图5所示的实施例中，12个驱动电路504中的8个可接收未处理的输入数据信号，而不将该输入数据信号传送通过该多路复用器516，12个驱动电路504中的4个可从该多路复用器516接收该未处理的输入数据信号或者该延迟并反相的输入数据信号。

在各个实施例中，可以选择接收该延迟并反相的输入数据信号的驱动电路504的数量，以实现驱动电路504的输出数据信号的期望去加重电平。例如，设置0，1，2，3，或4个驱动电路504来接收该延迟并反相的输入数据信号可分别实现0分贝(dB)，1.5dB，3.5dB，6dB或者9.5dB。该去加重电平通常可对应于在输入数据信号上执行的高通滤波电平(例如，为了加重输入数据信号的高频分量或者去加重输入数据信号的低频分量)。该去加重电平可选择成改进传输线(例如，传输线104a-b)上的通信通道的带宽。

如上所述，驱动电路504可接收一个或多个R-comp控制信号，以控制单个驱动电路504上呈现的阻抗。在各个实施例中，该去加重和阻抗补偿可单独执行，以分别控制传输器电路(例如传输器电路100)的去加重电平和输出阻抗。

图6示出了根据各个实施例的计算设备600的实例，其可采用本文所述的装置或方法(例如，传输器电路100，PID200，PID300，阻抗补偿表400，去加重电路500)。如图所示，计算设备600可包括多个部件，例如一个或多个处理器604(仅示出一个)以及至少一个通讯芯片606。在各个实施例中，该一个或多个处理器604的各个处理器可包括一个或多个处理器内核。在各个实施例中，该至少一个通讯芯片606可物理或电气耦合到该一个或多个处理器604上。在进一步的实施方式中，通讯芯片606可成为该一个或多个处理器604的一部分。在各个实施例中，计算设备600可包括印刷电路板(PCB)602。对于这些实施例，该一个或多个处理器604和通讯芯片606可设置其上。在可替换实施例中，该各个部件可不采用PCB602来进行耦合。

根据其应用，计算设备600可包括可以或者可不物理或电气耦合到PCB602上的其他部件。这些其他部件包括，但不局限于，存储控制器605，易失存储器(例如，DRAM 608)，诸如只读存储器610(ROM)，闪存612，以及储存器件611(例如，HDD)之类的非易失性存储器，I/O控制器614，数字信号处理器(未示出)，密码处理器(未示出)，图形处理器616，一个或多个天线618，显示器(未示出)，触屏显示器620，触屏控制器622，电池624，音频编码器(未示出)，视频编码器(未示出)，全球定位系统(GPS)设备628，指南针630，加速计(未示出)，回转仪(未示出)，扬声器632，照相机634，以及大容量储存设备(例如硬盘驱动器，固态驱动器，光盘(CD)，数字化视频光盘(DVD))(未示出)，等等。在各个实施例中，处理器604可与其他部件集成在相同的晶片上，形成芯片级系统(SoC)。

在某些实施例中，该一个或多个处理器，闪存612和/或储存器件611可包括存储编程指令的相关固件(未示出)，所述编程指令被配置为使得计算设备600能够响应于该一个或多个处理器604对编程指令的执行，从而实践本文所述方法的全部或被选方面(例如，去加重过程和/或阻抗补偿过程)。在各个实施例中，这些方面可另外或者可替换地采用与该一个或多个处理器604，闪存612，储存器件611分开的硬件来实施。

在各个实施例中，该计算设备600的一个或多个部件可包括本文描述的用于传输数据的传输器电路100。例如，该传输器电路100可包括在I/O控制器614，处理器604，存储器控制器605，和/或计算设备600的另一部件中。在某些实施例中，I/O控制器614可与一个或多个外部设备连接，以采用该传输器电路100来传输数据信号。在其他实施例中，该传输器电路100可用于在计算设备600的两个部件之间传输数据信号。

通讯芯片606可使能有线和/或无线通讯，用于从计算设备600传送数据或者将数据传送给计算设备600。术语“无线”及其派生词可用于描述可通过使用调制电磁辐射进行数据通讯的电路，设备，系统，方法，技术，通讯信道等等，其中该调制电磁辐射通过非固态媒介进行。该术语并非暗示相关设备不包含任何线路，尽管在某些实施例中它们可以不包含。通讯芯片606可实现多个无线标准或协议中的任何一个，包括但不局限于IEEE702.20，通用无线分组业务(GPRS)，演进数据最优化(Ev-DO)，演进高速分组接入(HSPA+)，演进高速下行分组接入(HSDPA+)，演进高速上行分组接入(HSUPA+)，全球移动通讯系统(GSM)，GSM演进的增强型数据速率(EDGE)，码分多址(CDMA)，时分多址(TDMA)，数字化增强型无线电信(DECT)，蓝牙，及其衍生物，标注为3G，4G，5G及之后的其他无线协议。计算设备600可包括多个通讯芯片606。例如，第一通讯芯片606可专用于短距离无线通讯，诸如Wi-Fi和蓝牙之类，第二通讯芯片606专用于长距离无线通讯，诸如GPS，EDGE，GPRS，CDMA，WiMAX，LTE，Ev-DO以及其他。

在各个实施方式中，计算设备600可以是膝上型电脑，上网本，笔记本电脑，超级笔记本，智能电话，平板电脑，个人数字助理(PDA)，超级移动PC，移动电话，台式计算机，服务器，打印机，扫描仪，监测仪，机顶盒，娱乐控制单元(例如，游戏机或自动娱乐单元)，数字照相机，器具，便携式音乐播放器，或者数字视频录制机。在进一步实施方式中，计算设备600可以是处理数据的任何其他电子设备。

下面提供某些非限制性的实例。

实例1是一种用于传输数据信号的电路，该电路包括：上拉晶体管，在该上拉晶体管的栅极端子接收上拉信号；下拉晶体管，在该下拉晶体管的栅极端子接收下拉信号；在该上拉晶体管和下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器；耦合到第一电阻器和第二电阻器之间的节点上的输出触点，用以传送响应该上拉信号和下拉信号的输出信号；与该第一电阻器和第二电阻器并联耦合的开关晶体管；以及控制触点，该控制触点耦合到开关晶体管上，用以接收控制信号来导通或关断该开关晶体管，以控制输出触点处的阻抗。

实例2是实例1的电路，其中，第一电阻器耦合到上拉晶体管的漏极端子，第二电阻器耦合到下拉晶体管的源极端子。

实例3是实例2的电路，其中上拉晶体管的源极端子耦合到电源触点以接收电源电压，并且其中下拉晶体管的漏极端子耦合到地电位。

实例4是实例1的电路，其中该上拉晶体管、下拉晶体管、开关晶体管、第一电阻器和第二电阻器、以及控制触点包括在第一控制单元中，并且该电路包括可编程阻抗驱动器电路(PID)，该可编程阻抗驱动器电路具有包括该第一控制单元的多个控制单元；其中所述各个控制单元接收单独的控制信号以控制输出触点处的输出阻抗。

实例5是实例4的电路，其中该PID电路包括四个控制单元。

实例6是实例4的电路，其中第一控制单元的第一电阻器的阻抗值不同于该多个控制单元中第二控制单元的第一电阻器的阻抗值。

实例7是实例6的电路，其中该第一控制单元的第一电阻器的阻抗值也与该多个控制单元的第三控制单元的第一电阻器的阻抗值相同。

实例8是实例4到7的任何一个实例的电路，其中该电路包括多个PID电路，该多个PID电路的输出触点彼此并联耦合。

实例9是实例8的PID电路，其中与不同的PID电路相关的多个控制触点耦合到一起接收相同的控制信号。

实例10是实例8的PID电路，还包括：耦合到各个PID电路上的驱动器逻辑单元，该驱动器逻辑单元接收输入数据信号，产生用于PID电路的各自上拉信号和下拉信号；以及去加重电路，用以传送该输入数据信号的延迟并反相的变形给多个驱动器逻辑单元，其中该驱动器逻辑单元的数量是可编程的。

实例11是一种用于传输数据信号的电路，该电路包括：阻抗补偿电路，用以产生多个控制信号，以控制传输线上的阻抗；以及耦合到该阻抗补偿电路上的多个可编程阻抗驱动器(PID)电路，PID电路彼此并联耦合以驱动传输线上的输出信号，其中各个PID电路包括多个控制单元，其中各个控制单元的阻抗可响应于该多个控制信号中的一个在高阻抗和低阻抗之间切换，并且其中该控制单元编组成组，以用于接收相同的控制信号，至少一个组包括来自不同的PID电路的控制单元。

实例12是实例11的电路，其中该至少一个PID电路包括第一控制单元，第二控制单元和第三控制单元，并且其中第一控制单元的高阻抗等于第二控制单元的高阻抗，并不同于第三控制单元的高阻抗。

实例13是实例12的电路，其中该至少一个PID电路还包括第四控制单元，其高阻抗不同于第一、第二和第三控制单元的高阻抗。

实例14是实例11的电路，其中该阻抗补偿电路包括产生R-comp代码的R-comp逻辑，基于该R-comp代码产生控制信号的R-comp解码器，其中R-comp代码的位数少于控制单元的组的数量。

实例15是实例11的电路，其中包括在各个组中的控制单元具有相同的高阻抗。

实例16是实例11到15中任一实例的电路，其中该各个控制单元包括：上拉晶体管，在该上拉晶体管的栅极端子接收上拉信号；下拉晶体管，在该下拉晶体管的栅极端子接收下拉信号；在该上拉晶体管和下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器，其中输出触点耦合到各个PID电路的所有的控制电路的第一电阻器和第二电阻器之间的节点上；与该第一电阻器和第二电阻器并联耦合的开关晶体管，该开关晶体管用以接收第三晶体管栅极端子处的各个控制信号，用以导通或关断该开关晶体管，以在高阻抗和低阻抗之间切换。

实例17是用于传输数据信号的系统，该系统包括：处理器；以及传输器电路，该传输器电路耦合到该处理器上，用以通过传输线传输数据信号给处理器或者从处理器传输数据，该传输器电路包括多个彼此并联耦合、以驱动传输线上的数据信号的可编程阻抗驱动器(PID)电路。该各个PID电路包括：接收上拉信号的第一输入端子；接收下拉信号的第二输入端子；传送输出信号给传输线的第一输出触点；以及一个或多个控制单元。该控制单元包括：上拉晶体管，在该上拉晶体管的栅极端子接收该上拉信号；下拉晶体管，在该下拉晶体管的栅极端子接收该下拉信号；在该上拉晶体管和下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器，其中该输出触点耦合到第一电阻器和第二电阻器之间的节点上；以及与该第一电阻器和第二电阻器并联耦合的开关晶体管，该开关晶体管用以接收在第三晶体管的栅极端子的控制信号，以导通或关断该开关晶体管，从而控制输出触点处的输出阻抗。

实例18是实例17的系统，其中该传输器电路还包括驱动器逻辑单元，其接收将要传输的输入数据信号，并基于该输入数据信号产生上拉信号和下拉信号。

实例19是实例17的系统，其中该传输器电路还包括去加重电路，用于接收输入数据信号并且传送该输入数据信号的延迟并反相的变形给多个驱动器逻辑单元，其中该驱动器逻辑单元的数量是可编程的。

实例20是实例17的系统，其中该数据信号是正数据信号，该传输线是正传输线，并且该多个PID电路是正PID电路，并且其中该传输器电路还包括多个负PID电路，以在负传输线上驱动负数据信号，从而与正数据信号形成差分数据信号。

实例21是实例17的系统，其中该多个PID电路的第一PID电路包括多个控制单元，该多个控制单元包括第一、第二和第三控制单元，并且其中第一控制单元的第一电阻器的阻抗值与第二控制单元的第一电阻器的阻抗值相同，与第三控制单元的第一电阻器的阻抗值不同。

实例22是实例17到21中任一实例的系统，其中不同的PID电路的该多个控制单元接收相同的控制信号。

实例23是实例17到21中任一实例的系统，还包括阻抗补偿电路，用以将传输线上的阻抗与参考阻抗相比较并根据该比较控制控制单元的开关晶体管。

实例24是一种用于传输数据信号的方法，该方法包括：产生多个控制信号来控制传输线上的阻抗；以及将各个控制信号传送给每组可编程阻抗驱动器(PID)电路，该PID电路彼此并联耦合以驱动传输线上的输出信号，其中该各个PID电路包括多个控制单元，其中各个控制单元的阻抗响应于多个控制信号中的一个而在高阻抗和低阻抗之间切换，并且其中该控制单元的组用以接收相同的控制信号，至少一组包括来自不同的PID电路的控制单元。

实例25是权利要求24的方法，其中PID电路中的至少一个包括第一控制单元、第二控制单元和第三控制单元，并且其中该第一控制单元的高阻抗与第二控制单元的高阻抗相同，与第三控制单元的高阻抗不同。

实例26是权利要求25的方法，其中该至少一个PID电路还包括第四控制单元，该第四控制单元的高阻抗不同于第一、第二和第三控制单元的高阻抗。

实例27是权利要求24的方法，其中该产生多个控制信号包括：产生具有多个位的R-comp代码；以及根据该R-comp代码产生控制信号，该R-comp代码的位数小于控制单元的组的数量。

实例28是权利要求24的方法，其中包括在各个组中的控制单元具有相同的高阻抗值。

实例29是权利要求24的方法，其中该各个控制单元包括：上拉晶体管，在该上拉晶体管的栅极端子接收上拉信号；下拉晶体管，在该下拉晶体管的栅极端子接收下拉数据信号；在上拉晶体管和下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器，其中输出触点耦合到各个PID电路的所有的控制电路的第一电阻器和第二电阻器之间的节点上；以及与该第一电阻器和第二电阻器并联耦合的开关晶体管，该开关晶体管用以接收第三晶体管的栅极端子处的各个控制信号，以导通和关断该开关晶体管，从而在高阻抗和低阻抗之间进行切换。

尽管为了描述的目的已经在本文中示出和描述了特定的实施例，但是本申请旨在覆盖本文中所述的实施例的改变或变化。因此，其显然旨在本文所述的实施例仅由权利要求来进行限制。

在本公开内容引用了“一个”或“第一”元件或其等效物的情况下，这种公开包括一个或多个这种元件，既不必需也不排除两个或两个以上的这种元件。此外，确定的元件的顺序指示物(例如，第一，第二或第三)用于在元件之间进行区分，并不表示或暗示这些元件的必需的或者有限的数量，它们也不指示这些元件特定的位置或者顺序，除非专门描述。

Claims (22)

1.一种用于传输数据信号的电路，包括：

上拉晶体管，在所述上拉晶体管的栅极端子处接收上拉信号；

下拉晶体管，在所述下拉晶体管的栅极端子处接收下拉信号；

在所述上拉晶体管与所述下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器；

输出触点，所述输出触点耦合到所述第一电阻器与所述第二电阻器之间的节点，以传送响应于所述上拉信号和所述下拉信号的输出信号；

与所述第一电阻器和所述第二电阻器并联耦合的开关晶体管；以及

控制触点，所述控制触点耦合到所述开关晶体管的栅极端子，以接收控制信号来导通或关断所述开关晶体管，从而控制所述输出触点处的阻抗。

2.根据权利要求1所述的电路，其中，所述第一电阻器耦合到所述上拉晶体管的漏极端子，并且所述第二电阻器耦合到所述下拉晶体管的源极端子。

3.根据权利要求2所述的电路，其中，所述上拉晶体管的源极端子耦合到电源触点以接收电源电压，并且其中，所述下拉晶体管的漏极端子耦合到地电位。

4.根据权利要求1所述的电路，其中，所述上拉晶体管、所述下拉晶体管、所述开关晶体管、所述第一电阻器和所述第二电阻器、以及所述控制触点包括在第一控制单元中，并且其中，所述电路包括可编程阻抗驱动器电路，所述可编程阻抗驱动器电路具有包括所述第一控制单元在内的多个控制单元，其中，各个控制单元接收单独的控制信号以控制所述输出触点处的输出阻抗。

5.根据权利要求4所述的电路，其中，所述可编程阻抗驱动器电路包括四个控制单元。

6.根据权利要求4所述的电路，其中，所述第一控制单元的所述第一电阻器的阻抗值不同于所述多个控制单元的第二控制单元的所述第一电阻器的阻抗值。

7.根据权利要求6所述的电路，其中，所述第一控制单元的所述第一电阻器的所述阻抗值与所述多个控制单元的第三控制单元的所述第一电阻器的阻抗值相同。

8.根据权利要求4-7中任一项所述的电路，其中，所述电路包括多个可编程阻抗驱动器电路，所述多个可编程阻抗驱动器电路的所述输出触点彼此并联耦合。

9.根据权利要求8所述的电路，其中，与不同的可编程阻抗驱动器电路相关联的多个控制触点被耦合到一起以接收相同的控制信号。

10.根据权利要求8所述的电路，还包括：

耦合到各个可编程阻抗驱动器电路的驱动器逻辑单元，所述驱动器逻辑单元接收输入数据信号并产生用于所述可编程阻抗驱动器电路的各个上拉信号和下拉信号；以及

去加重电路，所述去加重电路将所述输入数据信号的延迟并反相的变形传送给多个驱动器逻辑单元，其中，所述多个驱动器逻辑单元的数量是可编程的。

11.一种用于传输数据信号的电路，包括：

阻抗补偿电路，所述阻抗补偿电路产生多个控制信号以控制传输线上的阻抗；以及

耦合到所述阻抗补偿电路的多个可编程阻抗驱动器电路，所述可编程阻抗驱动器电路彼此并联耦合以驱动所述传输线上的输出信号，其中，各个可编程阻抗驱动器电路包括多个控制单元，其中，各个控制单元的阻抗能够响应于所述多个控制信号中的一个控制信号而在高阻抗与低阻抗之间切换，并且其中，所述控制单元被编组为用以接收相同控制信号的组，所述组中的至少一个组包括来自不同可编程阻抗驱动器电路的控制单元，

其中，所述各个控制单元包括：

上拉晶体管，在所述上拉晶体管的栅极端子处接收上拉信号；

下拉晶体管，在所述下拉晶体管的栅极端子处接收下拉数据信号；

在所述上拉晶体管与所述下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器，其中，输出触点耦合到各个可编程阻抗驱动器电路的所有的控制单元的所述第一电阻器与所述第二电阻器之间的节点；以及

与所述第一电阻器和所述第二电阻器并联耦合的开关晶体管，所述开关晶体管接收栅极端子处的相应控制信号以导通或关断所述开关晶体管，从而在所述高阻抗与所述低阻抗之间切换。

12.根据权利要求11所述的电路，其中，所述可编程阻抗驱动器电路中的至少一个可编程阻抗驱动器电路包括第一控制单元、第二控制单元以及第三控制单元，并且其中，所述第一控制单元的所述高阻抗与所述第二控制单元的所述高阻抗相同而与所述第三控制单元的所述高阻抗不同。

13.根据权利要求12所述的电路，其中，所述至少一个可编程阻抗驱动器电路还包括第四控制单元，所述第四控制单元的高阻抗与所述第一控制单元的所述高阻抗、所述第二控制单元的所述高阻抗、以及所述第三控制单元的所述高阻抗不同。

14.根据权利要求11所述的电路，其中，所述阻抗补偿电路包括产生R-comp代码的R-comp逻辑单元、以及基于所述R-comp代码产生所述控制信号的R-comp解码器，其中，所述R-comp代码的位数少于控制单元的所述组的数量。

15.根据权利要求11所述的电路，其中，包括在各个组中的所述控制单元具有相同的高阻抗值。

16.一种用于传输数据信号的系统，包括：

处理器；

耦合到所述处理器的传输器电路，所述传输器电路经由传输线传输数据信号到所述处理器或者从所述处理器传输数据信号，所述传输器电路包括彼此并联耦合的多个可编程阻抗驱动器电路以驱动所述传输线上的所述数据信号，其中，各个可编程阻抗驱动器电路包括：

接收上拉信号的第一输入端子；

接收下拉信号的第二输入端子；

输出触点，所述输出触点将输出信号传送给所述传输线；

以及

一个或多个控制单元，所述一个或多个控制单元包括：

上拉晶体管，所述上拉晶体管在所述上拉晶体管的栅极端子处接收所述上拉信号；

下拉晶体管，所述下拉晶体管在所述下拉晶体管的栅极端子处接收所述下拉信号；

在所述上拉晶体管与所述下拉晶体管之间彼此串联耦合的第一电阻器和第二电阻器，其中，所述输出触点耦合到所述第一电阻器与所述第二电阻器之间的节点；以及

与所述第一电阻器和所述第二电阻器并联耦合的开关晶体管，所述开关晶体管接收栅极端子处的

控制信号以导通或关断所述开关晶体管，从而控制所

述输出触点处的输出阻抗。

17.根据权利要求16所述的系统，其中，所述传输器电路还包括驱动器逻辑单元以接收将被传输的输入数据信号，并基于所述输入数据信号来产生所述上拉信号和所述下拉信号。

18.根据权利要求16所述的系统，其中，所述传输器电路还包括去加重电路以接收输入数据信号，并将所述输入数据信号的延迟并反相的变形传送给多个驱动器逻辑单元，其中，所述多个驱动器逻辑单元的数量是可编程的。

19.根据权利要求16所述的系统，其中，所述数据信号是正数据信号，所述传输线是正传输线，并且所述多个可编程阻抗驱动器电路是正可编程阻抗驱动器电路，并且其中，所述传输器电路还包括多个负可编程阻抗驱动器电路以驱动负传输线上的负数据信号，从而与所述正数据信号构成差分数据信号。

20.根据权利要求16所述的系统，其中，所述多个可编程阻抗驱动器电路的第一可编程阻抗驱动器电路包括多个控制单元，所述多个控制单元包括第一控制单元、第二控制单元和第三控制单元，并且其中，所述第一控制单元的所述第一电阻器的阻抗值与所述第二控制单元的所述第一电阻器的阻抗值相同而与所述第三控制单元的所述第一电阻器的阻抗值不同。

21.根据权利要求16至20中任一项所述的系统，其中，来自不同的可编程阻抗驱动器电路的多个控制单元接收相同的控制信号。

22.根据权利要求16至20中任一项所述的系统，还包括阻抗补偿电路，用以将所述传输线上的阻抗与参考阻抗进行比较，并基于所述比较来控制所述控制单元的所述开关晶体管。