JP2016514316A - 双方向バス上の信号をバス速度に基づいて選択的に終端するための方法および装置 - Google Patents

Abstract

双方向データバス上の第1のデバイスで受信される信号を、選択的に終端するための第1の論理手段を設けることと、双方向データバス上の第2のデバイスで受信される信号を、選択的に終端するための第2の論理手段を設けることと、第1の信号を第1のデバイスから第2のデバイスへ、双方向データバスにおいて第1の速度で送信することと、第1の信号の送信を停止することと、第1の信号の送信を停止した後、第2の論理手段をイネーブルし、第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトすることと、第2のデバイスの第2の論理手段をイネーブルした後、第2の信号を第1のデバイスから第2のデバイスへ双方向データバス上で、より高速度で送信することと、双方向データバス上の第1のデバイスで受信される信号の速度に基づいて、第1の論理手段を制御することとを含む、信号終端を制御する方法。

Description

本開示は、双方向データバスの各端部で信号を選択的に終端するための方法および装置を対象とし、より詳細には、双方向データバスの各端部で信号終端および基準電圧を制御するとともに、双方向データバス上の伝送速度を制御するための方法および装置を対象とする。

電子デバイスは、データが高速度で転送されなければならない様々な経路を含む。高速度のデータ経路の一例は、プロセッサとメモリデバイスとの間のデータバスである。信号を送るレートが高いと、一般に、電気的な反射、符号間干渉、オーバーシュート、アンダーシュート、およびリンギングなどのアーチファクト(artifact)を制御するために、インピーダンス整合の信号終端を、経路上で使用する必要がある。しかしながら、終端は、著しい電力を消費し、したがって、信号レートが前述のアーチファクトを回避するのに十分低い場合には使用されない。

高い信号レートを使用し、したがって、信号終端を必要とするデバイスは、信号終端回路の電力消耗を無視できるように、これまでしばしば、ACラインで電力が供給されたり、十分に大きいバッテリパック(たとえば、ラップトップ型)を含んだりしてきた。加えて、多くの電子部品、ダイナミックランダムアクセスメモリ(DRAM)デバイスなどのメモリデバイスは、たとえば、信号が移動する方向に基づいて信号を選択的に終端するオンダイ終端(ODT)のような、内蔵の機能を備える。すなわち、DRAMデバイス自体の制御回路は、選択的に、信号の受信中では信号終端をイネーブルし、他の時間では信号終端をディスエーブルする。

製造業者は、バッテリ寿命を引き延ばし、かつ放散されなければならない熱の量を低減させるために、電力消費を減少させる方法を探し続けている。したがって、エネルギー消費を低減させる信号終端を動的に制御するための、システムおよび方法を提供することが望ましい。

本発明の例示的な実施形態を、以下で説明する。第1の例示的な実施形態は、第1のデバイスを第2のデバイスに接続する、少なくとも1つのバス上の信号終端を制御する方法を含む。この方法は、第1のデバイスを第2のデバイスに双方向データバスにより接続するステップと、双方向データバス上の第1のデバイスで受信される信号を、選択的に終端するための第1の終端論理手段を設けるステップと、双方向データバス上の第2のデバイスで受信される信号を、選択的に終端するための第2の終端論理手段を設けるステップとを含む。この方法は、また、第1の信号を、第1のデバイスから第2のデバイスへ、双方向データバスにおいて第1の速度で送信するステップと、第1の信号の送信を停止するステップと、第1の信号の送信を停止した後、第2の終端論理手段をイネーブルするとともに、第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトするステップとを含む。この方法は、さらに、第2のデバイスの第2の終端論理手段をイネーブルした後、第2の信号を、第1のデバイスから第2のデバイスへ双方向データバスにおいて、第1の速度を越える第2の速度で送信するステップと、双方向データバス上の第1のデバイスで受信される信号の速度に基づいて、第1の終端論理手段を制御するステップとを含む。

別の例示的な実施形態は、メモリインターフェースと、メモリインターフェースに制御バスおよび双方向データバスにより接続されるメモリデバイスとを有するシステムを含む。このシステムは、双方向データバス上のメモリインターフェースで受信される信号を、選択的に終端するための第1の終端論理手段と、双方向データバス上のメモリデバイスで受信される信号を、選択的に終端するための第2の終端論理手段と、制御バス上のメモリデバイスで受信される信号を、選択的に終端するための第3の終端論理手段とを備える。このシステムは、第1の基準電圧をメモリインターフェースに供給し、第2の基準電圧をメモリデバイスに供給するための基準電圧発生器と、第1の終端論理手段および第2の終端論理手段ならびに第3の終端論理手段を選択的にイネーブルし、基準電圧発生器による第1および第2の基準電圧出力を制御するためのコントローラとを有する。コントローラは、また、双方向データバス上のメモリインターフェースとメモリデバイスとの間のデータ伝送を制御するとともに、双方向データバス上のメモリインターフェースで受信される信号の速度に基づいて、第1の終端論理手段を選択的にイネーブルし、双方向データバス上のメモリデバイスで受信される信号の速度に基づいて、第2の終端論理手段を選択的にイネーブルし、制御バス上のメモリデバイスで受信される信号の速度に基づいて、第3の終端論理手段を選択的にイネーブルするように構成される。コントローラは、また、基準電圧発生器に、第1の終端論理手段がイネーブルされている場合に、第1の基準電圧をメモリインターフェースに供給させ、第1の終端論理手段がイネーブルされていない場合に、第1の基準電圧と異なる第2の基準電圧をメモリインターフェースに供給させ、第3の終端論理手段がイネーブルされている場合に、第3の基準電圧をメモリデバイスに供給させ、第3の終端論理手段がイネーブルされていない場合に、第3の基準電圧と異なる第4の基準電圧をメモリデバイスに供給させる。コントローラは、また、第1の終端論理手段をイネーブルまたはディスエーブルする前、かつ、第2の終端論理手段をイネーブルまたはディスエーブルする前に、双方向データバス上のトラフィックを停止するように構成される。

さらに例示的な実施形態は、第1のデバイスを第2のデバイスに接続する双方向データバスと、双方向データバス上の第1のデバイスで受信される信号を、選択的に終端するための第1の終端手段と、双方向データバス上の第2のデバイスで受信される信号を、選択的に終端するための第2の終端手段とを有するシステムを含む。システムは、また、第1の信号を、第1のデバイスから第2のデバイスへ、双方向データバスにおいて第1の速度で送信するための手段と、第1の信号の送信を停止するための手段とを備えるとともに、第1の信号の送信を停止した後、第2の終端手段をイネーブルし、第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトするための手段を備える。システムは、また、第2のデバイスの第2の終端手段をイネーブルした後、第2の信号を、第1のデバイスから第2のデバイスへ、双方向データバスにおいて、第1の速度を越える第2の速度で送信するための手段と、双方向データバス上の第1のデバイスで受信される信号の速度に基づいて、第1の終端手段を制御するための手段とを備える。

別の例示的な実施形態は、第1のデバイスを第2のデバイスに接続する少なくとも1つのバス上の信号終端を制御する方法であって、第1のデバイスを第2のデバイスに双方向データバスにより接続するためのステップと、双方向データバス上の第1のデバイスで受信される信号を、選択的に終端するための第1の終端論理手段を設けるためのステップと、双方向データバス上の第2のデバイスで受信される信号を、選択的に終端するための第2の終端論理手段を設けるためのステップとを含む方法を、含む。この方法は、また、第1の信号を、第1のデバイスから第2のデバイスへ、双方向データバスにおいて第1の速度で送信するためのステップと、第1の信号の送信を停止するためのステップと、第1の信号の送信を停止した後、第2の終端論理手段をイネーブルするとともに、第2のデバイスの基準電圧を、第1のレベルから第2のレベルへシフトするためのステップとを含む。この方法は、また、第2のデバイスの第2の終端論理手段をイネーブルした後、第2の信号を、第1のデバイスから第2のデバイスへ双方向データバスにおいて、第1の速度を越える第2の速度で送信するためのステップと、双方向データバス上の第1のデバイスで受信される信号の速度に基づいて、第1の終端論理手段を制御するためのステップとを含む。

別の例示的な実施形態は、コンピュータにより実行されたときに、コンピュータに、双方向データバス上の第1のデバイスで受信される信号を選択的に終端し、かつ双方向データバス上の第2のデバイスで受信される信号を選択的に終端することによって、第1のデバイスを第2のデバイスに接続する少なくとも1つのバス上の信号終端を制御させる命令を含む、非一時的なコンピュータ可読媒体を含む。命令は、また、第1のデバイスに、第1の信号を、第1のデバイスから第2のデバイスへ、双方向データバスにおいて第1の速度で送信させ、第1のデバイスに、第1の信号の送信を停止させるとともに、第1のデバイスに第1の信号の送信を停止させた後、第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトするためのものである。命令は、また、第2のデバイスの第2の終端論理手段をイネーブルした後、第1のデバイスに、信号を、第1のデバイスから第2のデバイスへ双方向データバスにおいて、第1の速度を越える第2の速度で送信させ、双方向データバス上の第1のデバイスで受信される信号の速度に基づいて、第1の終端論理手段を制御するためのものである。

添付図面は、本発明の実施形態の説明の助けとなるために示され、単に実施形態の例示のために提供されるものであり、それらを限定するものではない。

本開示の実施形態によるプロセッサおよびメモリデバイスを備えるシステムを示す回路図である。 図1のシステムの電源コントローラの部分の回路図である。 本開示による方法を示す流れ図である。 本開示の実施形態が使用できる、例示的なワイヤレス通信システムの概略図である。

本発明の態様は、以下の説明、および本発明の特定の実施形態を対象とする関連の諸図面で開示される。代替の実施形態が、本発明の範囲から逸脱することなく考案されてもよい。加えて、本発明のよく知られる要素は、詳細には説明されず、本発明の重要な詳細を曖昧にしないために省略されることになる。

「例示的」という語は、本明細書では、「例、事例、または実例として働くこと」を意味するために使用される。「例示的」として本明細書で説明されるいずれの実施形態も、他の実施形態よりも好ましい、または有利であると、必ずしも解釈されるべきでない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられる特徴、利点または動作モードを含むことを必要としない。

本明細書で使用される専門用語は、特定の実施形態を述べることだけが目的であり、本発明の実施形態の限定であることを意図しない。本明細書において使用される場合、「a」、「an」および「the」という単数形は、文脈が明確にそうでないことを示さない限り、複数形も同様に含むことが意図される。さらに、「comprises」、「comprising」、「includes」、および/または「including」という用語は、本明細書で使用されるとき、述べられる特徴、整数値、ステップ、動作、要素、および/または構成要素の存在を明記する場合、1つまたは複数の、他の特徴、整数値、ステップ、動作、要素、構成要素、および/またはそれらの集まりの存在または追加を排除しないことが理解される。

さらに、多くの実施形態は、たとえば、コンピューティングデバイスの要素により実行される動作のシーケンスの観点で説明される。本明細書で述べる様々な動作は、特定の回路(たとえば、特定用途向け集積回路(ASIC))、1つまたは複数のプロセッサにより実行されるプログラム命令、またはその両方の組合せにより実行され得ることが理解されよう。加えて、本明細書で述べる動作のこれらのシーケンスは、実行時に、本明細書で述べる機能性を、関連するプロセッサに実行させるはずであるコンピュータ命令の、対応するセットをその中に記憶しているコンピュータ可読記憶媒体の任意の形態内で、完全に含まれているとみなすことができる。したがって、本発明の様々な態様は、いくつかの相異なる形態で実施されてもよく、それらのすべては、特許請求される主題の範囲内であることが企図されている。加えて、本明細書で述べる実施形態の各々について、そのような任意の実施形態の対応する形態は、たとえば、述べられる動作を実行する「ように構成される論理手段」として、本明細書で述べられる場合がある。

図1は、プロセッサ102およびメモリデバイス104を備える、システム100を概略的に示す。プロセッサ102は、中央処理装置(CPU)106、たとえば、有限状態機械を含んでもよいコントローラ108、メモリインターフェース110およびグローバルクロック制御装置112を備える。前述の諸要素は本開示に関するが、プロセッサ102は、システムオンチップ(SOC:system-on-chip)を構成してもよく、プロセッサ102が動作するために必要な他の従来の要素(図示せず)を含んでもよい。メモリデバイス104は、少なくとも1つのメモリダイ114を備え、メモリインターフェース110は、制御バス116および双方向データバス118を介して、メモリダイ114と通信する。メモリインターフェース110は、プロセッサ102とメモリデバイス104との間の通信を管理する役割を有する。システム100は、また、電源コントローラ122を含む電源システム120、ならびに第1のレギュレータ124、第2のレギュレータ126、第3のレギュレータ128、第4のレギュレータ130、および第5のレギュレータ132を含む複数のレギュレータを備え、複数のレギュレータは、一緒に基準電圧発生器を形成し、いくつかの実施形態では、高いインピーダンスのラダーを伴う能動バッファを含んでもよい。プロセッサ102は、シリアルデータバス131およびシリアルクロックバス133を介して、電源コントローラ122と通信する。

メモリインターフェース110は、メモリダイ114のレシーバ136に第1のデータライン138によって接続されているドライバ134を備え、メモリインターフェース110は、メモリダイ114のドライバ142に第2のデータライン144によって接続されているレシーバ140を備える。第1および第2のデータライン138、144は、個別の相互接続よりもむしろ双方向データバス118の論理的な部分を表現し、説明の簡潔さのみのために分離して示される。

メモリインターフェース110は、オンダイ終端(ODT)論理手段146を備え、オンダイ終端(ODT)論理手段146は、抵抗器150を電源システム120の第1のレギュレータ124に選択的に接続するためのスイッチ148を制御する。スイッチ148は、ODT論理手段146およびコントローラ108により制御され、コントローラ108は、ライン152によってODT論理手段146に接続されている。スイッチ148が閉じられると、抵抗がメモリインターフェース110のレシーバ140に接続されて、第2のデータライン144を終端し、信号が双方向データバス118の第2のデータライン144上を高速度で伝送されるときに生じるおそれのあるアーチファクトを低減させる。メモリダイ114は、また、ODT論理手段154を備え、ODT論理手段154は、抵抗器158を電源システム120の第4のレギュレータ130に選択的に接続するためのスイッチ156を制御する。メモリダイ114のスイッチ156は、ODT論理手段154、およびプロセッサ102のコントローラ108により制御され、コントローラ108は、ライン160によってメモリダイ114のスイッチ156に接続されている。スイッチ156が閉じられると、抵抗がメモリダイ114のレシーバ136に接続されて、第1のデータライン138を終端し、信号が双方向データバス118の第1のデータライン138上を高速度で伝送されるときに生じるおそれのあるアーチファクトを低減させる。システム100は、また、オンボード終端(OBT)論理手段162を備え、オンボード終端(OBT)論理手段162は、制御バス116を電源システム120の第5のレギュレータ132に選択的に接続するために、抵抗器166を制御バス116に選択的に接続するためのスイッチ164を制御する。コントローラ108およびOBT論理手段162は、スイッチ164の状態を制御し、コントローラ108は、OBT論理手段162にライン168によって接続されている。スイッチ164が閉じられると、抵抗が制御バス116に接続されて、制御バス116を終端し、信号が制御バス116上を高速度で伝送されるときに生じるおそれのあるアーチファクトを低減させる。

メモリインターフェース110のレシーバ140の1つの入力は、電源システム120の第2のレギュレータ126に接続されており、メモリダイ114のレシーバ136の1つの入力は、電源システム120の第3のレギュレータ128に接続されている。第2のレギュレータ126および第3のレギュレータ128は、適切な基準電圧をメモリインターフェースのレシーバ140およびメモリダイのレシーバ136に供給し、基準電圧は、データが双方向データバス118上で伝送される速度に基づいて選択される。

ここで、システム100の動作について説明する。システム100は、本明細書では、「低い」、「中間の」および「高い」データレートで動作するとして述べられる。これらのデータレートを詳細には定義しないが、「低い」データレートとは、信号終端を使用することなくデータがシステム内で効率よく転送できるレートであり、「高い」データレートとは、信号終端が必要または望ましいレートである。本明細書で使用される場合、中間のレートは、双方向データバス118の終端が望ましいほど十分に高いが、制御バス116の終端が必要でないほど十分に低いレートである。DDR3 DRAMなどの典型的なシステムでは、低いデータレートは400MHz(800Mbps)よりも低く、中間のデータレートは400MHzから667MHzの間であり、高いデータレートは667MHz(1333Mbps)を越える、いかなるデータレートであってもよい。しかしながら、これらの値はプログラム可能であり、プリント回路板配線の設計および複雑さに依存する。インピーダンスおよび/またはトレーススキューの整合が劣悪な低コストの設計は、周波数しきい値を下げることを強いる場合があり、より高品質の設計は、周波数しきい値を上げることを可能にする場合がある。

システム100は、従来の方式で初期化され、メモリインターフェース110は、グローバルクロックコントローラ112により設定されたクロック速度に部分的に基づく低いデータレートで、メモリデバイス104と通信する。信号終端は、データが低いデータレートで伝送されるときには求められず、コントローラ108は、メモリインターフェース110のODT論理手段146のスイッチ148、およびメモリダイ114のODT論理手段154のスイッチ156、ならびにOBT論理手段162のスイッチ164を、開いた状態に維持する。さらに、コントローラ108は、電源システム120に、第1のレベルを有する基準電圧を第2のレギュレータ126からメモリインターフェース110のレシーバ140へ供給し、第1の基準電圧と同じでもよい第2の基準電圧をメモリダイ114のレシーバ136に供給するように指示する。制御バス116上のメモリインターフェース110またはメモリダイ114に終端が必要ないので、ODT論理手段146もしくはODT論理手段154またはOBT論理手段162により消費される電力は極めて小さく、コントローラ108は、さらなる省電力化を実現するために、信号終端が求められないときには、任意選択で電源コントローラ122に、第1のレギュレータ124、第4のレギュレータ130および第5のレギュレータ132をシャットダウンさせることができる。

様々な条件によって、メモリインターフェース110とメモリデバイス104との間に、より高いデータ転送レートが必要となる場合があり、たとえば、それはプロセッサ102がグラフィックスを多く利用するプログラムを実行し始めたときである。上で論じたように、そのようなより高いデータレートは、効率のよいデータ転送のために、信号終端を必要とする。本明細書で述べられるこの次のデータレートは、本明細書で中間のレートと呼ばれ、このレートについては、信号終端が双方向データバス118の両端に設けられるべきである。双方向データバス118上のデータレートを変化させるプロセスを、以下で述べる。

双方向データバス118上のデータ転送は、あるデータレートから別のデータレートへの移行中に、休止またはストール(stall)されなければならない。したがって、CPU106がコントローラ108に、低いデータレートから中間のデータレートへのシフトが必要であると通知すると、コントローラ108は、メモリインターフェース110に、メモリデバイス104とのいかなる未処理のトランザクションも完了させ、次いで、双方向データバス118上でのデータの送信を停止させる。この間、メモリデバイス104は、その内容を保持するためにセルフリフレッシュモードに入る。次に、コントローラ108は、電源コントローラ122に信号を送って、第2のレギュレータ126にメモリインターフェース110のレシーバ140に供給される第1の基準電圧を変化させ、第3のレギュレータ128にメモリダイ114のレシーバ136に供給される第2の基準電圧を変化させる。電源120およびその中の第1から第5のレギュレータ124〜132は、著しい雑音を発生させることなく、電圧を急速に変化させるように構成される。というのも、基準電圧が変化かつ安定化できることが高速であればあるほど、データトラフィックは双方向データバス118上で、より高速に再開することができるからである。

この電圧変化は、たとえば、図2に示すように、電源コントローラ122の中で適切な回路を使用することによって実現することができる。コントローラ108は、シリアルデータバス131およびシリアルクロックバス133を介して、電源コントローラ122と通信する。コマンド部、アドレス部およびデータ部を有するパケット(図示せず)が伝送され、これによりコントローラ108が電源コントローラ122を書き込み、読み取り、制御することが可能となる。

図2は、電源コントローラ122の、第1のレギュレータ124からの出力を生成する部分を示し、類似の回路が第2から第5のレギュレータ126、128、130、132の出力を制御するが、それらは特に図示しない。コントローラ108からの入力パケットは、論理デコード200により調べられ、論理デコード200は、どのようなタイプの動作を実行し、どこへデータを送るかを決定する。第1のレギュレータ124からの電圧Voutを変化させるために、コントローラ108からのパケットは、電圧のバイナリ表現を、対応するレジスタ202に書き込み、レジスタ202の出力は、制御スイッチ204のうちの適切な1つを閉じるように、ビット203を制御する。このことが、制御抵抗器205を通じて、第1のレギュレータ124にとっての所定のVoutを定める。第1のレギュレータ124は、出力電圧を定めるために、バンドギャップ基準201からの入力、および制御抵抗器205のネットワークからの第2の入力を受ける。

電源コントローラ122は多数のレギュレータを含み、それらの電圧はこの方式を使用してそれぞれ独立に制御され得る。コントローラ108が、電源コントローラ122から戻る情報を読み取ることも可能であり、この情報は制御ビット203の値を含む。速度を切り替える間、システム100の多数の電圧は、急速に再プログラムされる必要がある場合があり、この簡単で効率のよいインターフェースは、素早い電圧の再プログラムを可能にし、システム時間全体を低減させる。様々な終端に供給される終端電圧は、第1のレギュレータ124のトランジスタ出力および第2から第5のレギュレータ126〜132の対応するトランジスタ出力(図示せず)により、直接駆動される。その結果、極めて低い出力インピーダンス、およびそれに対応して、バスストールの継続時間を著しく低減させる、(従来の抵抗器の電圧分割器と比較して)より高速な過渡応答が得られる。加えて、終端スイッチ148、156、164が開いていると、第1から第5のレギュレータ124〜132の出力トランジスタを通る電流フローは存在しない(従来の抵抗器の電圧分割器を通る静的な電流フローと比較して)。最後に、多数のDRAMインターフェース規格をサポートする必要があるかもしれないシステムでは、すべてのレギュレータがデジタルで再プログラム可能であることは、従来の抵抗器の電圧分割器と比べて、著しいフレキシビリティをもたらす。たとえば、DDR3、DDR3L、およびDDR4デバイスは、単に第1から第5のレギュレータ124〜132を再プログラムすることによって、同一のプラットフォームでサポートされ得る。

コントローラ108は、また、スイッチ148を閉じるための、メモリインターフェース110のODT論理手段146に信号を送って、第2のデータライン144を終端し、スイッチ156を閉じるための、メモリダイ114のODT論理手段154に信号を送って、第1のデータライン138を終端する。電源コントローラ122は、また、第1のレギュレータ124および第4のレギュレータ130を、それらが省電力化の理由のために予めパワーダウンされている場合、再活性化させなければならない。クロックレートが低いレートから中間のレートへ増大し、いったん電源システム120により供給される電圧が安定すると、システム100は、すぐにデータ転送を再開できるようになっている。メモリインターフェース110およびメモリダイ114のODT論理手段146、154をイネーブルするには、電源システム120により供給される電圧を安定化させるよりも短い時間で済む。したがって、プログラム可能なタイマ(図示せず)が、安定な電圧供給を確実にするために十分な長さの時間だけ、双方向データバス118上のデータをストールさせるために使用され得る。電圧のこのセトリングタイムは、特定の電圧レギュレータにより供給されるメモリデバイスの数、その電圧供給を落ち着かせるために使用されるバイパスコンデンサの数、およびプリント回路板(PCB)の構造および複雑さなどの、プラットフォームの変数に依存することに留意されたい。したがって、プログラム可能なストール時間は、システムの構成要素およびPCBの構造に対して最適にされ得る。それらのタイマが満了すると、コントローラ108は、メモリインターフェース110にメモリダイ114との通信を再開させ、メモリダイ114は、そのセルフリフレッシュ動作を終える。ステータスレジスタがグローバルクロック制御装置112で更新され、必要なら、割込みがCPU106に送られる。

システム100は、その上さらに高いデータ転送速度の必要が生じるまで、このようにして動作し続ける。双方向データバス118上のデータレートを高速度へ切り替えるために、OBT論理手段162を活性化させて、制御バス116上の信号終端をもたらすことも必要である。双方向データバス118上のトラフィックは、低いデータレートから中間のデータレートへ移る間の場合と同様にストールされ、第2のレギュレータ126および第3のレギュレータ128によりメモリインターフェース110およびメモリダイ114に供給される基準電圧は、必要に応じて調整される。加えて、コントローラ108は、信号をOBT論理手段162へ送信して、OBT論理手段162にスイッチ164を閉じさせ、制御バス116上の信号を終端させる。第5のレギュレータ132が不活性の状態にある場合、この第5のレギュレータ132は、この時同じく再活性化される。いったん電源120により供給される電圧が安定すると、制御データトラフィックは制御バス116上で再開し、データトラフィックは双方向データバス118上で再開する。双方向データバス118上のデータレートを中間のレベルまたは低いレベルに低減させるために、これらの同じステップが続く。すなわち、それぞれのバス上のトラフィックをストールさせ、ODTおよびOBTをディスエーブルし、メモリインターフェース110のレシーバ140およびメモリダイ114のレシーバ136に供給される基準電圧を変化させる。もちろん、システム100は、また、メモリインターフェース110のODT論理手段146およびメモリダイ114のODT論理手段154と同じ時にOBT論理手段162をイネーブルすることによって、低いレート状態から高いレート状態へ直接移行することができる。これらの移行は、システム100およびそれに接続される構成要素(図示せず)により要求されるデータ転送レートに基づいて、CPU106およびコントローラ108の制御下にある。

上述したシステム100は、システム100の多数の場所で信号終端の動的な制御を可能にするやり方で、コントローラ108の制御下で、信号終端の制御を様々な場所に有益に配置する。加えて、コントローラ108は、また、メモリインターフェース110およびメモリダイ114に供給される基準電圧を制御し、双方向データバス118上および制御バス116上のデータの伝送を停止および開始するので、双方向データバス118がシステム100による使用と引き換えに利用できなくなる時間を低減させ、したがって、許容し得るシステム性能を維持しながら省エネルギーを達成するやり方で、コントローラ108は、双方向データバス118上および制御バス116上のデータの停止を、信号終端および基準電圧の変化と協調させることができる。1つのプラットフォームを使用して、メモリインターフェース規格、バスのトポロジ/構成要素の個数、およびPCBの構造および配線の変動に対応することによって、追加のフレキシビリティがもたらされる。

図3は、本開示の実施形態による方法を示し、この方法は、第1のデバイスを第2のデバイスに双方向データバスにより接続するブロック302と、双方向データバス上の第1のデバイスで受信される信号を、選択的に終端するための第1の終端論理手段を設けるブロック304と、双方向データバス上の第2のデバイスで受信される信号を、選択的に終端するための第2の終端論理手段を設けるブロック306とを含む。この方法は、また、第1の信号を第1のデバイスから第2のデバイスへ、双方向データバスにおいて第1の速度で送信するブロック308と、第1の信号の送信を停止するブロック310と、第1の信号の送信を停止した後、第2の終端論理手段をイネーブルし、第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトするブロック312とを含む。加えて、この方法は、第2のデバイスの第2の終端論理手段をイネーブルした後、第2の信号を第1のデバイスから第2のデバイスへ双方向データバスにおいて、第1の速度を越える第2の速度で送信するブロック314と、双方向データバス上の第1のデバイスで受信される信号の速度に基づいて、第1の終端論理手段を制御するブロック316とを含む。

図4は、本開示の1つまたは複数の実施形態が有利に利用され得る、例示的なワイヤレス通信システム400を示す。例示の目的で、図4は、3つの遠隔ユニット420、430、および450ならびに2つの基地局440を示す。従来のワイヤレス通信システムが、より多くの遠隔ユニットおよび基地局を有してもよいことが理解されよう。遠隔ユニット420、430、および450は、集積回路または他の半導体デバイス425A、425Bおよび425C(本明細書で開示するシステムを含む)を含み、これらは、以下でさらに述べるような本開示の実施形態に含まれる。図4は、基地局440から遠隔ユニット420、430、および450への順方向のリンク信号480と、遠隔ユニット420、430、および450から基地局440への逆方向のリンク信号490とを示す。

図4では、遠隔ユニット420はモバイル電話として図示され、遠隔ユニット430はポータブルコンピュータとして図示され、遠隔ユニット450はワイヤレスローカルループシステムの固定配置遠隔ユニット(fixed location remote unit)として図示される。たとえば、遠隔ユニットは、モバイル電話、ハンドヘルドの個人通信システム(PCS)ユニット、携帯情報端末(PDA)などのポータブルデータユニット、ナビゲーションデバイス(GPS対応デバイスなど)、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、検針機器などの固定配置データユニット(fixed location data unit)、またはデータもしくはコンピュータ命令を記憶する、もしくは読み出す任意の他のデバイス、またはそれらの任意の組合せのうちの、任意の1つまたは組合せであってもよい。図4は、本開示の教示による遠隔ユニットを示すけれども、本開示は、これらの図示された例示的なユニットに限定されない。本開示の実施形態は、テストおよび特性評価のためのメモリおよびオンチップ回路を含む能動集積回路を有する任意のデバイスで、適切に使用され得る。

情報および信号は、様々な相異なる技術および技法のうちの任意のものを使用して表現できることを、当業者なら理解するはずであろう。たとえば、上述の説明を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁気の場もしくは粒子、光学の場もしくは粒子、またはそれらの任意の組合せにより表現することができる。

さらに、本明細書で開示した実施形態に関して述べた様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子工学のハードウェア、コンピュータソフトウェア、またはそれら両方の組合せとして実装することができることを、当業者なら理解するであろう。ハードウェアおよびソフトウェアのこの交換可能性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、全体的にそれらの機能性の観点から上記で述べられている。そのような機能性がハードウェア、それともソフトウェアとして実装されるかどうかは、システム全体に課された特定の応用例および設計制約に依存する。当業者は、述べられた機能性を、各特定の応用例に対して様々な方法で実装できるが、そのような実装態様を決定することが、本発明の範囲からの逸脱をもたらすと解釈されるべきではない。

本明細書で開示した実施形態に関して述べた方法、シーケンスおよび/またはアルゴリズムは、ハードウェアの中、プロセッサにより実行されるソフトウェアモジュールの中、またはそれら2つの組合せの中で、直接具体化されてもよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で既知の記憶媒体の任意の他の形態に常駐してもよい。例示的な記憶媒体は、プロセッサに結合されて、プロセッサは記憶媒体から情報を読み取り、かつ記憶媒体へ情報を書き込むことができるようになる。代わりに、記憶媒体は、プロセッサと一体化されてもよい。

したがって、本発明の実施形態は、終端されているライン上のデータの速度に基づいて、コントローラに、オンダイおよび/またはオンボードの信号終端を選択的に制御させるための方法を実施する、コンピュータ可読媒体を含むことができる。したがって、本発明は示された例に限定されず、本明細書で述べられる機能性を実行するためのいかなる手段も、本発明の実施形態に含められる。

前述の開示は本発明の例示的な実施形態を示すが、様々な変更および修正が、添付の特許請求の範囲により定義されるような本発明の範囲を逸脱することなく、本明細書でなされてもよいことに留意されたい。本明細書で述べられる本発明の実施形態による、方法の特許請求の範囲の機能、ステップおよび/または動作は、特定の順序で実行される必要はない。さらに、本発明の要素は単数で記述または特許請求されることがあるが、単数への制限が明示的に述べられていない限り、複数も企図されている。

100 システム
102 プロセッサ
104 メモリデバイス
106 中央処理装置(CPU)
108 コントローラ
110 メモリインターフェース
112 グローバルクロック制御装置、グローバルクロックコントローラ
114 メモリダイ
116 制御バス
118 双方向データバス
120 電源システム
122 電源コントローラ
124 第1のレギュレータ
126 第2のレギュレータ
128 第3のレギュレータ
130 第4のレギュレータ
132 第5のレギュレータ
131 シリアルデータバス
133 シリアルクロックバス
134 ドライバ
136 レシーバ
138 第1のデータライン
140 レシーバ
142 ドライバ
144 第2のデータライン
146 オンダイ終端(ODT)論理手段
148 スイッチ
150 抵抗器
152 ライン
154 ODT論理手段
156 スイッチ
158 抵抗器
160 ライン
162 オンボード終端(OBT)論理手段
164 スイッチ
166 抵抗器
168 ライン
200 論理デコード
201 バンドギャップ基準
202 レジスタ
203 制御ビット
204 制御スイッチ
205 制御抵抗器
400 ワイヤレス通信システム
420 遠隔ユニット
430 遠隔ユニット
450 遠隔ユニット
440 基地局
425 集積回路または他の半導体デバイス
480 順方向のリンク信号
490 逆方向のリンク信号

Claims (27)

1. 第1のデバイスを第2のデバイスに接続する少なくとも1つのバス上の信号終端を制御する方法であって、
   前記第1のデバイスを前記第2のデバイスに双方向データバスにより接続するステップと、
   前記双方向データバス上の前記第1のデバイスで受信される信号を、選択的に終端するための第1の終端論理手段を設けるステップと、
   前記双方向データバス上の前記第2のデバイスで受信される信号を、選択的に終端するための第2の終端論理手段を設けるステップと、
   第1の信号を、前記第1のデバイスから前記第2のデバイスへ、前記双方向データバスにおいて第1の速度で送信するステップと、
   前記第1の信号の前記送信を停止するステップと、
   前記第1の信号の前記送信を停止した後、前記第2の終端論理手段をイネーブルするとともに、前記第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトするステップと、
   前記第2のデバイスの前記第2の終端論理手段をイネーブルした後、第2の信号を前記第1のデバイスから前記第2のデバイスへ前記双方向データバスにおいて、前記第1の速度を越える第2の速度で送信するステップと、
   前記双方向データバス上の前記第1のデバイスで受信される信号の速度に基づいて、前記第1の終端論理手段を制御するステップと
   を含む、方法。
2. 前記第1のデバイスはメモリコントローラを備え、前記第2のデバイスはメモリデバイスである、請求項1に記載の方法。
3. 前記第1のデバイスを前記第2のデバイスに制御バスにより接続するステップを含む、請求項2に記載の方法。
4. 前記制御バス上の前記メモリデバイスで受信される信号を、選択的に終端するための第3の終端論理手段を設けるステップを含む、請求項3に記載の方法。
5. 前記第1の終端論理手段は前記メモリコントローラ上の第1のオンダイ終端(ODT)論理手段を含み、前記第2の終端論理手段は前記メモリデバイスにおける第2のODT論理手段を含み、前記第3の終端論理手段はオンボード終端(OBT)論理手段を含む、請求項4に記載の方法。
6. コントローラを設けるとともに、前記第1の終端論理手段および前記第2の終端論理手段ならびに前記第3の終端論理手段を、前記コントローラを使用して制御するステップを含む、請求項4に記載の方法。
7. 前記第1の終端論理手段は前記メモリコントローラ上の第1のODT論理手段を含み、前記第2の終端論理手段は前記メモリデバイスにおける第2のODT論理手段を含み、前記第3の終端論理手段はOBT論理手段を含み、
   前記第1のODT論理手段は抵抗器および前記抵抗器を電圧源に接続するためのスイッチを備え、前記方法は、前記双方向データバス上の前記第1のデバイスで受信される前記信号が終端されない場合、前記電圧源をディスエーブルするステップを含む、
   請求項4に記載の方法。
8. 前記第2の信号の前記送信を停止するステップと、
   前記第2の信号の前記送信を停止した後、前記第2のデバイスの前記第2の終端論理手段をディスエーブルするとともに、前記第2のデバイスの前記基準電圧を前記第2のレベルから前記第1のレベルへシフトするステップと、
   前記第2のデバイスの前記終端論理手段をディスエーブルした後、前記第1の信号を前記第1のデバイスから前記第2のデバイスへ前記第1の速度で送信するステップと
   をさらに含む、請求項1に記載の方法。
9. コントローラを設けるとともに、前記コントローラを使用して前記第1の終端論理手段および前記第2の終端論理手段を制御するステップを含み、前記第1の終端論理手段を制御するステップは、電圧のバイナリ表現をレジスタに書き込むステップを含む、請求項1に記載の方法。
10. 前記第1の終端論理手段は抵抗器および前記抵抗器を電圧源に接続するためのスイッチを備え、前記方法は、前記双方向データバス上の前記第1のデバイスで受信される前記信号が終端されない場合、前記電圧源をディスエーブルするステップを含む、請求項1に記載の方法。
11. 前記第2の終端論理手段をイネーブルするステップは、第1の制御信号を前記第1のデバイスから前記第2のデバイスへ送信するステップを含む、請求項1に記載の方法。
12. 前記第1のデバイスはメモリコントローラを備え、前記第2のデバイスはダイナミックランダムアクセスメモリ(DRAM)デバイスである、請求項1に記載の方法。
13. 前記第1のデバイスはメモリコントローラを備え、前記第2のデバイスはメモリデバイスであり、
    前記第1の終端論理手段は、メモリインターフェース上のODT論理手段を含み、前記第2の終端論理手段は、前記メモリデバイスにおける第2のODT論理手段を含み、
    前記第2の終端論理手段をイネーブルするステップは、第1の制御信号を前記メモリインターフェースから前記第2のODT論理手段へ送信するステップを含む、
    請求項1に記載の方法。
14. メモリインターフェースと、
    前記メモリインターフェースに制御バスおよび双方向データバスにより接続されるメモリデバイスと、
    前記双方向データバス上の前記メモリインターフェースで受信される信号を、選択的に終端するための第1の終端論理手段と、
    前記双方向データバス上の前記メモリデバイスで受信される信号を、選択的に終端するための第2の終端論理手段と、
    前記制御バス上の前記メモリデバイスで受信される信号を、選択的に終端するための第3の終端論理手段と、
    第1の基準電圧を前記メモリインターフェースに供給し、第2の基準電圧を前記メモリデバイスに供給するための、基準電圧発生器と、
    前記第1の終端論理手段および前記第2の終端論理手段ならびに前記第3の終端論理手段を選択的にイネーブルし、前記第1の基準電圧および前記第2の基準電圧を制御し、前記双方向データバス上の前記メモリインターフェースと前記メモリデバイスとの間のデータ伝送を制御するためのコントローラと
    を備えるシステムであって、
    前記コントローラは、前記双方向データバス上の前記メモリインターフェースで受信される信号の速度に基づいて、前記第1の終端論理手段を選択的にイネーブルし、前記双方向データバス上の前記メモリデバイスで受信される信号の速度に基づいて、前記第2の終端論理手段を選択的にイネーブルし、前記制御バス上の前記メモリデバイスで受信される信号の速度に基づいて、前記第3の終端論理手段を選択的にイネーブルし、前記基準電圧発生器に、前記第1の終端論理手段がイネーブルされている場合に、前記第1の基準電圧を前記メモリインターフェースに供給させ、前記第1の終端論理手段がイネーブルされていない場合に、前記第1の基準電圧と異なる第2の基準電圧を前記メモリインターフェースに供給させ、前記第3の終端論理手段がイネーブルされている場合に、第3の基準電圧を前記メモリデバイスに供給させ、前記第3の終端論理手段がイネーブルされていない場合に、前記第3の基準電圧と異なる第4の基準電圧を前記メモリデバイスに供給させるとともに、前記第1の終端論理手段をイネーブルまたはディスエーブルする前、かつ、前記第2の終端論理手段をイネーブルまたはディスエーブルする前に、前記双方向データバス上のトラフィックを停止するように構成された、
    システム。
15. 前記第1の終端論理手段は前記メモリインターフェース上のODT論理手段を含み、前記第2の終端論理手段は前記メモリデバイス上のODT論理手段を含み、前記第3の終端論理手段はOBT論理手段を含む、請求項14に記載のシステム。
16. 前記コントローラは、前記双方向データバス上の前記メモリデバイスで受信される前記信号の速度を制御する、請求項14に記載のシステム。
17. 前記基準電圧発生器は、高いインピーダンスのラダーを伴う能動バッファを備える、請求項14に記載のシステム。
18. 前記コントローラおよび前記メモリインターフェースを備えるプロセッサを備える、請求項14に記載のシステム。
19. 少なくとも1つの半導体ダイに組み込まれている、請求項14に記載のシステム。
20. セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定配置データユニット、およびコンピュータからなる群から選択され、請求項14に記載のシステムを含む、デバイス。
21. 第1のデバイスを第2のデバイスに接続する双方向データバスと、
    前記双方向データバス上の前記第1のデバイスで受信される信号を、選択的に終端するための第1の終端手段と、
    前記双方向データバス上の前記第2のデバイスで受信される信号を、選択的に終端するための第2の終端手段と、
    第1の信号を、前記第1のデバイスから前記第2のデバイスへ、前記双方向データバスにおいて第1の速度で送信するための手段と、
    前記第1の信号の前記送信を停止するための手段と、
    前記第1の信号の前記送信を停止した後、前記第2の終端手段をイネーブルし、前記第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトするための手段と、
    前記第2のデバイスの前記第2の終端手段をイネーブルした後、第2の信号を前記第1のデバイスから前記第2のデバイスへ前記双方向データバスにおいて、前記第1の速度を越える第2の速度で送信するための手段と、
    前記双方向データバス上の前記第1のデバイスで受信される信号の速度に基づいて、前記第1の終端手段を制御するための手段と
    を備える、システム。
22. 制御バス上の前記第2のデバイスで受信される信号を、選択的に終端するための第3の終端手段を設けることを含む、請求項21に記載のシステム。
23. 前記第2の信号の前記送信を停止するための手段と、
    前記第2の信号の前記送信を停止した後、前記第2の終端手段をディスエーブルし、前記第2のデバイスの前記基準電圧を、前記第2のレベルから前記第1のレベルへシフトするための手段と、
    前記第2の終端手段をディスエーブルした後、前記第1の信号を前記第1のデバイスから前記第2のデバイスへ前記第1の速度で送信するための手段と
    を備える、請求項21に記載のシステム。
24. 第1のデバイスを第2のデバイスに接続する少なくとも1つのバス上の信号終端を制御する方法であって、
    前記第1のデバイスを前記第2のデバイスに双方向データバスにより接続するためのステップと、
    前記双方向データバス上の前記第1のデバイスで受信される信号を、選択的に終端するための第1の終端論理手段を設けるためのステップと、
    前記双方向データバス上の前記第2のデバイスで受信される信号を、選択的に終端するための第2の終端論理手段を設けるためのステップと、
    第1の信号を前記第1のデバイスから前記第2のデバイスへ、前記双方向データバスにおいて第1の速度で送信するためのステップと、
    前記第1の信号の前記送信を停止するためのステップと、
    前記第1の信号の前記送信を停止した後、前記第2の終端論理手段をイネーブルするとともに、前記第2のデバイスの基準電圧を第1のレベルから第2のレベルへシフトするためのステップと、
    前記第2のデバイスの前記第2の終端論理手段をイネーブルした後、第2の信号を前記第1のデバイスから前記第2のデバイスへ前記双方向データバスにおいて、前記第1の速度を越える第2の速度で送信するためのステップと、
    前記双方向データバス上の前記第1のデバイスで受信される信号の速度に基づいて、前記第1の終端論理手段を制御するためのステップと
    を含む、方法。
25. 制御バス上の前記第2のメモリデバイスで受信される信号を、選択的に終端するためのステップを含む、請求項24に記載のシステム。
26. 前記第2の信号の前記送信を停止するためのステップと、
    前記第2の信号の前記送信を停止した後、前記第2の終端論理手段をディスエーブルするとともに、前記第2のデバイスの前記基準電圧を、前記第2のレベルから前記第1のレベルへシフトするためのステップと、
    前記第2のデバイスの前記終端論理手段をディスエーブルした後、前記第1の信号を前記第1のデバイスから前記第2のデバイスへ前記第1の速度で送信するためのステップと
    を含む、請求項24記載のシステム。
27. コンピュータにより実行されたときに、前記コンピュータに、第1のデバイスを第2のデバイスに接続する少なくとも1つのバス上の信号終端を、
    双方向データバス上の前記第1のデバイスで受信される信号を、選択的に終端することと、
    前記双方向データバス上の前記第2のデバイスで受信される信号を、選択的に終端することと、
    前記第1のデバイスに、第1の信号を、前記第1のデバイスから前記第2のデバイスへ、前記双方向データバスにおいて第1の速度で送信させることと、
    前記第1のデバイスに、前記第1の信号の前記送信を停止させることと、
    前記第1のデバイスに前記第1の信号の前記送信を停止させた後、前記第2のデバイスの基準電圧を、第1のレベルから第2のレベルへシフトすることと、
    前記第2のデバイスの第2の終端論理手段をイネーブルした後、前記第1のデバイスに、信号を前記第1のデバイスから前記第2のデバイスへ前記双方向データバスにおいて、前記第1の速度を越える第2の速度で送信させることと、
    前記双方向データバス上の前記第1のデバイスで受信される信号の速度に基づいて、第1の終端論理手段を制御することと
    によって制御させる命令を含む、非一時的コンピュータ可読記録媒体。

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