KR101039862B1 - 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법 - Google Patents

클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법 Download PDF

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Abstract

본 발명은 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 데이터의 출력시에 상기 데이터의 반전/비반전 정보를 갖는 인버전 정보를 출력하되, 클럭킹 모드시에는 클럭킹 패턴을 출력하는 인버전 출력회로; 및 상기 인버전 출력회로가 연결된 인버전 핀을 포함한다.
메모리장치, 클럭, DBI

Description

클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법{SEMICONDUCTOR MEMORY DEVICE HAVING CLOCKING MODE AND OPERATING METHOD OF THE SAME}
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 자세하게는 인버전 핀으로 클럭킹 패턴을 출력해 줌으로써, 반도체 메모리장치의 고속 동작의 안정성을 보장해주기 위한 기술에 관한 것이다.
반도체 메모리장치에서 고속 동작을 안정적으로 하기 위한 몇가지의 방법 들이 있다. CRC(Cyclic Redundancy Check)처럼 리드/라이트(read/write) 데이터(data)의 채널(channel) 전송 에러(error)를 모니터링(monitoring)하는 방법도 있고, 어드레스/리드/라이트 트레이닝(training) 처럼 메모리 콘트롤러(memory controller, 그래픽 메모리의 경우 GPU)와 메모리장치 사이에 오가는 신호들의 셋업/홀드(setup/hold)를 체크하는 방법도 있다.
또한, 고속 동작을 안정적으로 하기 위한 다른 방법으로 메모리장치 내부에서 사용하는 클럭에 대한 정보를 메모리 콘트롤러에 계속 전송해 주는 방법이 있 다. 메모리장치가 내부의 클럭에 대한 정보를 메모리 콘트롤러로 계속 전송해 준다면 메모리 콘트롤러는 메모리장치 내부의 전압이나 온도 등의 변화를 즉각적으로 파악할 수 있기 때문이다.
메모리장치 내부의 클럭 정보를 전달하는 방법으로 그래픽 메모리 등에서 채용하고 있는 EDC 홀드 패턴이라는 것이 있다. 이것은 셀프 리프레쉬 모드/RDQS 모드/CRC 데이터가 버스에 실린 경우/리셋/파워다운 모드/내부 WCK가 불안정한 경우(WCK internal not stable)를 제외하고는 EDC핀으로 클럭 정보를 갖는 4비트의 홀드 패턴을 반복하여 내보내는 것을 말한다. 홀드 패턴이 0101처럼 계속 토글링(toggling) 하도록 구성되어 있다면, EDC핀으로 출력되는 홀드 패턴은 메모리장치 내부에서 사용하는 클럭에 대한 정보를 가지게 된다.
메모리장치로부터 리드 데이터가 출력되는 동안에는 EDC핀으로 CRC데이터가 출력된다. 따라서 리드 데이터가 출력되는 동안에는 EDC 홀드 패턴을 출력하지 못해, 메모리장치의 클럭 정보를 칩 외부로 출력하지 못한다는 문제가 발생한다. 만약 리드 데이터가 출력되는 동안에도 EDC핀을 통해 홀드 패턴을 출력한다면, 리드 데이터가 출력되는 동안에도 메모리장치의 클럭 정보를 칩 외부로 출력하는 것은 가능해진다. 그러나 이러한 경우에는 CRC데이터의 출력이 불가능해지고, 이에 따라 리드 데이터에 대한 에러의 검출은 절대로 이루어질 수 없다는 문제가 발생한다.
후술할 본 발명은 상기의 문제점을 해결하기 위하여 인버전(DBI, Data Bus Inversion) 핀을 사용하는데, 이하에서는 우선 종래의 메모리장치에서의 인버전(DBI) 핀의 역할 및 구성에 대해 알아보기로 한다.
도 1은 종래의 반도체 메모리장치에서의 DBI핀 주변부의 구성을 도시한 도면이다.
DBI핀은 DQ핀을 통해 입/출력되는 데이터가 반전된 데이터인지 비반전된 데이터인지에 대한 정보인 인버전 정보를 입/출력하기 위하여 구비된다. 라이트 동작시에는 외부로부터 인버전 정보(WDBI)가 메모리장치로 입력되며, 리드 동작시에는 메모리장치로부터 인버전 정보(RDBI)가 출력된다.
이러한 DBI핀의 주변부는 도면에 도시된 바와 같이, 선택부(110), 병직렬 변환부(120), 출력드라이버(130), 터미네이션 저항(140), 입력버퍼(150), 직병렬 변환부(160)를 포함하여 구성된다.
선택부(110)는 상황에 맞게 병직렬 변환부(120)로 입력될 것을 선택해주는 역할을 한다. 리드 동작시에는 인버전 정보(RDBI)를 선택하고, 라이트 트레이닝 동작시에는 라이트 트레이닝 데이터(WRITE TRAINING DATA)를 선택한다. 그리고 리드 트레이닝 동작시에는 리드 트레이닝 데이터(READ TRAINING DATA)를 선택한다. 참고로 리드 트레이닝 데이터(READ TRAINING DATA)는 패턴 로딩(LDFF, Load FIFO) 명령과 함께 외부로부터 입력된다.
병직렬 변환부(120, FIFO:First In Fiirst Out라고도 함)는 병렬로 입력된 신호들을 직렬로 정렬하는 역할을 한다. 도면에서는 8비트 프리패치를 사용하는 메모리장치를 예시하였으므로, 8개의 병렬 신호들을 직렬로 정렬하는 병직렬 변환부(120)를 나타내었다. 병직렬 변환부(120)는 클럭(CLK)에 동기되어 동작하는데, DQ핀으로 데이터가 입/출력되지 않는 동안에는 DBI 핀이 인버전 정보를 입/출력할 필요가 없으므로, 전류소모를 줄이기 위해 DBI핀 측으로 입력되는 클럭(CLK)은 데이터가 입/출력되는 동안, 즉 리드 라이트 동작시에만 인에이블되도록 설계되는 것이 일반적이다. 도면의 CENTER_CLKEN 신호는 병직렬 변환부(120)로 입력되는 클럭을 상기와 같이 제어하기 위해 구비되는 신호로서, CENTER_CLKEN 신호가 인에이블된 동안에는 병직렬 변환부(120)로 입력되는 클럭(CLK)이 토글링하고, CENTER_CLKEN 신호가 디스에이블된 동안에는 병직렬 변환부(120)로 입력되는 클럭(CLK)이 토글링하지 않게 된다. POUT_CLB 신호는 카스 레이턴시(CL)에 맞게 인버전 정보(RDBI)가 출력되도록 하는 제어신호로, 병직렬 변환부(120)가 정렬한 데이터가 출력드라이버(130)로 전달되는 타이밍을 결정해주는 신호에 해당한다.
출력드라이버(130)는 병직렬 변환부(120)로부터 출력되는 신호를 인버전(DBI) 핀을 이용하여 칩 외부로 출력하는 역할을 수행한다.
터미네이션 저항(140)은 인버전 핀의 임피던스 정합을 위해 구비된다. 인버전 정보를 출력하는 출력드라이버는 자체적으로 임피던스를 정합시키는 것이 가능하기에, 터미네이션 저항은 인버전 핀으로 인버전 정보가 입력되는 동안에만 턴온 된다. 도면의 ODT_EN 신호는 터미네이션 저항(140)을 온/오프하기 위한 신호로 외부로부터 인버전 정보가 입력될 때에는 인에이블되어 터미네이션 저항을 온시키는 신호이다.
입력버퍼(150)는 인버전(DBI) 핀으로 입력되는 인버전 정보(WDBI)를 입력받으며, 직병렬 변환부(160)는 인버전 정보(WDBI)를 병렬로 정렬해 메모리장치 내부로 전달한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 데이터가 입/출력되는 상황에서도 반도체 메모리장치의 안정적인 고속 동작을 보장하고자 하는데 그 목적이 있디.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 클럭킹 모드시에는 클럭킹 패턴을 출력하는 인버전 출력회로; 및 상기 인버전 출력회로가 연결된 인버전 핀을 포함할 수 있다.
상기 인버전 출력회로는, 데이터의 출력시에는 인버전 정보를 출력하지만, 상기 클럭킹 모드시에는 데이터가 출력되더라도 상기 클럭킹 패턴을 출력하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치는, 리드동작시에 병렬로 입력되는 인버전 정보를 전달하고, 트레이닝 동작시에 병렬로 입력되는 트레이닝 데이터를 전달하되, 클럭킹 모드시에는 병렬로 입력되는 클럭킹 패턴을 전달하는 선택부; 상기 선택부로부터 전달되는 신호를 직렬로 변환하는 병직렬 변환부; 상기 병직렬 변환부의 출력신호를 인버전 핀으로 출력하기 위한 출력드라이버; 및 상기 출력드라이버가 연결된 인버전 핀을 포함할 수 있다.
또한, 본 발명에 따른 반도체 메모리장치의 동작방법은, 클럭킹 모드로 진입 하는 단계; 클럭킹 패턴을 인가받는 단계; 및 상기 클럭킹 패턴을 인버전 핀을 통해 반복적으로 출력하는 단계를 포함할 수 있다.
상기 클럭킹 모드시에는, 데이터 핀으로 데이터가 입/출력되는 동안에도 상기 인버전 핀으로는 상기 클럭킹 패턴이 출력되는 것을 특징으로 할 수 있다.
본 발명에 따른 반도체 메모리장치는, 클럭킹 모드로 진입하면 인버전 핀을 통해 클럭킹 패턴을 출력한다. 따라서 데이터가 입/출력되는 동안에도 메모리장치 내부의 클럭에 대한 정보를 메모리 콘트롤러에 알려줄 수 있게 되며, 이로 인해 메모리장치의 안정적인 동작을 보장할 수 있다는 효과가 있다.
이하, 본 발명에 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리장치의 구성도이다.
본 발명에 따른 반도체 메모리장치는, 클럭킹 모드시에는 클럭킹 패턴을 출력하는 인버전 출력회로(210), 및 인버전 출력회로(210)가 연결되는 인버전 핀(DBI)을 포함하여 구성된다.
인버전 출력회로(210)는, 데이터의 출력시에는 인버전 정보(RDBI)를 출력하지만, 클럭킹 모드시에는 데이터가 출력되더라도 클럭킹 패턴(CLOCKING PATTERN)을 출력하는 것을 특징으로 한다. 본원발명에서 새롭게 도입된 클럭킹 모드(clocking mode)란, 인버전(DBI) 핀으로 반복적인 클럭킹 패턴(CLOCKING PATTERN)을 출력하는 모드를 말한다. 메모리장치가 클럭킹 모드로 진입하면, 데이터가 입/출력되는 때에도 인버전(DBI) 핀으로는 인버전 정보(RDBI, WDBI)가 입/출력되지 아니하고, 클럭킹 패턴(CLOCKING PATTERN)만이 지속적으로 출력된다. 클럭킹 모드 신호(CLKMODEB)는 클럭킹 모드로 진입하면 인에이블되는 신호인데, 클럭킹 모드로의 진입은 MRS셋팅 등에 의해 이루어질 수 있다. 어떠한 경우에 클럭킹 모드로 진입할 것인지에 관하여는 메모리 콘트롤러와 메모리장치 사이에 소정의 규칙을 정하면 된다.
배경기술에서 설명한 바와 같이, 인버전 출력회로(210)는 인버전 정보(RDBI)를 출력하는것 이외에, 라이트 트레이닝시에는 라이트 트레이닝 데이터를 출력하고 리드 트레이닝 시에는 리드 트레이닝 데이터를 출력하도록 설계될 수도 있다. 이러한 점(인버전 핀으로 리드/라이트 트레이닝 데이터가 출력되는 것)은 트레이닝시에 인버전(DBI) 핀을 어떻게 사용할 것인지에 대한 스펙의 규정에 따라 달라질 수 있다. 인버전(DBI) 핀의 용도가 스펙 상에서 어떻게 규정되던지, 본 발명에서 새로이 도입된 클럭킹 모드에서는 인버전(DBI) 핀을 통해 클럭킹 패턴(CLOCKING PATTERN)이 출력된다는 점에는 변함이 없다.
예를 들어, 인버전(DBI) 핀으로 트레이닝 데이터도 출력하는 반도체 메모리장치의 경우에는, 클럭킹 모드가 아닐시에는 상황에 맞게 인버전 정보(RDBI) 또는 트레이닝 데이터가 인버전(DBI) 핀으로 출력되다가, 클럭킹 모드로 진입하면 인버전 핀으로는 반복적인 클럭킹 패턴(CLOCKING PATTERN)만이 출력될 것이다. 또한, 인버전(DBI) 핀으로는 트레이닝 데이터를 출력하지 않는 반도체 메모리장치의 경우에는, 클럭킹 모드가 아닐시에는 인버전(DBI) 핀으로 인버전 정보(RDBI)를 출력하다가, 클럭킹 모드로 진입하면 인버전(DBI) 핀으로는 반복적인 클럭킹 패턴(CLOCKING PATTERN)만이 출력될 것이다.
도 3은 도 2의 인버전 출력회로(210)의 일실시예 구성도이다.
인버전 출력회로는, 리드동작시에 병렬로 입력되는 인버전 정보(RDBI)를 전달하고, 트레이닝 동작시에 병렬로 입력되는 트레이닝 데이터(TRAINING DATA)를 전달하되 클럭킹 모드시에는 병렬로 입력되는 클럭킹 패턴(CLOCKING PATTERN)을 전달하는 선택부(310); 선택부(310)로부터 전달되는 신호를 직렬로 변환하는 병직렬 변환부(320); 병직렬 변환부(320)의 출력신호를 인버전(DBI) 핀으로 출력하기 위한 출력드라이버(330)를 포함하여 구성된다.
선택부(310)는 클럭킹 모드가 아닐 때에는 데이터 출력시(리드 동작시)에는 인버전 정보를 출력하고, 라이트 트레이닝 동작시에는 라이트 트레이닝 데이터(WRITE TRAINING DATA)를 출력한다. 그리고 리드 트레닝 동작시에는 리드 트레이닝 데이터(READ TRAINING DATA)를 출력한다. 즉, 클럭킹 모드가 아닐 때에는 종래의 선택부(110)와 동일하게 동작한다. 그러나 클럭킹 모드시에 선택부(310)는 클럭킹 패턴(CLOCKING PATTERN)만을 반복하여 출력한다. 선택부(310)의 후단에 있는 래 치(311)는 선택부(310)를 통해 새로운 신호가 출력되지 아니하면, 이전의 값을 계속 유지하기 위하여 구비된다.
클럭킹 패턴(CLOCKING PATTERN)은 리드 트레이닝시에 리드 트레이닝 패턴(READ TRAINING PATTERN)을 입력받는 것과 동일하게 입력받을 수 있다. 리드 트레이닝시에는 패턴 로드 명령(LDFF)을 이용하여 리드 트레이닝 패턴(READ TRAINING PATTERN)을 입력받고, 입력받은 리드 트레이닝 패턴(READ TRAINING PATTERN)을 출력하는데, 클럭킹 모드시에도 패턴 로드 명령(LDFF)을 이용하여 클럭킹 패턴(CLOCKING PATTERN)을 입력받고, 입력받은 클럭킹 패턴(LDFF)을 출력하도록 할 수 있다. 이에 대한 보다 자세한 설명은 도면과 함께 후술하기로 한다.
병직렬 변환부(320, FIFO)는 선택부로부터 병렬 신호(인버전 정보 or 트레이닝 데이터 or 클럭킹 패턴)을 직렬로 변환한다. 도면에는 8비트 프리패치를 사용하는 반도체 메모리장치의 경우를 도시하였으므로, 8개의 병렬 신호를 직렬로 정렬하여 출력하는 예를 도시하였다. 병직렬 변환부(320)는 클럭(CLK)에 동기되어 동작한다. 종래의 병직렬 변환부(120)로 입력되는 클럭은 CENTER_CLKEN 신호가 인에이블되어 있는 동안에는 토글하고, CENTER_CLKEN 신호가 디스에이블되어 있는 동안에는 토글링을 하지 않았다. 그러나 본 발명에 따르면 클럭킹 모드시에는 항상 병직렬 변환부(320)가 동작하여 직렬로 변환된 클럭킹 패턴(CLOCKING PATTERN)을 반복적으로 출력헤야 한다. 따라서 본 발명의 병직렬 변환부(320)로 입력되는 클럭(CLK)은 클럭킹 모드시에는 항상 인에이블된다.
클럭제어부(321)는 병직렬 변환부(320)로 입력되는 클럭(CLK)을 제어하기 위 한 것으로, 클럭킹 모드가 아닐시에는(CLKMODEB='하이') CENTER_CLKEN 신호에 따라 클럭이 인에이블/디스에이블되지만, 클럭킹 모드시에는(CLKMODEB='로우') CENTER_CLKEN 신호의 논리레벨에 상관없이 항상 클럭제어부(320)로 입력되는 클럭(CLK)을 인에이블(토글링)시킨다.
배경기술 부분에서 설명한 바와 같이, 병직렬 변환부(320)로 입력되는 출력제어 신호(POUTB_CLB)는 카스 레이턴시(CL)에 맞게 인버전 정보(RDBI)가 출력될 수 있도록 하기 위한 신호로, 병직렬 변환부로부터 출력되는 신호의 타이밍을 결정해준다. 즉, 출력제어 신호(POUTB_CLB)가 '로우'로 인에이블되면 병직렬 변환부(320)로부터는 직렬로 정렬된 신호가 출력된다. 클럭킹 모드에서는 반복적으로 클럭킹 패턴(CLOCKING PATTERN)이 출력되어야 하므로, 출력제어 신호(POUTB_CLB)는 항상 인에이블되어 있어야 한다. 도면의 출력 제어부(322)가 이러한 역할을 담당하는 곳으로, 출력 제어부(322)는 클럭킹 모드시(CLKMODEB='로우')에는 병직렬 변환부(320)로 입력되는 출력제어 신호(POUTB_CLB)를 항상 '로우' 레벨을 유지하도록 한다.
출력드라이버(330)는 병직렬 변환부에 의해 직렬로 변환된 신호를 인버전(DBI) 핀으로 출력하는 역할을 수행한다.
터미네이션 저항(340)은 인버전(DBI) 핀으로 인버전 정보(WDBI)가 입력될때, 인버전(DBI) 핀과 외부 채널 사이에 임피던스 정합이 이루어질 수 있게 하기 위하여 구비된다. 인버전(DBI) 핀으로부터 인버전 정보(RDBI)가 출력될 때에는 출력드라이버(330)가 동작하여 임피던스 정합이 이루어지므로, 터미네이션 저항(340)은 인버전(DBI) 핀으로 인버전 정보(WDBI)가 입력될 때에만 턴온되면 된다. 도면의 ODT_EN 신호는 터미네이션 저항(340)을 온/오프하기 위한 신호에 해당되며, 외부로부터 데이터와 인버전 정보(WDBI)가 입력되는 라이트(write) 동작시에 인에이블되는 신호이다. 본 발명에 따르면 클럭킹 모드시에는 인버전(DBI) 핀으로는 항상 클럭킹 패턴(CLOCKING PATTERN)이 출력되어야 한다. 따라서 클럭킹 모드시에 터미네이션 저항(340)은 리드/라이트 동작 등에 상관없이 오프되어야 한다. 도면의 터미네이션 제어부(341)는 이러한 역할을 담당하는 곳으로, 터미네이션 제어부(341)는 클럭킹 모드시(CLKMODEB='로우')에는 ODT_EN 신호가 '하이'로 인에이블되는 것을 막아 터미네이션 저항(340)이 오프상태를 유지하도록 제어한다.
도 4는 도 3의 선택부(310)의 일실시예 구성도이다.
도면에 도시된 바와 같이, 선택부(310)는 클럭킹 모드가 아니고(CLKMODEB='하이') 리드명령(RDPINB)이 인가되면 턴온되어, 병렬로 입력되는 인버전 정보(RDBI<0:7>)를 전달하기 위한 제1패스게이트들(PG10~17); 클럭킹 모드가 아니고(CLKMODEB='하이') 라이트 트레이닝 동작시에 턴온되어, 병렬로 입력되는 라이트 트레이닝 데이터(WRITE TRAINING DATA<0:7>)를 전달하기 위한 제2패스게이트들(PG20~27); 및 패턴 로드 명령(LDFFSTBP)에 응답하여 턴온되어, 병렬로 입력되는 클럭킹 패턴(CLOCKING PATTERN<0:7>)을 전달하기 위한 제3패스게이트들(PG30~37)을 포함하여 구성된다.
이하, 클럭킹 모드가 아닌 경우와 클럭킹 모드인 경우를 나누어 선택부(310) 의 동작에 대해 살펴보기로 한다.
먼저, 클럭킹 모드가 아닌 경우의 동작을 보자. 클럭킹 모드가 아닌 경우에 CLKMODEB 신호는 '하이'레벨로 디스에이블된다. 이때 제1패스게이트들(PG10~17)은 리드 명령이 인가될 때마다 턴온되어 인버전 정보(RDBI<0:7>)를 후단의 병직렬 변환부(320)로 전달하게 된다. 도면의 RDPINB 신호는 리드 명령이 인에이블될 때마다 '로우'로 인에이블되는 신호이다. 제2패스게이트들(PG20~27)은 라이트 트레이닝 동작시에 턴온되어 라이트 트레이닝 데이터(WRITE TRAINING DATA<0:7>)를 병직렬 변환부(320)로 전달한다. 도면의 WRTR 신호는 라이트 트레이닝 동작시에 '하이'로 인에이블되는 신호이다. 제3패스게이트(PG30~37)는 패턴 로드 명령(LDFF)에 의하여 턴온되어, 리드 트레이닝 데이터(READ TRAINING DATA<0:7>)를 병직렬 변환부(320)로 전달한다. 도면의 LDFFSTBP 신호는 패턴 로드 명령(LDFF)의 인가시 '하이'로 인에이블되는 펄스 신호에 해당한다.
이제, 클럭킹 모드시의 동작을 보자. 클럭킹 모드시에는 CLKMODEB 신호는 '로우'레벨로 인에이블된다. 이때는 제1패스게이트들(PG10~17)과 제2패스게이트들(PG20~27)은 RDPINB, WRTR 신호의 논리 레벨과는 상관없이 항상 오프상태를 유지한다. 제3패스게이트들(PG30~37)은 패턴 로드 명령(LDFF)을 통해 클럭킹 패턴을 입력받는다. 패턴 로드 명령(LDFF)은 리드 트레이닝시에 리드 트레이닝 데이터(READ TRAINING DATA<0:7>)를 병직렬 변환부(320)에 입력시켜주는 명령에 해당하는데, 본 발명은 클럭킹 모드시에 이 명령을 사용하여 클럭킹 패턴(CLOCKING PATTERN<0:7>)을 병직렬 변환부(320)에 입력시켜준다. 즉, 클럭킹 모드가 아닐때 리드 트레이닝 데이터(READ TRAINING DATA<0:7>)를 입력받던 것과 동일한 방법을 사용해 클럭킹 모드시에 클럭킹 패턴(CLOCKING PATTERN<0:7>)을 입력받도록 한다. 패턴 로드 명령(LDFF)과 함께 토글링하는 클럭킹 패턴(CLOCKING PATTERN<0:7>)을 입력시키면, 입력된 값은 선택부(310) 후단의 래치(311)에 의해 계속 유지되기 때문에, 지속적으로 동일한 패턴이 출력드라이버(330)를 통해 칩 외부로 출력될 수 있게 된다. 만약에, 계속 토글링하는 신호를 클럭킹 패턴으로 사용하려는 경우에는 CLOCKING PATTERN<0:7>=(0,1,0,1,0,1,0,1)이 되도록 입력시켜주면 되고, 4비트로 반복되는 (1001)을 클럭킹 패턴으로 사용하려는 경우에는 CLOCKING PATTERN<0:7>=(1,0,0,1,1,0,0,1)이 되도록 입력시켜주면 된다.
도 5는 본 발명에 따른 반도체 메모리장치의 클럭킹 모드시의 동작을 도시한 도면이다.
도면에 도시된 바와 같이, 클럭킹 모드이므로 인버전(DBI) 핀을 통해서는 반복적인 클럭킹 패턴(CLOCKING PATTERN)이 지속적으로 출력된다. 도면에는 0,1,2,3이 반복하여 출력되는 것으로 도시하였는데, 이는 반복적인 4비트의 클럭킹 패턴(CLOCKING PATTERN)이 출력되는 것을 도시한 것이다.
데이터(DQ) 핀으로는 리드 명령(RD)의 인가후 카스 레이턴시(CL)가 경과한 시점으로부터 데이터(DATA)가 출력된다. 도면에는 0,1,2,3,4,5,6,7이 출력되는 것을 도시하였는데, 이는 리드 명령(RD)에 의해 데이터(DQ) 핀으로 출력되는 8개의 데이터(DATA)를 나타낸다.
EDC 핀으로는 평소에는 홀드패턴(HOLD PATTERN)이 출력된다. 도면에 EDC핀으로 0,1,2,3이 반복되어 출력되는 것을 도시하였는데, 이는 4비트의 반복적인 홀드패턴(HOLD PATTERN)이 출력되는 것을 도시한 것이다. 데이터의 출력후 CRC데이터를 위한 레이턴시(CRCRL)이 지난 후에 EDC핀으로는 CRC데이터(CRC DATA)가 출력된다(도면의 '501'구간). 도면의 0,1,2,3,4,5,6,7이 바로 바로 이전에 데이터 핀으로 출력된 데이터에 대응하는 CRC데이터(CRC DATA)를 의미한다.
종래의 반도체 메모리장치의 경우, 도면의 '501'구간에는 메모리 콘트롤러가 메모리장치 내의 클럭에 대한 정보를 얻을 수 있는 방법이 전혀 없었다. '501'구간 동안에는 EDC핀을 통해서 홀드 패턴(HOLD PATTERN)도 출력될 수 없기 때문이다. 그러나 본 발명에 따른 반도체 메모리장치는 클럭킹 모드시에는 항상 인버전(DBI) 핀을 통해 클럭킹 패턴을 출력한다. 따라서 도면의 '501'구간에서도 메모리 콘트롤러는 메모리장치내의 클럭에 대한 상황을 모니터링할 수 있게 된다.
비록, 도면에는 '501'구간이 짧은 구간으로 도시되었지만, 리드 동작이 연속적으로 이루어질 경우 '501'구간은 메모리장치의 동작 중 매우 긴 구간에 해당된다. 따라서 '501'구간을 포함 클럭킹 모드시에는 항상 클럭킹 패턴을 출력하는 인버전(DBI) 핀의 존재는 메모리장치의 고속 동작의 안정성을 크게 높여줄 수 있게 된다.
도 2 내지 도 5를 다시 참조하여 본 발명에 따른 반도체 메모리장치의 동작방법에 대해 살펴보기로 한다.
본 발명에 따른 반도체 메모리장치의 동작방법은, 클럭킹 모드로 진입하는 단계; 클럭킹 패턴(CLOCKING PATTERN)을 인가받는 단계; 및 클럭킹 패턴(CLOCKING PATTERN)을 인버전(DBI) 핀을 통해 반복적으로 출력하는 단계를 포함하여 이루어질 수 있다.
상술한 바와 같이, 클럭킹 모드시에는, 데이터(DQ) 핀으로 데이터가 입/출력되더라도 인버전(DBI) 핀으로는 클럭킹 패턴(CLOCKING PATTERN)이 지속적으로 출력되는 것을 특징으로 한다.
클럭킹 패턴(CLOCKING PATTERN)을 인가받는 것은 리드 트레이닝 데이터(READ TRAINING DATA)를 입력받는 것과 동일한 방식으로 이루어질 수 있다. 상세히, 패턴 로드 명령(LDFF)이 인가되는 단계; 패턴 로드 명령(LDFF)에 대응되는 패턴(CLOCKING PATTERN<0:7>)이 인가되는 단계; 및 패턴이 클럭킹 패턴으로 래치(311)에 저장되는 단계를 포함하여 이루어질 수 있다.
또한, 상기 출력하는 단계는, 병렬로 인가된 클럭킹 패턴(CLOCKING PATTERN<0:7>)을 직병렬 변환부(320)를 이용해 직렬로 정렬하는 단계와, 직렬로 정렬된 클럭킹 패턴을 출력드라이버(330)를 이용해 인버전(DBI) 핀으로 출력하는 단계를 포함하여 이루어질 수 있다.
또한, 상기 반도체 메모리장치의 동작방법은, 클럭킹 모드의 진입 이후에는 인버전(DBI) 핀에 연결된 터미네이션 저항(340)이 오프되도록 제어하는 단계를 더 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 반도체 메모리장치에서의 DBI핀 주변부의 구성을 도시한 도면.
도 2는 본 발명에 따른 반도체 메모리장치의 구성도.
도 3은 도 2의 인버전 출력회로(210)의 일실시예 구성도.
도 4는 도 3의 선택부(310)의 일실시예 구성도.
도 5는 본 발명에 따른 반도체 메모리장치의 클럭킹 모드시의 동작을 도시한 도면.

Claims (16)

  1. 클럭킹 모드시에는 클럭킹 패턴을 출력하는 인버전 출력회로; 및
    상기 인버전 출력회로가 연결된 인버전 핀
    을 포함하는 반도체 메모리장치.
  2. 제 1항에 있어서,
    상기 인버전 출력회로는,
    데이터의 출력시에는 인버전 정보를 출력하지만, 상기 클럭킹 모드시에는 데이터가 출력되더라도 상기 클럭킹 패턴을 출력하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 인버전 출력회로는,
    병렬로 입력되는 상기 인버전 정보 또는 병렬로 입력되는 상기 클럭킹 패턴을 자신의 출력단으로 선택적으로 출력하는 선택부;
    상기 선택부의 출력신호를 직렬로 정렬하는 병직렬 변환부; 및
    상기 병직렬 변환부의 출력신호를 상기 인버전 핀으로 출력하기 위한 출력드 라이버
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 선택부는,
    리드 명령에 응답하여 병렬로 입력되는 상기 인버전 정보를 출력하고, 패턴 로드 명령에 응답하여 병렬로 입력되는 상기 클럭킹 패턴을 출력하되,
    상기 클럭킹 모드시에는 상기 리드 명령이 인가되더라도 상기 인버전 정보는 출력되지 않는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 3항에 있어서,
    상기 선택부는,
    상기 클럭킹 모드가 아니고 리드 명령이 인가되면 턴온되어, 병렬로 입력되는 상기 인버전 정보를 전달하기 위한 제1패스게이트들;
    상기 클럭킹 모드가 아니고 라이트 트레이닝 동작시에 턴온되어, 병렬로 입력되는 라이트 트레이닝 데이터를 전달하기 위한 제2패스게이트들; 및
    패턴 로드 명령에 응답하여 턴온되어, 병렬로 입력되는 상기 클럭킹 패턴을 전달하기 위한 제3패스게이트들
    을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5항에 있어서,
    상기 선택부의 출력단에는,
    상기 제1 내지 제3패스게이트들로부터 전달받은 신호를 래치하기 위한 래치부가 구비되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 3항에 있어서,
    상기 병직렬 변환부는 클럭에 동기되어 동작하고,
    상기 반도체 메모리장치는,
    상기 클럭킹 모드시에는 상기 병직렬 변환부로 입력되는 상기 클럭이 인에이블되도록 제어하는 클럭 제어부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 7항에 있어서,
    상기 반도체 메모리장치는,
    상기 클럭킹 모드시에 상기 인버전 핀에 연결된 터미네이션 저항이 오프되도 록 제어하기 위한 터미네이션 제어부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 리드동작시에 병렬로 입력되는 인버전 정보를 전달하고, 트레이닝 동작시에 병렬로 입력되는 트레이닝 데이터를 전달하되, 클럭킹 모드시에는 병렬로 입력되는 클럭킹 패턴을 전달하는 선택부;
    상기 선택부로부터 전달되는 신호를 직렬로 변환하는 병직렬 변환부;
    상기 병직렬 변환부의 출력신호를 인버전 핀으로 출력하기 위한 출력드라이버; 및
    상기 출력드라이버가 연결된 인버전 핀
    을 포함하는 반도체 메모리장치.
  10. 제 9항에 있어서,
    상기 병직렬 변환부는,
    클럭에 동기되어 동작하고, 출력 제어신호에 의해 자신이 정렬한 신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 10항에 있어서,
    상기 반도체 메모리장치는,
    상기 클럭킹 모드시에 상기 병직렬 변환부로 입력되는 상기 클럭이 인에이블되도록 제어하는 클럭 제어부;
    상기 클럭킹 모드시에 상기 출력 제어신호가 인에이블되도록 제어하는 출력 제어부; 및
    상기 클럭킹 모드시에 상기 인버전 핀에 연결된 터미네이션 저항이 오프되도록 제어하는 터미네이션 제어부
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  12. 클럭킹 모드로 진입하는 단계;
    클럭킹 패턴을 인가받는 단계; 및
    상기 클럭킹 패턴을 인버전 핀을 통해 반복적으로 출력하는 단계
    를 포함하는 반도체 메모리장치의 동작방법.
  13. 제 12항에 있어서,
    상기 클럭킹 모드시에는,
    데이터 핀으로 데이터가 입/출력 되는 동안에도 상기 인버전 핀으로는 상기 클럭킹 패턴이 출력되는 것을 특징으로 하는 반도체 메모리장치의 동작방법.
  14. 제 12항에 있어서,
    상기 클럭킹 패턴을 인가받는 단계는,
    패턴 로드 명령이 인가되는 단계;
    상기 패턴 로드 명령에 대응되는 패턴이 인가되는 단계; 및
    상기 패턴을 클럭킹 패턴으로 저장하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리장치의 동작방법.
  15. 제 12항에 있어서,
    상기 출력하는 단계는,
    병렬로 인가된 상기 클럭킹 패턴을 직렬로 정렬하는 단계; 및
    직렬로 정렬된 상기 클럭킹 패턴을 상기 인버전 핀으로 출력하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리장치의 동작방법.
  16. 제 12항에 있어서,
    상기 반도체 메모리장치의 동작방법은,
    상기 클럭킹 모드의 진입 이후에는 상기 인버전 핀에 연결된 터미네이션 저항이 오프되도록 제어하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 동작방법.
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