CN101740133A - 半导体存储装置及其操作方法 - Google Patents

半导体存储装置及其操作方法 Download PDF

Info

Publication number
CN101740133A
CN101740133A CN200910212179A CN200910212179A CN101740133A CN 101740133 A CN101740133 A CN 101740133A CN 200910212179 A CN200910212179 A CN 200910212179A CN 200910212179 A CN200910212179 A CN 200910212179A CN 101740133 A CN101740133 A CN 101740133A
Authority
CN
China
Prior art keywords
clock
style
output
counter
semiconductor storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200910212179A
Other languages
English (en)
Inventor
裵智慧
尹相植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101740133A publication Critical patent/CN101740133A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch

Landscapes

  • Dram (AREA)
  • Memory System (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种半导体存储装置及其操作方法，能够在输入/输出数据时执行稳定的高速操作。所述半导体存储装置包括：配置成在时钟模式中输出时钟式样的反转输出电路，和所述反转输出电路与其连接的反转引脚。

Description

半导体存储装置及其操作方法
相关申请的交叉引用
本发明要求于2008年11月11日提交的第10-2008-0111483号韩国专利申请的权益，把该申请通过整体引用并入本文中。
技术领域
本发明涉及一种半导体存储装置，更具体地，涉及通过反转引脚输出时钟式样来保证半导体存储装置的高速操作的稳定性的技术。
背景技术
存在几种在半导体存储装置中稳定地进行高速操作的方法。这些方法包括监测读/写数据的通道传输错误的方法(如循环冗余校验)，和校验在存储控制器(例如在图形存储装置的情形中为图形处理单元(GPU))和存储装置之间传输的信号的设置/保持的方法(如在寻址/读/写训练中)。
这些方法还包括把在存储装置中所使用的时钟的信息持续地传输至存储控制器的方法。在该方法中，如果存储装置把关于其中所用时钟的信息持续地传输至存储控制器，则存储控制器可以立即掌握存储装置内的温度或者电压的变化。
作为传输存储装置内的时钟信息的方法，存在用于图形存储装置中的EDC保持式样。该方法把具有时钟信息的4位保持式样重复地输出到EDC引脚，除了在自更新/RDQS/复位/断电模式中以及CRC数据被加载于总线上且内部WCK不稳定的情形之外。如果保持式样构造为被持续地双稳态触发(如0101)，则输出至EDC引脚的保持式样具有关于在存储装置中所使用的时钟的信息。
当读数据从存储装置被输出时，CRC数据被输出至EDC引脚。因而，由于当读数据被输出时EDC保持式样不被输出，所以可能引起存储装置的时钟信息可能不被输出至芯片外部的问题。如果当读数据被输出时保持式样通过EDC引脚输出，则可以在输出读数据时把存储装置的时钟信息输出至芯片的外部。但是，在该情形中，CRC数据可能不被输出，因而不可能检测读数据中的错误。
根据本发明，数据总线反转(DBI)引脚被用于克服上述缺陷。以下将描述在存储装置中所使用的反转引脚DBI的作用和构成。
图1是示出传统存储装置中的反转引脚DBI的外围电路的方框图。
反转引脚DBI被用于输入/输出反转信息，所述反转信息是关于通过数据引脚DQ所输入/输出的数据是否被反转的信息。在写操作中，反转信息WDBI从外部输入至存储装置。在读操作中，反转信息RDBI从存储装置输出。
如同在图1中所描绘的，外围电路包括选择单元110、并行至串行转换单元120、输出驱动器130、端接电阻器140、输入缓冲器150和串行至并行转换单元160。
选择单元110起到根据条件来确定输入到并行至串行转换单元120的信号的作用。即，选择单元110在读操作中选择反转信息RDBI和在写训练操作中选择写训练数据WRITE_TRAINING_DATA。此外，在读训练操作中，选择读训练数据READ_TRAINING_DATA。以供参考，读训练数据READ_TRAINING_DATA从芯片的外部与式样加载指令LDFF一起被输入。
并行至串行转换单元120也被称为先进先出(FIFO)，串行地排列向其并行输入的信号。由于图1示出了使用8位预修补(pre-patch)的存储装置，所以在图1中描绘的并行至串行转换单元120串行地排列8个并行信号。并行至串行转换单元120与时钟CLK同步操作。因而，由于当数据不通过数据引脚DQ输入/输出时无需反转引脚DBI来输入/输出反转信息，所以用于并行至串行转换单元120的时钟CLK通常被设计为仅当数据被输入/输出时(即在读/写操作中时)被启用，由此减少了电流消耗。图1中的信号CENTER_CLKEN被用于控制如上文所述的输入至并行至串行转换单元120的时钟CLK。因而，输入至并行至串行转换单元120的时钟CLK当启用信号CENTER_CLKEN时被双稳态触发，并且当禁止信号CENTER_CLKEN时不被双稳态触发。信号POUT_CLB控制反转信息RDBI使其对应于列地址选通(CAS)延时(CL)而输出，因而确定由并行至串行转换单元120所排列的数据被传输至输出驱动器130的时序。
输出驱动器130起到使用反转引脚DBI把自并行至串行转换单元120输出的信号输出至芯片外部的作用。
端接电阻器140用于进行反转引脚DBI的阻抗匹配。由于输出反转信息的输出驱动器130自身可执行阻抗匹配，所以端接电阻器140仅当反转信息通过反转引脚DBI输入时被接通。图1中的信号ODTEN用于接通/断开端接电阻器140，并且当反转信息从外部输入时被启用，以便接通端接电阻器140。
输入缓冲器150接收通过反转引脚DBI输入的反转信息WDBI，以及串行至并行转换单元160并行地排列反转信息WDBI并且传输所排列的信息至存储装置的内部。
发明内容
一些实施例涉及能够在输入/输出数据时执行稳定高速操作的半导体存储装置。
根据本发明的一个实施例，提供了一种半导体装置，其包括：配置成在时钟模式中输出时钟式样的反转输出电路，和反转输出电路与其连接的反转引脚。
反转输出电路在数据从半导体存储装置输出时输出反转信息，同时在时钟模式中输出时钟式样，既便数据正被输出。反转输出电路包括：配置成把并行输入的反转信息或者并行输入的时钟式样选择性地输出到其输出节点的选择单元，配置成串行地排列选择单元的输出信号的并行至串行转换单元，和配置成把并行至串行转换单元的输出信号输出至反转引脚的输出驱动器。
选择单元响应于读指令来输出反转信息且响应于式样加载指令来输出时钟式样，其中在时钟模式中输出时钟式样，而不管读指令。选择单元包括：配置成当响应于读指令而被接通时传输反转信息的第一传输门，半导体存储装置在时钟模式中时除外；配置成在写训练操作中被接通时传输并行输入的写训练数据的第二传输门，半导体存储装置在时钟模式中时除外；和配置成响应于式样加载指令被接通时传输时钟式样的第三传输门。
半导体存储装置还包括配置成控制输入至并行至串行转换单元的时钟以在时钟模式中启用的时钟控制单元，其中并行至串行转换单元与时钟同步操作。另外，半导体存储装置还包括配置成控制连接至反转引脚的端接电阻器以在时钟模式中断开的端接控制单元。
根据本发明的另一实施例，提供了一种半导体存储装置，其包括：配置成在读操作中传输并行输入的反转信息、在训练操作中传输并行输入的训练数据和在时钟模式中传输并行输入的时钟式样的选择单元，配置成串行地转换从选择单元传输的信号的并行至串行转换单元，配置成把并行至串行转换单元的输出信号输出的输出驱动器，和输出驱动器与其连接的反转引脚。
并行至串行转换单元与时钟同步操作，并且响应输出控制信号而输出经串行转换的信号。半导体存储装置还包括：配置成控制输入至并行至串行转换单元的时钟以在时钟模式中启用的时钟控制单元，配置成控制输出控制信号以在时钟模式中启用的输出控制单元，和配置成控制连接至反转引脚的端接电阻器以在时钟模式中断开的端接控制单元。
根据本发明的又一实施例，提供了操作半导体存储装置的方法，其包括进入时钟模式、接收时钟式样以及通过反转引脚重复地输出时钟式样。
在时钟模式中，甚至当通过数据引脚输入/输出数据时，仍通过反转引脚输出时钟式样。
时钟式样的接收包括接收式样加载指令、对应于式样加载指令而接收式样以及存储所接收的式样作为时钟式样。
时钟式样的输出包括串行地排列并行输入的时钟式样以及输出串行排列的时钟式样至反转引脚。
操作半导体存储装置的方法还包括控制连接至反转引脚的端接电阻器以在半导体存储装置进入时钟模式之后断开。
附图说明
图1是示出传统存储装置中反转引脚的外围电路的方框图。
图2是示出根据本发明的一个实施例的半导体存储装置的方框图。
图3是示出在图2中所描绘的反转输出电路的示意性电路图。
图4是示出在图3中所描绘的选择单元的示意性电路图。
图5是解释根据本发明的一个实施例的半导体存储装置的时钟模式操作的信号时序图。
具体实施方式
以下将参考附图描述具体的实施例。附图不必按比例绘制，并且在一些实例中，为了更为清晰地描述实施例的某些特征，比例可能已被夸大。
图2是示出根据本发明的一个实施例的半导体存储装置的方框图。
参考图2，半导体存储装置包括用于在时钟模式中输出时钟式样CLOCKING_PATTERN的反转输出电路210和连接至反转输出电路210的反转引脚DBI。
当数据被输出时，反转输出电路210输出反转信息RDBI。但是，在时钟模式中，即使输出数据，反转输出电路310仍输出时钟式样CLOCKING_PATTERN。
在本发明中新引入的时钟模式是通过反转引脚DBI重复地输出时钟式样CLOCKING_PATTERN的模式。如果半导体存储装置进入时钟模式，则反转信息RDBI和WDBI在数据被输入/输出时不通过反转引脚DBI来输入/输出，并且时钟式样CLOCKING_PATTERN仅仅被持续地输出。时钟模式信号CLKMODEB是当进入时钟模式时启用的信号，并且进入时钟模式可以通过MRS设置等来实现。通过在存储控制器和半导体存储装置之间设置某种规则，可以确定进入时钟模式的情形。
如同在发明的背景技术中所描述的，反转输出电路210可以被设计为除了输出反转信息RDBI之外，在写训练操作中输出写训练数据以及在读训练操作中输出读训练数据。这(即读/写训练数据通过反转引脚DBI的输出)可以根据关于如何在训练操作中使用反转引脚DBI的设计规则来改变。不管在设计中规定如何使用反转引脚DBI，皆可以在本发明中新引入的时钟模式中通过反转引脚DBI来输出时钟式样CLOCKING_PATTERN。
例如，在半导体存储装置通过反转引脚DBI输出训练数据的情形中，取决于半导体存储装置不处于时钟模式中时的条件，反转信息RDBI或训练数据通过反转引脚DBI输出，而当半导体存储装置进入时钟模式中时，仅通过反转引脚DBI重复地输出时钟式样CLOCKING_PATTERN。同时，在半导体存储装置不通过反转引脚DBI输出训练数据的情形中，当半导体存储装置不在时钟模式中时，反转信息RDBI通过反转引脚DBI被输出，而当半导体存储装置进入时钟模式中时，仅通过反转引脚DBI重复地输出时钟式样CLOCKING_PATTERN。
图3是示出在图2中所描绘的反转输出电路210的示意性电路图。
参考图3，反转输出电路210包括选择单元310、并行至串行转换单元320、时钟控制单元321和输出控制单元322。选择单元310在读操作中传输向其并行输入的反转信息RDBI、在训练操作中传输向其并行输入的训练数据TRAINING_DATA和在时钟模式中传输向其并行输入的时钟式样CLOCKING_PATTERN。
并行至串行转换单元320串行地转换从选择单元310传输的信号。反转输出电路210还包括用于输出并行至串行转换单元320的输出信号至反转引脚DBI的输出驱动器330。
当半导体存储装置不在时钟模式中时，选择单元310在数据输出操作(即读操作)中输出反转信息RDBI，以及在写训练操作中输出写入训练数据WRITE_TRAINING_DATA。在读训练操作中，选择单元310输出读训练数据READ_TRAINING_DATA。即，当半导体存储装置不在时钟模式中时，选择单元310可以按照与选择单元110的操作方式相同的方式操作。但是，在时钟模式中，选择单元310仅重复地输出时钟式样CLOCKING_PATTERN。可使用布置于选择单元310的较后部分的锁存器311来保持先前值，如果新的信号不从选择单元310输出。
可以按照接收读训练式样的相同方式来接收时钟式样CLOCKING_PATTERN。即在读训练操作中，使用式样加载指令LDFF来接收读训练式样并且所接收的读训练式样被输出。甚至在时钟模式中，仍可以使用式样加载指令LDFF来接收时钟式样CLOCKING_PATTERN并且所接收的时钟式样CLOCKING_PATTERN可以被输出。这将在下文参考相关附图被详细描述。
并行至串行转换单元320把从选择单元310输出的并行信号(即反转信息、训练数据或者时钟式样)转换为串行信号。例如，图3示出了使用8位预修补的半导体存储装置的情形，因而8个并行信号以串行排列。并行至串行转换单元320与时钟CLK同步操作。输入至传统并行至串行转换单元120的时钟在启用信号CENTER_CLKEN时被双稳态触发，而当禁止信号CENTER_CLKEN时不被双稳态触发。但是，根据本发明的一个实施例，并行至串行转换单元320甚至在时钟模式中仍应当操作，并且重复地输出被串行转换的时钟式样。因而，在时钟模式中总是启用输入至并行至串行转换单元320的时钟CLK。
使用时钟控制单元321来控制输入至并行至串行转换单元320的时钟CLK。当半导体存储装置不在时钟模式中(即时钟模式信号CLKMODEB具有逻辑高电平)时，控制输入至并行至串行转换单元320的时钟CLK使其根据信号CENTER_CLKEN而启用/禁止。相反，当半导体存储装置处于时钟模式中(即时钟模式信号CLKMODEB具有逻辑低电平)时，启用输入至并行至串行转换单元320的时钟CLK，不管信号CENTER_CLKEN的逻辑电平如何。
如同在本发明的背景技术中所描述的，输出控制信号POUT_CLB控制反转信息RDBI使其对应于CAS延时(CL)而被输出，并且确定从并行至串行转换单元320输出的信号的时序。即当输出控制信号POUTB_CLB启用至逻辑低电平时，串行排列的信号从并行至串行转换单元320输出。由于在时钟模式中应当重复地输出时钟式样CLOCKING_PATTERN，所以输出控制单元322执行此控制。控制单元322输出在时钟模式中总是具有逻辑低电平的控制信号CONTROL。即，在输出控制单元322的控制下，当时钟模式信号CLKMODEB具有逻辑低电平时，输入至并行至串行转换单元320的控制信号CONTROL总是具有逻辑低电平。
输出驱动器330把由并行至串行转换单元320串行转换的信号输出至反转引脚DBI。
当通过反转引脚DBI输入反转信息WDBI时，使用端接电阻器340来进行反转引脚DBI和外部沟道之间的阻抗匹配。由于当反转信息RDBI通过反转引脚DBI输出时由于输出驱动器330的操作而实现阻抗匹配，所以仅当反转信息WDBI通过反转引脚DBI被输入时才接通端接电阻器340。在图3中所描绘的信号ODTEN是接通/断开端接电阻器340的信号，并且在数据和反转信息WDBI从芯片外部被输入的写操作中启用。根据本发明的一个实施例，在时钟模式中必须总是通过反转引脚DBI来输出时钟式样CLOCKING_PATTERN。因而，端接电阻器340在时钟模式中应当断开，而不管是读操作还是写操作。反转输出电路310还包括端接控制单元341，以便控制端接电阻器340的接通/断开。即，端接控制单元341传输信号ODTEN，但是防止其输出在时钟模式中(即当时钟模式信号CLKMODEB具有逻辑低电平时)启用至逻辑高电平，由此控制端接电阻器340保持其断开状态。
图4是示出在图3中所描绘的选择单元310的示意性电路图。
参考图4，选择单元310包括多个传输门。当半导体存储装置不在时钟模式中时，即时钟模式信号CLKMODEB具有逻辑高电平时，第一传输门PG10至PG17响应于读指令、例如信号RDPINB而被接通，由此传输向其并行输入的反转信息RDBI<0:7>。当半导体存储装置不在时钟模式中时，即时钟模式信号CLKMODEB具有逻辑高电平时，第二传输门PG20至PG27在写训练操作中被接通，由此传输向其并行输入的写训练数据WRITE_TRAINING_DATA<0:7>。第三传输门PG30至PG37响应于式样加载指令LDFFSTBP被接通，由此传输向其并行输入的时钟式样CLOCKING_PATTERN<0:7>。
以下，选择单元310的操作将被划分为半导体存储装置在时钟模式中的情形和半导体存储装置不在时钟模式中的情形，且这些情形将被描述。
首先，将描述半导体存储装置不在时钟模式中的情形下选择单元310的操作。当半导体存储装置不在时钟模式中时，时钟模式信号CLKMODEB被禁止至逻辑高电平。此时，只要读指令被输入便接通第一传输门PG10至PG17，由此把反转信息RDBI<0:7>传输到并行至串行转换单元320。只要启用读指令，则将图4中所描绘的信号RDPINB启用至逻辑低电平。第二传输门PG20至PG27在写训练操作中被接通，以便传输写训练数据WRITE_TRAINING_DATA<0:7>到并行至串行转换单元320。图4中所描绘的信号WRTR在写训练操作中被启用至逻辑高电平。第三传输门PG30至PG37响应于式样加载指令LDFF而被接通，由此传输读训练数据READ_TRAINING_DATA<0:7>到并行至串行转换单元320。图4中所描绘的信号LDFFSTBP对应于当输入式样加载指令LDFF时被启用至逻辑高电平的脉冲信号。
参考时钟模式操作，在时钟模式中时钟模式信号CLKMODEB被启用至逻辑低电平。此时，第一传输门PG10至PG17和第二传输门PG20至PG27总是断开，不管信号RDPINB和WRTR的逻辑电平如何。第三传输门PG30至PG37响应于式样加载指令LDFF  而接收时钟式样CLOCKING_PATTERN<0:7>。在根据本发明的一个实施例的时钟模式中，式样加载指令LDFF用于在读训练操作中输入读训练数据READ_TRAINING_DATA<0:7>到并行至串行转换单元320，因而用于在时钟模式中把时钟式样CLOCKING_PATTERN<0:7>输入到并行至串行转换单元320。即第三传输门PG30至PG37在时钟模式中以与其在半导体存储装置不处于时钟模式中时接收读训练数据READ_TRAINING_DATA<0:7>的方式相同的方式接收时钟式样CLOCKING_PATTERN<0:7>。
当响应于式样加载指令LDFF而输入被双稳态触发的时钟式样CLOCKING_PATTERN<0:7>时，由于所输入的值由布置在选择单元310的较后部分的锁存器311持续地保持，所以可通过输出驱动器330把相同式样持续地输出至芯片外部。在使用被持续双稳态触发的信号作为时钟式样的情形中，(0，1，0，1，0，1，0，1)的时钟式样CLOCKING_PATTERN<0:7>被输入。在使用每4位(例如1001)重复的信号作为时钟式样的情形中，(1，0，0，1，1，0，0，1)的时钟式样CLOCKING_PATTERN<0:7>被输入。
图5是示出根据本发明一个实施例的半导体存储装置的时钟模式操作的信号时序图。
参考图5，由于半导体存储装置处于时钟模式中，所以重复的时钟式样通过反转引脚DBI而被持续地输出。图5示出了0、1、2和3被重复地输出的情形，它意味着重复的4位时钟式样被输出。
在输入读指令RD之后，在过去了CL的点，通过数据引脚DQ输出数据DATA。图5示出了0、1、2、3、4、5、6和7被输出的情形，并且代表响应于读指令RD、通过数据引脚DQ而被输出的8个数据。
通常通过EDC引脚输出保持式样HOLD_PATTERN。在图5中，0、1、2和3通过EDC引脚而被重复地输出，它代表4位重复的保持式样被输出。在数据被输出并且随后过去了用于CRC数据的延时CRCRL以后，CRC数据CRC_DATA通过EDC引脚而被输出，其指代图5中的时段501。时段501中的0、1、2、3、4、5、6和7意味着对应于刚才通过数据引脚输出的数据的CRC数据CRC_DATA。
在传统半导体存储装置中，存储控制器无法在时段501中获取关于存储装置501中时钟的信息，因为在时段501期间可能不通过EDC引脚输出保持式样。但是，在根据本发明的一个实施例的半导体存储装置中，时钟式样总是通过反转引脚DBI在时钟模式中被输出。因而，存储控制器甚至在时段501期间仍可以监测存储装置中时钟的条件。
尽管在图5中将时段501示为短时段，但是在持续地执行读操作的情形中，它对应于存储装置的操作当中非常长的时段。因而，在包括时段501的特定模式中总是输出时钟式样的引脚的存在可以显著地增加存储装置的高速操作的稳定性。
再次参考图2至5，根据本发明一个实施例的半导体存储装置的操作将在以下被描述。
根据本发明一个实施例的半导体存储装置的操作可以如下进行：进入时钟模式，接收时钟式样CLOCKING_PATTERN，以及通过反转引脚(数据总线反转)DBI重复地输出时钟式样CLOCKING_PATTERN。
如上所述，在时钟模式中，即使通过数据引脚DQ输入/输出数据，但仍通过反转引脚DBI持续地输出时钟式样CLOCKING_PATTERN。
接收时钟式样CLOCKING_PATTERN可以以与接收读训练数据READ_TRAINING_DATA的方式相同的方式进行。具体地，时钟式样接收步骤可以如下执行：接收加载指令LDFF，对应于式样加载指令LDFF而接收时钟式样CLOCKING_PATTERN<0:7>，并且锁存所接收的式样作为要存储的时钟式样CLOCKING_PATTERN。
此外，上面的输出步骤可以包括通过使用并行至串行转换单元320来串行地排列并行输入的时钟式样CLOCKING_PATTERN，并且通过使用输出驱动器330来输出经串行排列的时钟式样至反转引脚DBI。
操作半导体存储装置的方法还可以包括控制端接电阻器340以在进入时钟模式之后断开，其中端接电阻器340连接至反转引脚DBI。
在根据本发明一个实施例的半导体存储装置中，如果半导体存储装置进入时钟模式，则时钟式样通过反转引脚被输出。因而，甚至在数据被输入/输出时，仍可将关于半导体存储装置内时钟的信息传输至存储控制器，因而可以确保半导体存储装置的操作的稳定性。
虽然已针对特定实施例描述了本发明，但是本领域的技术人员易明白，可以进行各种更改和修改，而不偏离在所附权利要求书中所界定的本发明的精神和范围。

Claims (16)

1.一种半导体存储装置，包括：
配置成在时钟模式中输出时钟式样的反转输出电路；和
所述反转输出电路与其连接的反转引脚。
2.根据权利要求1的半导体存储装置，其中所述反转输出电路在数据从所述半导体存储装置输出时输出反转信息，同时在时钟模式中输出时钟式样，既便所述数据正被输出。
3.根据权利要求2的半导体装置，其中所述反转输出电路包括：
配置成把并行输入的反转信息或者并行输入的时钟式样选择性地输出到其输出节点的选择单元；
配置成串行地排列所述选择单元的输出信号的并行至串行转换单元；和
配置成把所述并行至串行转换单元的输出信号输出至所述反转引脚的输出驱动器。
4.根据权利要求3的半导体装置，其中所述选择单元响应读指令来输出反转信息，以及响应式样加载指令而输出时钟式样，其中时钟式样在时钟模式中被输出，而不管所述读指令。
5.根据权利要求3的半导体存储装置，其中所述选择单元包括：
第一传输门，配置成除了半导体存储装置处于时钟模式中之外，当响应于读指令被接通时传输反转信息；
第二传输门，配置成除了半导体存储装置处于时钟模式中之外，当在写训练操作中被接通时传输并行输入的写训练数据；
第三传输门，配置成当响应于式样加载指令被接通时传输时钟式样。
6.根据权利要求5的半导体存储装置，其中锁存单元被提供于所述选择单元的所述输出节点处，以便锁存从第一至第三传输门传输的信号。
7.根据权利要求3的半导体存储装置，还包括配置成控制输入到所述并行至串行转换单元的时钟以在时钟模式中启用的时钟控制单元，其中所述并行至串行转换单元与时钟同步操作。
8.根据权利要求3的半导体存储装置，还包括配置成控制连接至所述反转引脚的端接电阻器以在时钟模式中断开的端接控制单元。
9.一种半导体存储装置，包括：
配置成在读操作中传输并行输入的反转信息、在训练操作中传输并行输入的训练数据和在时钟模式中传输并行输入的时钟式样的选择单元；
配置成串行地转换从所述选择单元传输的信号的并行至串行转换单元；
配置成输出所述并行至串行转换单元的输出信号的输出驱动器；和
所述输出驱动器与其连接的反转引脚。
10.根据权利要求9的半导体存储装置，其中所述并行至串行转换单元与时钟同步操作，并且响应于输出控制信号而输出经串行转换的信号。
11.根据权利要求10的半导体存储装置，还包括：
配置成控制输入至所述并行至串行转换单元的时钟以在时钟模式中启用的时钟控制单元；
配置成控制输出控制信号以在时钟模式中启用的输出控制单元；和
配置成控制连接至反转引脚的端接电阻器以在时钟模式中断开的端接控制单元。
12.一种操作半导体存储装置的方法，所述方法包括：
进入时钟模式；
接收时钟式样；以及
通过反转引脚重复地输出所述时钟式样。
13.根据权利要求12的方法，其中在时钟模式中，甚至当数据通过数据引脚被输入/输出时，仍通过所述反转引脚输出时钟式样。
14.根据权利要求12的方法，其中所述时钟式样的接收包括：
接收式样加载指令；
对应于所述式样加载指令而接收式样；以及
存储所接收的式样作为时钟式样。
15.根据权利要求12的方法，其中所述时钟式样的输出包括：
串行地排列并行输入的时钟式样；以及
输出经串行排列的时钟式样至所述反转引脚。
16.根据权利要求12的方法，还包括：
控制连接至所述反转引脚的端接电阻器以在所述半导体存储装置进入时钟模式之后断开。
CN200910212179A 2008-11-11 2009-11-11 半导体存储装置及其操作方法 Pending CN101740133A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080111483A KR101039862B1 (ko) 2008-11-11 2008-11-11 클럭킹 모드를 구비하는 반도체 메모리장치 및 이의 동작방법
KR10-2008-0111483 2008-11-11

Publications (1)

Publication Number Publication Date
CN101740133A true CN101740133A (zh) 2010-06-16

Family

ID=42165095

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910212179A Pending CN101740133A (zh) 2008-11-11 2009-11-11 半导体存储装置及其操作方法

Country Status (5)

Country Link
US (1) US8238186B2 (zh)
JP (1) JP2010118137A (zh)
KR (1) KR101039862B1 (zh)
CN (1) CN101740133A (zh)
TW (1) TWI440041B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811049A (zh) * 2012-11-14 2014-05-21 富士通半导体股份有限公司 并串转换电路、接口电路和控制装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100903367B1 (ko) * 2007-11-02 2009-06-23 주식회사 하이닉스반도체 고속으로 데이터 송신할 수 있는 반도체 메모리 장치 및 그를 포함하는 시스템
US8260992B2 (en) * 2010-04-12 2012-09-04 Advanced Micro Devices, Inc. Reducing simultaneous switching outputs using data bus inversion signaling
KR102031175B1 (ko) * 2012-06-13 2019-10-11 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작방법
US10236045B2 (en) * 2012-09-21 2019-03-19 Samsung Electronics Co., Ltd. Semiconductor memory device having detection clock patterns phase-inverted from each other and detection clock generating method thereof
US9088445B2 (en) * 2013-03-07 2015-07-21 Qualcomm Incorporated Method and apparatus for selectively terminating signals on a bidirectional bus based on bus speed
KR20160058503A (ko) * 2014-11-17 2016-05-25 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102299380B1 (ko) 2014-12-19 2021-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
JP6994649B2 (ja) 2019-07-09 2022-01-14 パナソニックＩｐマネジメント株式会社 半導体メモリデバイス、エラー通知方法
CN112712841A (zh) * 2019-10-25 2021-04-27 长鑫存储技术(上海)有限公司 写操作电路、半导体存储器和写操作方法
US11295808B2 (en) 2020-01-21 2022-04-05 Samsung Electronics Co., Ltd. Memory device transmitting and receiving data at high speed and low power
KR20210121498A (ko) * 2020-03-30 2021-10-08 에스케이하이닉스 주식회사 적층형 반도체 장치 및 그의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963502A (en) * 1998-01-14 1999-10-05 Mitsubishi Denki Kabushiki Kaisha Clock-synchronous type semiconductor memory device capable of outputting read clock signal at correct timing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508967A (en) * 1993-08-09 1996-04-16 Matsushita Electric Industrial Co., Ltd. Line memory
JP3110349B2 (ja) * 1997-07-02 2000-11-20 日本電気株式会社 フレームアライナ回路
JP4505195B2 (ja) * 2003-04-01 2010-07-21 エイティアイ テクノロジーズ インコーポレイテッド メモリデバイスにおいてデータを反転させるための方法および装置
KR100558476B1 (ko) * 2003-04-25 2006-03-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 라이트 패턴 데이터발생방법
KR100546339B1 (ko) * 2003-07-04 2006-01-26 삼성전자주식회사 차동 데이터 스트로빙 모드와 데이터 반전 스킴을 가지는단일 데이터 스트로빙 모드를 선택적으로 구현할 수 있는반도체 장치
US7508722B2 (en) * 2004-01-27 2009-03-24 Micron Technology, Inc. Memory device having strobe terminals with multiple functions
KR100632626B1 (ko) 2005-10-14 2006-10-09 주식회사 하이닉스반도체 데이터 입출력 동작시 소비 전류를 감소시키는 클럭 제어회로와 이를 포함하는 반도체 메모리 장치 및 그 데이터입출력 동작 방법
KR100837802B1 (ko) * 2006-09-13 2008-06-13 주식회사 하이닉스반도체 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치
JP5077806B2 (ja) * 2006-12-19 2012-11-21 横河電機株式会社 メモリ試験装置
KR100954111B1 (ko) * 2008-06-05 2010-04-23 주식회사 하이닉스반도체 반도체 메모리장치
KR100933806B1 (ko) * 2008-09-22 2009-12-24 주식회사 하이닉스반도체 반도체 메모리장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5963502A (en) * 1998-01-14 1999-10-05 Mitsubishi Denki Kabushiki Kaisha Clock-synchronous type semiconductor memory device capable of outputting read clock signal at correct timing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103811049A (zh) * 2012-11-14 2014-05-21 富士通半导体股份有限公司 并串转换电路、接口电路和控制装置
CN103811049B (zh) * 2012-11-14 2016-09-07 株式会社索思未来 并串转换电路、接口电路和控制装置

Also Published As

Publication number Publication date
TW201112261A (en) 2011-04-01
KR20100052669A (ko) 2010-05-20
KR101039862B1 (ko) 2011-06-13
US20100118635A1 (en) 2010-05-13
JP2010118137A (ja) 2010-05-27
US8238186B2 (en) 2012-08-07
TWI440041B (zh) 2014-06-01

Similar Documents

Publication Publication Date Title
CN101740133A (zh) 半导体存储装置及其操作方法
JP4197755B2 (ja) 信号伝送システム、該信号伝送システムのレシーバ回路、および、該信号伝送システムが適用される半導体記憶装置
CN109154919B (zh) 用以执行内部模块数据总线反相的设备和方法
KR100408466B1 (ko) 개량된 데이터 기입 동작을 갖는 고속 사이클 ｒａｍ
CN102467950B (zh) 伪开漏型输出驱动器、半导体存储器装置及其控制方法
TWI727596B (zh) 記憶體裝置以及其讀取頁面串流的方法
US7333908B2 (en) Techniques for generating test patterns in high speed memory devices
US10535396B2 (en) Memory device write circuitry
US20080005434A1 (en) Method and Apparatus for Communicating Data Over Multiple Pins of A Multi-Mode Bus
US8489780B2 (en) Power saving in NAND flash memory
US7376021B2 (en) Data output circuit and method in DDR synchronous semiconductor device
CN101171524A (zh) 具有数据旁路路径以允许快速测试和校准的存储器装置和方法
JP2003077276A (ja) 半導体メモリ
US9875787B2 (en) Reduced transport energy in a memory system
US20160335204A1 (en) Apparatuses and methods for asymmetric input/output interface for a memory
US6532187B2 (en) Semiconductor device having integrated memory and logic
KR102123517B1 (ko) 반도체 장치, 이를 포함하는 반도체 시스템 및 반도체 장치의 동작 방법
US8909831B2 (en) Logic device
US6822917B2 (en) Data write circuit in memory system and data write method
JP2001243797A (ja) 半導体装置及びその試験方法
JP7199493B2 (ja) 非順次的ページ連続リード
CN102571314A (zh) 一种spram全双工通信控制电路
US20160314824A1 (en) Apparatuses and methods for providing active and inactive clock signals to a command path circuit
KR20120120759A (ko) 반도체 집적회로 및 그의 구동방법
US6452976B1 (en) Data transfer circuit with reduced current consumption

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned

Effective date of abandoning: 20100616

C20 Patent right or utility model deemed to be abandoned or is abandoned