CN102571314A

CN102571314A - 一种spram全双工通信控制电路

Info

Publication number: CN102571314A
Application number: CN2012100230201A
Authority: CN
Inventors: 赵东世; 丁西伦
Original assignee: SI-EN TECHNOLOGY (XIAMEN) Ltd
Current assignee: SI-EN TECHNOLOGY (XIAMEN) Ltd; Si En Technology Xiamen Ltd
Priority date: 2012-02-02
Filing date: 2012-02-02
Publication date: 2012-07-11
Anticipated expiration: 2032-02-02
Also published as: CN102571314B

Abstract

本发明公开一种SPRAM全双工通信控制电路，包括读写冲突记忆电路、写命令控制电路、写操作缓冲存储器及地址选择电路，读写冲突记忆电路具有记录在读操作过程中写命令的第一锁存器及与第一锁存器相连并在读命令结束时输出控制指令的第二锁存器；写命令控制电路具有第三锁存器并其复位端与读命令输入端相连，时钟端与写命令输入端以及第二锁存器的输出端相连并接收控制指令，输出端则连接有写命令输出端；该写操作缓冲存储器具有数据缓冲存储器和地址缓冲存储器；该地址选择电路的两输入端分别连接有读地址输入端和地址缓冲存储器的输出端，输出端连接有地址输出端，控制端与读命令输入端相连。本发明具有节约芯片体积，降低占据空间的功效。

Description

一种SPRAM全双工通信控制电路

技术领域

本发明涉及控制电路领域，更具体的说涉及一种SPRAM全双工通信控制电路，其组配在SPRAM读写控制电路和SPRAM本体之间，从而达到对SPRAM本体的全双工使用。

背景技术

采用SRAM作为存储器件的LED阵列扫描驱动芯片，在正常工作时芯片内部需要不断地周期性地从SRAM中连续读取数据，从而用于正确地驱动LED显示。同时，主控器件为了控制LED阵列显示，需要使用I2C串行通信方式不断地向SRAM中写数据，由此读操作和写操作可能同时对SRAM发起。

SPRAM（Single Port SRAM，简称SPRAM）内核单元电路由6个MOS管组成，SPRAM单元组成的存储器只有一组地址总线和一组数据总线，即读和写操作地址总线共用一组地址总线，读和写数据则共用一组数据总线；即SPRAM本体只能进行半双工通信，故使得SPRAM基于其本身结构的限制而无法被使用在全双工通信的环境中。

DPRAM（Duel Port RAM，简称DPRAM）内核单元电路由8个MOS管组成，DPRAM单元组成的存储器包含读地址总线、写地址总线、写数据总线以及读数据总线，但是其版图面积几乎是SPRAM的两倍，从而相同存储数据量的DPRAM电路几乎是SPRAM电路版图面积的2倍。所以，在需要实现对存储器全双工通信的电路环境中，使用DPRAM代替SPRAM，大大的增加了存储器占有的版图面积，从而大大增加了这一部分的芯片成本。

有鉴于此，本发明人针对现有存储器中存在的上述缺陷深入研究，遂有本案产生。

发明内容

本发明的目的在于提供一种SPRAM全双工通信控制电路，其连接在SPRAM读写控制电路和SPRAM本体之间，以让SPRAM本体实现全双工通信，并解决现有技术中全双工通信存储器存在占据版图面积大的问题。

为了达成上述目的，本发明的解决方案是：

一种SPRAM全双工通信控制电路，其中，包括：

读写冲突记忆电路，连接有读命令输入端和写命令输入端，具有用于记录在读操作过程中写命令的第一锁存器以及与第一锁存器相连并在读命令结束时输出控制指令的第二锁存器；

写命令控制电路，具有第三锁存器，该第三锁存器的复位端与读命令输入端相连，时钟端则与写命令输入端以及第二锁存器的输出端相连并接收控制指令，输出端则连接有写命令输出端；

写操作缓冲存储器，具有数据缓冲存储器和地址缓冲存储器，该数据缓冲存储器的输入端连接有写数据输入端，输出端则连接有写数据输出端；该地址缓冲存储器的输入端连接有写地址输入端；

地址选择电路，两输入端分别连接有读地址输入端和地址缓冲存储器的输出端，输出端则连接有地址输出端，控制端则与读命令输入端相连。

进一步，该写命令控制电路还具有延时复位计数器，该延时复位计数器的时钟端与读写时钟端和写命令输出端或者数据缓冲存储器的使用数量输出端做相与逻辑后的输出端相连，该延时复位计数器的输出端则通过一个与门后，再通过一个延时器后的信号控制第三锁存器的复位端以及延时复位计数器的复位端。

进一步，该地址选择电路的正输入端与读地址输入端相连，负输入端则与地址缓冲器的输出端相连。

进一步，该数据缓冲存储器和地址缓冲存储器均采用多字节存储的先进先出存储器。

采用上述结构后，本发明涉及的一种SPRAM全双工通信控制电路，当SPRAM读写控制电路同时发出读命令和写命令时，该读命令会直接到达SPRAM本体，该读地址亦通过地址选择电路后通过地址输出端而到达SPRAM本体，从而保证读命令的优先进行；该写命令则会被记录在第一锁存器中，写数据以及写地址则分别通过数据缓冲存储器和地址缓冲存储器而被存储起来，一旦第二锁存器检测到读命令结束后，则会立即通知第三锁存器，并由写命令输出端向SPRAM本体发出写命令。另外，本发明当写命令在读命令的空闲时间产生时，由于该写命令输入端直接与第三锁存器的时钟端相连，故亦会由写命令输出端向SPRAM本体发出写命令。由此，与现有技术相比，本发明能让SPRAM本体实现全双工，并且由于本发明涉及的SPRAM全双工通信控制电路相较于DPRAM本体增加的体积来说较小，故具有节约芯片版图面积，进而节约芯片成本的功效。

附图说明

图1为本发明涉及一种SPRAM全双工通信控制电路连接在SPRAM读写控制电路以及SPRAM本体之间时的示意图；

图2为本发明涉及一种SPRAM全双工通信控制电路第一实施例的具体电路图；

图3为本发明涉及一种SPRAM全双工通信控制电路第二实施例的具体电路图；

图4为本发明涉及一种SPRAM全双工通信控制电路在读写冲突时的控制时序示意图。

图中：

SPRAM全双工通信控制电路100

读写冲突记忆电路 1 第一锁存器 11

第二锁存器 12 上升沿检测电路 13

写命令控制电路 2 第三锁存器 21

延时复位计数器 22 第四锁存器 23

第五锁存器 24 写操作缓冲存储器 3

数据缓冲存储器 31 地址缓冲存储器 32

地址选择电路 4

SPRAM读写控制电路 200 SPRAM本体 300。

具体实施方式

为了进一步解释本发明的技术方案，下面通过具体实施例来对本发明进行详细阐述。

如图1所示，其为本发明涉及的一种SPRAM全双工通信控制电路100其连接在SPRAM读写控制电路200以及SPRAM本体300之间的示意图。

该SPRAM全双工通信控制电路100，其输入端具有写命令输入端、写地址输入端、写数据输入端、读地址输入端、时钟端以及读命令输入端；其输出端具有写命令输出端、写数据输出端以及地址输出端。对于SPRAM读写控制电路200的读命令，其一方面与本发明涉及的SPRAM全双工通信控制电路100的读命令输入端相连，另一方面还直接与SPRAM本体300相连；另外，该SPRAM本体300的读数据还直接与SPRAM读写控制电路200相连，从而将SPRAM本体300中存储的数据发送至SPRAM读写控制电路200使用。

如图2所示，其为本发明涉及一种SPRAM全双工通信控制电路100的第一实施例，其具体是指用于实现1字节缓冲存储，其仅适用于连续读写冲突最大量为1字节的情形。

该SPRAM全双工通信控制电路100，包括读写冲突记忆电路1、写命令控制电路2、写操作缓冲存储器3以及地址选择电路4，其中：

该读写冲突记忆电路1，具有第一锁存器11和第二锁存器12，在本实施例中，该读命令输入端和写命令输入端通过第一与门后与该第一锁存器11的时钟端相连，从而用于记录在读操作过程中的写命令；该第二锁存器12的D端则与第一锁存器11的Q端相连，并且该读命令输入端通过第一非门后与第二锁存器12的时钟端相连；同时该第一锁存器11和第二锁存器12的复位端均与读命令输入端相连，从而使第一锁存器11复位而便于下一次计数，该第二锁存器12则是用于在读命令结束时产生控制指令，具体在本实施例中是利用读命令输入端下降沿信号在做非逻辑后所产生的上升沿作为时钟信号，驱动第二锁存器12存入第一锁存器11的输出端信号，进而产生控制指令；即该第二锁存器12与读命令输入端之间还设置有上升沿检测电路13，从而在读命令变为高电平开始时产生一个上升沿控制第二锁存器12复位，使得该第二锁存器12在读操作开始时复位，进而重新记录读操作过程中的写命令信号。

该写命令控制电路2，具有第三锁存器21，该第三锁存器21的复位端与读命令输入端相连，从而使得该第三锁存器21的工作状态亦由读命令输入端控制，从而确保读命令的优先级高于写命令，即达到仅有在读命令结束时才能开启写命令的目的；该第三锁存器21的时钟端则与写命令输入端以及第二锁存器12的输出端均相连，具体其可以接受写命令输入端的指令以及接收读写冲突记忆电路发出的控制指令，输出端则连接有写命令输出端；优选地，该写命令控制电路2还具有延时复位计数器22，该延时复位计数器22的时钟端与读写时钟端和写命令输出端做相与逻辑的输出端相连，从而实时感测得到写命令的输出，该延时复位计数器22的输出端则通过一个与门做计数器的计数值’01’译码，再经过一个40ns的延时器后的信号控制第三锁存器21的复位端以及延时复位计数器22的复位端，从而实现对第三锁存器21以及延时复位计数器22本身的复位；具体的，该延时复位计数器22，其包括第四锁存器23和第五锁存器24，从而可以实现延时复位写命令信号1个时钟周期。

该写操作缓冲存储器3，具有数据缓冲存储器31和地址缓冲存储器32，该数据缓冲存储器31的输入端连接有写数据输入端，输出端则连接有写数据输出端；该地址缓冲存储器32的输入端连接有写地址输入端；具体的，由于本实施例仅进行一个字节的存储，故该数据缓冲存储器31和地址缓冲存储器32均可以采用1字节的LATCH来具体实施。

该地址选择电路4，两输入端分别连接有读地址输入端和地址缓冲存储器32的输出端，输出端则连接有地址输出端，控制端则与读命令输入端相连。具体的，其采用选择门来实现，并且该地址选择电路4的正输入端与读地址输入端相连，负输入端则与地址缓冲器的输出端相连。即当读命令输入端为高电平时，则地址输出端输出的地址为读地址输入端的信号；而当读命令输入端为低电平时，则地址输出端输出的地址为地址缓冲存储器32中的地址。

如图3所示，其为本发明涉及一种SPRAM全双工通信控制电路100的第二实施例，其具体是用于实现多字节缓冲存储，即其适用于连续读写冲突最大量为多个字节的情形。

需要说明的是，该第二实施例与第一实施例的结构原理基本相同，故不对两者相同的部分进行详细描述，下面对第二实施例的区别之处进行详细说明：

首先为了实现多字节的缓冲，该数据缓冲存储器31和地址缓冲存储器32均采用多字节存储的先进先出存储器，其具有先进先出的特点，从而可以让在一次读命令期间发生的多次写命令能按照时间先后依次写入SPRAM本体300中。其次，为了让写命令能在写数据完全结束后才停止，该延时复位计数器22的时钟端与数据缓冲存储器31的输出端相连，并且该数据缓冲存储器31的输出端还与第三锁存器21的时钟端相连，从而用于控制写命令的持续进行。

请参照图4所示，本发明涉及一种SPRAM全双工通信控制电路100的工作过程如下：

当SPRAM读写控制电路200同时发出读命令和写命令时，该读命令会直接到达SPRAM本体300，该读地址亦通过地址选择电路4后通过地址输出端而到达SPRAM本体300，从而保证读命令的优先进行；该写命令则会被记录在第一锁存器11中，写数据以及写地址则分别通过数据缓冲存储器31和地址缓冲存储器32而被存储起来，一旦第二锁存器12检测到读命令结束后，则会立即通知第三锁存器21，并由写命令输出端向SPRAM本体300发出写命令。

另外，当写命令在读命令的空闲时间产生时，由于该写命令输入端直接与第三锁存器21的时钟端相连，故亦会由写命令输出端向SPRAM本体300发出写命令。

由此，与现有技术相比，本发明能让SPRAM本体300实现全双工，并且由于本发明涉及的SPRAM全双工通信控制电路100相较于DPRAM本体增加的体积来说较小，故具有节约芯片版图面积，进而节约芯片成本的功效。

上述实施例和图式并非限定本发明的产品形态和式样，任何所属技术领域的普通技术人员对其所做的适当变化或修饰，皆应视为不脱离本发明的专利范畴。

Claims

1.一种SPRAM全双工通信控制电路，其特征在于，包括：

2.如权利要求1所述的一种SPRAM全双工通信控制电路，其特征在于，该写命令控制电路还具有延时复位计数器，该延时复位计数器的时钟端与读写时钟端和写命令输出端或者数据缓冲存储器的使用数量输出端做相与逻辑后的输出端相连，该延时复位计数器的输出端则通过一个与门后，再通过一个延时器后的信号控制第三锁存器的复位端以及延时复位计数器的复位端。

3.如权利要求1所述的一种SPRAM全双工通信控制电路，其特征在于，该地址选择电路的正输入端与读地址输入端相连，负输入端则与地址缓冲器的输出端相连。

4.如权利要求1所述的一种SPRAM全双工通信控制电路，其特征在于，该数据缓冲存储器和地址缓冲存储器均采用多字节存储的先进先出存储器。