JP2016505992A - 電力管理 - Google Patents

Abstract

方法および当該方法を実施するように構成された装置であって、ピーク電力管理を提供することは、マルチダイパッケージ内の過度の電流レベルを軽減するのに有用である。例えば、方法は、複数のダイのうちの特定のダイにおいてクロック信号を生成することと、複数のダイのうちの各ダイにおいてラップアラウンドカウンタにおけるクロック信号のパルスを計数することと、ラップアラウンドカウンタの値が特定のダイに割り当てられたカウンタ値に一致するまで、指定点において、複数のダイのうちの特定のダイに対するアクセス動作を休止することと、を含んでもよい。【選択図】図２０

Description

本開示は、概してメモリに関し、より詳細には、一つ以上の実施形態においては、電力管理においてラップアラウンドカウンタを利用する装置に関する。

メモリデバイスは、コンピュータもしくは他の電子デバイスにおける内部、半導体集積回路デバイスとして典型的に提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）およびフラッシュメモリを含む多くの様々なタイプのメモリが存在する。

フラッシュメモリデバイスは、広範囲の電子アプリケーション用の不揮発性メモリの普及したソースへと開発されてきた。フラッシュメモリデバイスは、典型的には、高メモリ密度、高信頼性および低電力消費を可能とする１トランジスタメモリセルを利用する。メモリセルの閾値電圧における変化は、電荷格納構造（例えば、浮遊ゲートもしくは電荷捕捉）のプログラミング（しばしば書き込みとも称される）もしくは他の物理的現象（例えば、相変化もしくは分極）を介して、各セルのデータ値を決定する。フラッシュメモリの一般的な用途は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、携帯電話、ソリッドステートドライブおよびリムーバブルメモリモジュールを含み、その利用は、ますます増大している。

電力消費は、しばしばメモリデバイスの設計および用途において重要な考慮事項である。複数のメモリデバイスが同時に動作するときに問題が生じることがある。このような問題は、過度の電力消費仕様および／もしくは可用性を超えること含む可能性がある。

上述された理由のため、ならびに本明細書を読解すると当業者に明らかになるであろう、以下に記述される他の理由のため、本技術分野において電力を管理する別の方法、ならびに当該方法を実施する装置に対する必要性が存在する。

一実施形態による、電子システムの一部としてプロセッサと通信するメモリデバイスの簡略化されたブロック図である。 別の実施形態による、電子システムの一部としてホストと通信するメモリモジュールの簡略化されたブロック図である。 一実施形態による、マルチダイパッケージ表示の斜視図である。 一実施形態による、マルチダイパッケージの概略表示である。 一実施形態による、図４に示されたタイプのマルチダイパッケージの動作を示すタイミング図の一例である。 一実施形態による、図４に示されたタイプのマルチダイパッケージの動作を示すタイミング図の別の例である。 一実施形態による、クロックイネーブル信号を生成するための回路の簡略化された概略図である。 一実施形態による、ラップアラウンドカウンタの内部クロック信号およびカウントを生成するための回路の簡略化された概略図である。 一実施形態による、マルチダイパッケージの概略表示である。 一実施形態による、マルチダイパッケージの概略表示である。 一実施形態による、特定のダイが如何にしてクロック信号を提供するように指定されるかを概念的に示すタイミング図である。 一実施形態による、二つのマルチダイパッケージの概略表示である。 一実施形態による、特定のダイが如何にして其々のクロック信号を提供するように指定されるかを概念的に示すタイミング図である。 一実施形態による、マルチダイパッケージの概略表示である。 一実施形態による、図１４に示されたタイプのマルチダイパッケージ用のクロックイネーブル信号を生成するための回路の簡略化された概略図である。 一実施形態による、図４および図１４に示されたタイプのマルチダイパッケージ用のレディ／ビジー制御信号を生成するための回路の簡略化された概略図である。 一実施形態による、ラップアラウンドカウンタのクロック信号およびカウントを生成するための回路の簡略化された概略図である。 一実施形態によるレディ／ビジー制御信号およびクロックイネーブル信号の双方に応じて、クロック生成器を選択的に有効化するために使用されうる組み合わせ論理の簡略化された概略図である。 一実施形態による、マルチダイパッケージの概略表示である。 一実施形態による、特定のダイが如何にしてクロック信号を提供するように指定されるかを概念的に示すタイミング図である。 一実施形態による、複数のダイの動作方法のフローチャートである。 一実施形態による、ラップアラウンドカウンタの概略図である。 図２１のラップアラウンドカウンタに対する波形を示す。

以下の詳細な説明においては、本明細書の一部を形成する添付の図面に対して参照がなされ、図面は、例示する目的のために特定の実施形態が示される。図面においては、類似の参照番号は、幾つかの図面を通して、実質的に類似の構成要素を記述する。他の実施形態が使用されてもよく、構造的、論理的および電気的変更が本開示の範囲を逸脱することなく加えられてもよい。したがって、以下の詳細な説明は、限定する意味で解釈されるべきではない。

メモリデバイスアクセス動作（例えば、書き込み動作、読み出し動作もしくは消去動作）は、動作の間、変化する電流需要、すなわち、電力需要を有する。電子システムの複数のメモリデバイスが同時にアクセス動作を続けることを可能にすることによって、あまりにも多くのデバイスがアクセス動作を実施するときなどに、電力可用性を超える可能性がある。

多様な技術が複数のメモリデバイスを含むメモリシステム（例えば、ダイ、モジュールおよび／もしくはパッケージ）の電力消費を管理するために使用されてきたが、複数のメモリデバイスのうちの多くは、２以上のメモリデバイスでアクセス動作の高電力部分を同時に実施することを回避しようとするメモリデバイスの動作をずらすためにメモリコントローラに依存する。これらの技術の幾つかは、米国仮特許出願整理番号６１／７４９，７６８に議論される（例えば、１２−１７ページ参照）。

本明細書で記述される種々の実施形態は、外部コントローラの介在なしで、複数の装置間での電力管理を容易にする。ピーク電力管理を有するマルチダイ動作においては、各ダイは、一連の動作に関与することが可能な機会を与えられてもよい。あるダイが既にプログラミングもしくは読み出しプロセスにある間に新規の書き込みもしくは読み出し動作が開始する場合であっても、ピーク電力制御シーケンスを維持することができ、ダイは、シーケンス内で続行するための機会を与えられる可能性がある。種々の実施形態においては、マルチダイパッケージのうちの一ダイは、複数ダイ間のダイの優先順序を維持するためにクロックを生成することができ、他のダイはこのクロックを共有することができる。クロックイネーブル信号は、何時、ダイのうちの一つが動作のうちの高電流需要部分にあるかを示し、ダイのうちの一つが動作のうちの高電流需要部分にあるときにクロックを停止（例えば、無効化）し、かつ、如何なるダイも動作のうちの高電流需要部分にないときにクロックを再開する（例えば、有効化する）ために、これらのダイ間で共有することができる。

図１は、一実施形態による、電子システムの形態における第三の装置の一部として、プロセッサ１３０の形態における第二の装置と通信する、メモリデバイス１００の形態における第一の装置の簡略化されたブロック図である。電子システムの幾つかの実施例は、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレイヤー、デジタルレコーダ、ゲーム、家電製品、自動車、無線デバイス、携帯電話などを含む。プロセッサ１３０は、メモリコントローラもしくは他の外部ホストデバイスであってもよい。

メモリデバイス１００は、行および列に論理的に整列されたメモリセルのアレイ１０４を含む。論理行のメモリセルは、典型的には、同一のアクセス線（通常、ワード線と称される）に結合され、論理列のメモリセルは、典型的には、同一のデータ線（通常、ビット線と称される）に選択的に結合される。単一のアクセス線は、メモリセルのうちの２つ以上の論理行に関連付けられ、単一のデータ線は、２つ以上の論理列に関連付けられる。メモリセルのアレイ１０４の少なくとも一部のメモリセル（図１には示されていない）は、少なくとも二つのデータ状態のうちの一つにプログラムされることができる。

行デコード回路１０８および列デコード回路１１０は、アドレス信号を復号するために提供される。アドレス信号は、メモリセルのアレイ１０４にアクセスするために受信され、復号される。メモリデバイス１００は、メモリデバイス１００からのデータおよび状態情報の出力と共に、メモリデバイス１００へとコマンド、アドレスおよびデータの入力を管理するための入力／出力（Ｉ／Ｏ）制御回路１１２も含む。アドレスレジスタ１１４は、復号前にアドレス信号をラッチするために、Ｉ／Ｏ制御回路１１２、行デコード回路１０８、列デコード回路１１０と通信する。コマンドレジスタ１２４は、入力コマンドをラッチするために、Ｉ／Ｏ制御回路１１２および制御論理１１６と通信する。

内部コントローラ（例えば、制御論理１１６）は、コマンドに応じて、メモリセルのアレイ１０４へのアクセスを制御し、外部プロセッサ１３０に対する状態情報を生成する。即ち、制御論理１１６は、アクセス動作を実施するように構成される。制御論理１１６は、アドレスに応じて、行デコード回路１０８および列デコード回路１１０を制御するために、行デコード回路１０８および列デコード回路１１０と通信する。

制御論理１１６は、キャッシュレジスタ１１８とも通信する。メモリセルのアレイ１０４が其々他のデータを書き込みもしくは読み出すことでビジーである間に、キャッシュレジスタ１１８は、データを一時的に格納するように制御論理１１６によって指示されると、入力もしくは出力のいずれかのデータをラッチする。書き込み動作（例えばプログラム動作）中、データは、メモリセルのアレイ１０４への伝送用に、キャッシュレジスタ１１８からデータレジスタ１２０へと送られ、その後、新規データは、Ｉ／Ｏ制御回路１１２からキャッシュレジスタ１１８内にラッチされる。読み出し動作中、データは、外部プロセッサ１３０への出力用に、キャッシュレジスタ１１８からＩ／Ｏ制御回路１１２へと送られ、その後、新規データは、データレジスタ１２０からキャッシュレジスタ１１８へと送られる。状態レジスタ１２２は、プロセッサ１３０への出力用の状態情報をラッチするために、Ｉ／Ｏ制御回路１１２および制御論理１１６と通信する。

メモリデバイス１００は、制御リンク１３２を介してプロセッサ１３０から制御論理１１６で制御信号を受信する。制御信号は、少なくともチップイネーブルＣＥ＃、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥおよび書き込みイネーブルＷＥ＃を含んでもよい。さらなる制御信号（図示されていない）がメモリデバイス１００の性質に依存して、制御リンク１３２を介してさらに受信されてもよい。メモリデバイス１００は、（コマンドを表す）コマンド信号、（アドレスを表す）アドレス信号および（データを表す）データ信号を多重化入力／出力（Ｉ／Ｏ）バス１３４を介してプロセッサ１３０から受信し、Ｉ／Ｏバス１３４を介してプロセッサ１３０へとデータを出力する。

例えば、コマンドは、Ｉ／Ｏ制御回路１１２におけるＩ／Ｏバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、コマンドレジスタ１２４へと書き込まれる。アドレスは、Ｉ／Ｏ制御回路１１２におけるバス１３４の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、アドレスレジスタ１１４へと書き込まれる。データは、Ｉ／Ｏ制御回路１１２における１６ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［１５：０］もしくは８ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［７：０］を介して受信され、キャッシュレジスタ１１８へと書き込まれる。データは、その後、メモリセルのアレイ１０４をプログラミングするためにデータレジスタ１２０へと書き込まれる。別の実施形態に対して、キャッシュレジスタ１１８は、省略されてもよく、データは、データレジスタ１２０へと直接書き込まれる。データは、８ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［７：０］もしくは１６ビットデバイス用の入力／出力（Ｉ／Ｏ）ピン［１５：０］を介して出力される。

さらなる回路および信号を提供することができ、図１のメモリデバイスは簡略化されたものであることを当業者は理解されたい。図１を参照して記述された種々のブロックコンポーネントの機能は、必ずしも集積回路デバイスの個別のコンポーネントもしくはコンポーネント部分に分離される必要はないことも理解されたい。例えば、集積回路デバイスの単一のコンポーネントもしくはコンポーネント部分は、図１の２つ以上のブロックコンポーネントの機能を実施するように適応することができる。或いは、集積回路デバイスの一つ以上のコンポーネントもしくはコンポーネント部分は、図１の単一のブロックコンポーネントの機能を実施するように組み合わせることができる。

さらに、特定のＩ／Ｏピンが、種々の信号の送受信の慣例に従って記述されているが、種々の実施形態においては、他の組み合わせもしくは他の数のＩ／Ｏピンが使用されてもよいことに留意されたい。

与えられたプロセッサ１３０は、一つ以上のメモリデバイス１００、例えば、ダイと通信してもよい。図２は、別の実施形態による、電子システムの一部としてのホスト２４０と通信する、メモリモジュール２０１の形態における装置の簡略化されたブロック図である。メモリデバイス１００およびプロセッサ１３０は、図１を参照して記述されたようなものであってもよい。メモリモジュール（例えば、パッケージ）２０１は、４つのメモリデバイス１００（例えば、ダイ）で示されるが、メモリモジュールは、一つ以上のメモリデバイス１００を有する可能性がある。

プロセッサ１３０（例えば、メモリコントローラ）は、ホスト２４０およびメモリデバイス１００の間にあるが、ホスト２４０およびプロセッサ１３０の間の通信は、プロセッサ１３０およびメモリデバイス１００の間で使用されるのとは異なる通信リンクを含んでもよい。例えば、メモリモジュール２０１は、ソリッドステートドライブ（ＳＳＤ）の組み込みマルチメディアカード（ｅＭＭＣ）であってもよい。既存の標準に従って、ｅＭＭＣでの通信は、データ伝送用のデータリンク２４２（例えば８ビットリンク）、コマンド伝送およびデバイス初期化用のコマンドリンク２４４、データリンク２４２およびコマンドリンク２４４上の伝送を同期するためのクロック信号を提供するクロックリンク２４６を含んでもよい。プロセッサ１３０は、エラー訂正、欠陥ブロックの管理、ウェアレベリング、アドレス変換などの多くのアクティビティを自律的に処理してもよい。

図３は、一実施形態による、マルチダイパッケージ３０２の表示の斜視図である。マルチダイパッケージ３０２は、４つのダイ１００（即ち、ダイ０−ダイ３に対応する１００_０−１００_３）を含むものとして示されているが、マルチダイパッケージは、より少ないダイもしくはより多くのダイを有する可能性がある。パッケージ３０２と同様に各ダイ１００は、レディ／ビジー制御信号ＲＢ＃を提供するためのノード３０４（例えばパッド）を含んでもよい。レディ／ビジー制御信号は、ダイ１００のうちの一つ以上が動作を実施していてビジーであるか否かを、マルチダイパッケージ３０２内のホストデバイスもしくはダイ１００へと示すために使用されてもよい。このように、ノード３０４は、共通に接続されてもよい。パッケージ３０２と同様に、各ダイ１００は、入力／出力（Ｉ／Ｏ）信号を提供するためのノード３０６を含んでもよい。各ノード３０６は、２つ以上の物理的ノード、例えば、ダイ１００およびマルチダイパッケージ３０２の各々に対する、図１のＩ／Ｏバス１３４の各信号用の一パッド、を表すことがあることに留意されたい。ノード３０６は、共通に接続されてもよい。パッケージ３０２と同様に、各ダイ１００は、制御信号を提供するためにノード３０８を含んでもよい。各ノード３０８は、２つ以上の物理的ノード、例えば、ダイ１００およびマルチダイパッケージ３０２の各々に対する、図１の制御リンク１３２の各信号用の一パッド、を表すことがあることに留意されたい。ノード３０８は、共通に接続されてもよい。パッケージ３０２と同様に、各ダイ１００は、クロックイネーブル信号ＨＣ＃を提供するためのノード３１０を含んでもよい。クロックイネーブル信号ＨＣ＃は、ダイ１００のうちの一つが、何時、動作のうちのピーク電流需要部分にあるかを示すために、ダイ１００間とホストデバイスとで共有されてもよい。ノード３１０は、共通に接続されてもよい。各ダイ１００は、内部クロック信号ＩＣＬＫを提供するためのノード３１２を含んでもよい。クロック信号は、ダイ１００間で共有されてもよい。クロック信号の使用は、以下の図面を参照して記述される。ノード３１２は、ダイ１００間で共通に接続されてもよいが、マルチダイパッケージへの如何なる接続も必要とされない。

図４は、一実施形態による、４つのダイ１００（例えば、１００_０−１００_３）を含むマルチダイパッケージ３０２の概略表示である。クロック信号ＩＣＬＫは、共通に、クロック信号線４２２を介してダイ１００間で共有される。クロックイネーブル信号ＨＣ＃は、クロックイネーブル信号線４２４を介して、ダイ１００間で共通に共有される。クロックイネーブル信号ＨＣ＃は、レジスタ４１６を介して（ときには、ウイークプルアップ（ｗｅａｋ ｐｕｌｌ ｕｐ）レジスタもしくは単にプルアップレジスタと集合的に称される）Ｖｃｃなどの供給電圧を受信するように結合された電圧供給ノード４１４にクロックイネーブル信号線４２４を接続することなどによって、通常特定の状態へとされてもよい（例えば、引き上げられてもよい）。

レディ／ビジー制御信号ＲＢ＃は、レディ／ビジー制御信号線４２６を介して、ダイ１００間で共通に共有される。レディ／ビジー制御信号ＲＢ＃は、レジスタ４２０を介して電圧供給ノード４１８へとレディ／ビジー制御信号線４２６を接続することなどによって、通常、特定の状態にされてもよい（例えば、引き上げられてもよい）。

図５は、一実施形態による、図４に示されたタイプのマルチダイパッケージの動作を示すタイミング図の一例である。本実施例においては、各ダイにおけるアクセス動作は、高電流需要期間に入る前に一つ以上の指定点で休止してもよく、ラップアラウンドカウンタの値が当該ダイに割り当てられたカウンタ数に一致するときのみ、高電流需要期間に入ることができるかをチェックする。チェックが、ラップアラウンドカウンタの値が、高電流需要期間に入るために待機しているダイに割り当てられたカウンタ数に一致することを判定する場合には、クロック信号ＩＣＬＫの生成が休止され、それによって、ラップアラウンドカウンタを休止する。結果として、残りのダイは、ラップアラウンドカウンタが、高電流需要部分を現在実施しているダイに対応する値で維持できているとき、高電流需要期間に入ることを防ぐことができる。

図５の実施例においては、ダイ１００_０／１００_１／１００_２／１００_３は、其々カウンタ数０／１／２／３が割り当てられてもよい。各ダイのカウンタ数は、当該ダイの初期化中に、ダイの特性を設定する間、割り当てステップ中もしくはＭＤＳピンによって割り当てられてもよい。ピーク電力管理は、例えば、高電力需要期間が一般的であることがある書き込み動作、読み出し動作および消去動作中に利用されてもよい。例えば、アクセス動作、例えば書き込み動作もしくは読み出し動作に対するアクセス線をプリチャージすることは、アクセス動作の高電流需要部分とみなされてもよい。他のアクセス動作は、当該ピーク電力管理から恩恵を受けてもよい。本明細書で使用されるように、高電流需要は、任意の特定の電流レベルのことを称するわけではない。その代わりに、当該用語は、クロック信号ＩＣＬＫを共通に共有する他のダイの電力利用を制限することが期間中に望まれるような、ダイの動作期間のことを称する。

図５を参照すると、時間ｔ１において、レディ／ビジー制御信号ＲＢ＃は、論理ロウへと遷移し、それは、ダイのうちの少なくとも一つが動作を実施することでビジーであることを示す。論理ハイでのクロックイネーブル信号ＨＣ＃によって、内部クロック信号ＩＣＬＫが開始する。クロック信号ＩＣＬＫに応じてラップアラウンドカウンタ（後により詳細に記述される）は計数を開始する。時間ｔ２の前に、ダイ１００_３は、当該ダイに対する高電流需要の期間に入る前にアクセス動作における指定点に到達し、当該アクセス動作は、結果として休止されてもよい。例えば、ダイのコントローラは、高電流需要部分とみなされるアクセス動作の一部を実施する前に、一つ以上の指定点においてアクセス動作を休止させ、続行できるその後の指示を待機させるように構成され（例えば、符号化され）てもよい。ラップアラウンドカウンタが時間ｔ２においてダイ１００_３に割り当てられたカウンタ数に対応する値に到達するとき、ダイ１００_３におけるコントローラは、高電流時用部分の実施に対して待機するためにその指定点のうちのひとつでそのアクセス動作が休止されると仮定すると、クロックイネーブル信号ＨＣ＃を論理ロウへと遷移し、それによって、クロック信号ＩＣＬＫの生成を休止し、結果として、ラップアラウンドカウンタを休止する。時間ｔ３において動作の高電流時用部分を完了するダイ１００_３に応じて、ダイ１００_３におけるコントローラは、クロックイネーブル信号ＨＣ＃を論理ハイへと遷移し、それによってクロック信号ＩＣＬＫの生成を再開し、結果として、ラップアラウンドカウンタを再開する。同様に、時間ｔ４の前に、ダイ１００_１は、当該ダイ用の高電流需要期間に入る前に、アクセス動作における指定点に到達し、そのアクセス動作は結果として休止されてもよい。ラップアラウンドカウンタが時間ｔ４において、ダイ１００_１に割り当てられたカウンタ数に対応する値に到達すると、ダイ１００_１におけるコントローラは、高電流需要部分を実施するために待機しているその指定点のうちの一つにおいてそのアクセス動作が休止されることを仮定すると、クロックイネーブル信号ＨＣ＃を論理ロウへと遷移し、それによって、クロック信号ＩＣＬＫの生成を休止し、結果としてラップアラウンドカウンタを休止する。時間ｔ５において、ダイ１００_１が動作の高電流需要部分を完了させるのに応じて、ダイ１００_１におけるコントローラは、クロックイネーブル信号ＨＣ＃を論理ハイへと遷移し、それによって、クロック信号ＩＣＬＫの生成を再開し、結果として、ラップアラウンドカウンタを再開する。時間ｔ６において、レディ／ビジー制御信号ＲＢ＃は、論理ハイに遷移し、それは、ダイ１００_０−１００_３のうちのいずれも、如何なるアクセス動作も実施することにもビジーではないことを示す。このレディ／ビジー制御信号ＲＢ＃は、クロック信号ＩＣＬＫの生成だけを停止するためにのみに使用されるのではなく、ラップアラウンドカウンタの値をリセットするためにも使用されてもよい。

コントローラは、記述されるように、レディ／ビジー制御信号ＲＢ＃およびクロックイネーブル信号ＨＣ＃を遷移させるように構成されてもよいことに留意されたい。例えば、コントローラは、アクセス動作の開始時にレディ／ビジー制御信号ＲＢ＃をダイの回路に遷移させ、かつ、アクセス動作の終了時にダイによってそれが解放されるようにアクセス動作をさせるように構成されてもよい。同様に、コントローラは、アクセス動作が高電流需要期間の前に、その指定点のうちの一つで休止されるとき、カウンタ値と割り当てられたカウンタ数との間の一致に応じて、ダイの回路にクロックイネーブル信号ＨＣ＃を遷移させ、かつ高電流需要期間に対応するアクセス動作の一部が完了するときにそれが解放されるようにアクセス動作をさせるように構成されてもよい。コントローラは、レディ／ビジー制御信号ＲＢ＃の遷移を生じさせるために其々のダイ内の動作を生じさせてもよいが、レディ／ビジー制御信号ＲＢ＃は、レディ／ビジー制御信号ＲＢ＃を共有する幾つかの他のダイにおける動作によって、コントローラによって求められた論理レベルを既に有することにさらに留意されたい。

図６は、一実施形態による、図４に示されたタイプのマルチダイパッケージの動作を示すタイミング図の別の例である。本実施例においては、同様に、ダイ１００_０／１００_１／１００_２／１００_３は、其々カウンタ数０／１／２／３が割り当てられてもよい。図６は、ダイ０においてアクセス動作が開始され、その後、ダイ１におけるアクセス動作が開始し、その後ダイ２におけるアクセス動作が開始する一実施例を示す。ダイ３は、本実施例の間計画された動作がないことを示す。ダイ０のアクセス動作は、ラップアラウンドカウンタの値がダイ０のカウンタ数、即ち、６２８ａ、６２８ｂ、６２８ｃに一致するまでアクセス動作を休止するための３つの指定点６２８を有する。ダイ１のアクセス動作は、ラップアラウンドカウンタの値がダイ１のカウンタ数、即ち点６２８ａに一致するまで、アクセス動作を休止するための一つの指定点６２８を有する。ダイ２のアクセス動作は、ラップアラウンドカウンタの値がダイ２のカウンタ数即ち、６２８ａ、６２８ｂ、６２８ｃに一致するまで、アクセス動作を休止するための３つの指定点６２８を有する。指定点６２８は、アクセス動作の高電流需要期間に入る前の、其々のアクセス動作内の点を表す。ダイ０およびダイ２のアクセス動作は、同一のアクセス動作であってもよく、例えば、同一の指定点６２８（即ち、アクセス動作が続行するダイに関係なく、アクセス動作の同一点において生じる指定点）を有してもよい。例えば、ダイ０およびダイ２のアクセス動作は、プログラミング動作であってもよいが、ダイ１のアクセス動作は、読み出し動作であってもよい。図６においては、ダイ０、ダイ１およびダイ２ならびに“（計画された）”とラベル付けされたレディ／ビジー制御信号ＲＢ＃のアクセス動作用のタイミングトレースは、計画されたタイミングを表し、即ち、各ダイが電流需要に関係なくそのアクセス動作を続行することを可能にされた場合にアクセス動作が如何に続行するかを表す。同様に、ダイ０、ダイ１およびダイ２ならびに“（実際の）”とラベル付けされたレディ／ビジー制御信号ＲＢ＃のアクセス動作用のタイミングトレースは、期待されるタイミングを表し、即ち、図５を参照して記述されたようなそれらのアクセス動作をダイが休止するときにアクセス動作は如何にして続行するかを表す。このように、ピーク電力管理が本明細書に記述される方法によって容易にされるが、アクセス動作の実際のタイミングは、結果としてその動作の計画されたタイミングを超えてもよい。

図６と組み合わせて、ダイ０のアクセス動作は、その指定点６２８ａに到達すると休止され、ラップアラウンドカウンタの値が一致するカウンタ値、即ち０に到達すると再開されるであろう。値が一致するとき、クロックイネーブル信号ＨＣ＃は、クロック信号ＩＣＬＫの生成を停止するために、ダイ０において論理ロウへと遷移され（例えば、引き下げられ）、このようにして、アクセス動作がその点６３０ａにおいて続行すると、ラップアラウンドカウンタを停止する。クロックイネーブル信号ＨＣ＃は、その後、その指定点６２８ａに対応するアクセス動作の高電流需要部分が完了したときに、ダイ０において論理ハイに遷移し（例えば、解放され）、クロック信号ＩＣＬＫおよびラップアラウンドカウンタを再開することを可能とする。ダイ０のアクセス動作は、その指定点６２８ｂに到達すると再度休止され、ラップアラウンドカウンタの値が一致するカウンタ値、即ち０に到達するときに再開される。値が一致すると、クロックイネーブル信号ＨＣ＃は、クロック信号ＩＣＬＫの生成を停止するために、ダイ０において論理ロウへと遷移され（例えば、引き下げられ）、それによって、その点６３０ｂにおいてアクセス動作が続行すると、ラップアラウンドカウンタを停止する。クロックイネーブル信号ＨＣ＃は、その後、その指定点６２８ｂに対応するアクセス動作の高電流需要部分が完了したときに、ダイ０において論理ハイへと遷移し（例えば、解放され）、クロック信号ＩＣＬＫおよびラップアラウンドカウンタを再開することを可能とする。ダイ０のアクセス動作は、その指定点６２８ｃに到達すると再度休止され、ラップアラウンドカウンタの値が一致するカウンタ値、即ち０に到達すると再開される。値が一致すると、クロックイネーブル信号ＨＣ＃は、クロック信号ＩＣＬＫの生成を停止するために、ダイ０において論理ロウへと遷移され（例えば、引き下げられ）、それによって、アクセス動作がその点６３０ｃにおいて続行すると、ラップアラウンドカウンタを停止する。クロックイネーブル信号ＨＣ＃は、その後、その指定点６２８ｃに対応するアクセス動作の高電流需要部分が完了したときに、ダイ０において論理ハイへと遷移され（例えば、解放され）、クロック信号ＩＣＬＫおよびラップアラウンドカウンタを再開することを可能とする。

ダイ１のアクセス動作は、その指定点６２８ａに到達すると休止され、ラップアラウンドカウンタの値が一致するカウンタ値、即ち１に到達すると再開される。値が一致すると、クロックイネーブル信号ＨＣ＃は、クロック信号ＩＣＬＫの生成を停止するために、ダイ１において論理ロウへと遷移され（例えば、引き下げられ）、それによって、アクセス動作がその点６３０ａにおいて続行するとラップアラウンドカウンタを停止する。クロックイネーブル信号ＨＣ＃は、その後、その指定点６２８ａに対応するアクセス動作の高電流需要部分が完了したときに、ダイ１において論理ハイへと遷移され（例えば、解放され）、クロック信号ＩＣＬＫおよびラップアラウンドカウンタを再開することを可能とする。

ダイ２のアクセス動作は、その指定点６２８ａに到達すると休止され、ラップアラウンドカウンタの値が一致するカウンタ値、即ち２に到達すると再開される。値が一致すると、クロックイネーブル信号ＨＣ＃は、クロック信号ＩＣＬＫの生成を停止するために、ダイ２において論理ロウへと遷移され（例えば、引き下げられ）、それによって、アクセス動作がその点６３０ａにおいて続行すると、ラップアラウンドカウンタを停止する。クロックイネーブル信号ＨＣ＃は、その後、その指定点６２８ａに対応するアクセス動作の高電流需要部分が完了したときに、ダイ２において論理ハイへと遷移され（例えば、解放され）、クロック信号ＩＣＬＫおよびラップアラウンドカウンタを再開することを可能とする。ダイ２のアクセス動作は、その指定点６２８ｂに到達すると再度休止され、ラップアラウンドカウンタの値が一致するカウンタ値、即ち２に到達すると再開される。値が一致すると、クロックイネーブル信号ＨＣ＃は、クロック信号ＩＣＬＫの生成を停止するために、ダイ２において論理ロウへと遷移され（例えば、引き下げられ）、それによって、アクセス動作がその点６３０ｂにおいて続行すると、ラップアラウンドカウンタを停止する。クロックイネーブル信号ＨＣ＃は、その後、その指定点６２８ｂに対応するアクセス動作の高電流需要部分が完了したときに、ダイ２において論理ハイへと遷移され（例えば、解放され）、クロック信号ＩＣＬＫおよびラップアラウンドカウンタを再開することを可能とする。ダイ２のアクセス動作は、その指定点６２８ｃに到達すると再度休止され、ラップアラウンドカウンタの値が一致するカウンタ値、即ち、２に到達すると再開される。値が一致すると、クロックイネーブル信号ＨＣ＃は、クロック信号ＩＣＬＫの生成を停止するために、ダイ２において論理ロウへと遷移され（例えば、引き下げられ）、それによって、アクセス動作がその点６３０ｃにおいて続行すると、ラップアラウンドカウンタを停止する。クロックイネーブル信号ＨＣ＃は、その後、その指定点６２８ｃに対応するアクセス動作の高電流需要部分が完了したときに、ダイ２において論理ハイへと遷移され（例えば、解放され）、クロック信号ＩＣＬＫおよびラップアラウンドカウンタを再開することを可能とする。

前述したように、同時に生じる高電流需要期間は、各ダイに対する指定点においてアクセス動作を休止し、ラップアラウンドカウンタ値が当該ダイに割り当てられた指定されたカウンタ数に一致するとき、特定のダイに対するアクセス動作を続行し、当該ダイがアクセス動作の高電流需要部分でビジーである間にラップアラウンドカウンタを停止することによって軽減する（例えば排除する）ことができる。同時に生じる高電流需要期間が回避されるが、計画されたレディ／ビジー制御信号ＲＢ＃に対するタイミングトレースを、実際のレディ／ビジー制御信号ＲＢ＃に対するタイミングトレースと比較することによってわかるように、ダイ０−ダイ３を含むパッケージは、より長い間ビジーのままである。

図７は、一実施形態による、クロックイネーブル信号ＨＣ＃を生成するための回路の簡略化された概略図である。図７に示されたように、４つのダイ１００_０−１００_３は、クロックイネーブル信号線４２４を介して、クロックイネーブル信号ＨＣ＃を共通に共有する。クロックイネーブル信号ＨＣ＃は、例えば電圧供給ノード４１４およびレジスタ４１６を利用して、通常論理ハイにされてもよい。ダイ１００_０−１００_３の各々に対して、接地もしくはＶｓｓなどの参照電位を受信するように結合された参照電位ノード７３４などの別の電圧供給ノードは、スイッチ、例えば、トランジスタ７３２を介してクロックイネーブル信号線４２４に選択的に接続されてもよく、トランジスタ７３２の各々は、制御信号を受信するように結合された制御ゲートを有する。例えば、ダイ１００_０は、制御信号Ｇ０を受信するように結合されたそのトランジスタ７３２の制御ゲートを有し、ダイ１００_１は、制御信号Ｇ１を受信するように結合された、そのトランジスタ７３２の制御ゲートを有し、ダイ１００_２は、制御信号Ｇ２を受信するように結合された、そのトランジスタ７３２の制御ゲートを有し、ダイ１００_３は、制御信号Ｇ３を受信するように結合された、そのトランジスタ７３２の制御ゲートを有してもよい。これらの制御信号は、その其々のダイ１００がアクセス動作の高電流需要部分に入ったとき、例えば、ダイ１００のアクセス動作が指定点のうちの一つにおいて休止される間に、当該ダイ１００に対して割り当てられたカウンタ値にラップアラウンドカウンタのカウンタ値が一致するのに応じて、其々のトランジスタ７３２をアクティブ化するために（例えば、ダイのコントローラによって）生成される。一実施例として、トランジスタ７３２のゲートに対する制御信号は、示されたｎ型電界効果トランジスタ（ｎ−ＦＥＴ）を非アクティブ化するために通常は論理ロウであって、其々のダイ１００に対する高電流需要期間中に論理ハイに遷移してもよい。このように、トランジスタ７３２はアクティブ化されると、クロックイネーブル信号線４２４の電圧レベルは、論理ロウへと引き下げられ、クロックイネーブル信号線４２４の電圧レベルは、如何なるトランジスタ７３２もアクティブ化されていないとき、論理ハイに引き戻される。

図８は、一実施形態によるラップアラウンドカウンタの内部クロック信号ＩＣＬＫおよびカウントを生成するための回路の簡略化された概略図である。図８に示されるように、４つのダイ１００_０−１００_３は、クロック信号線４２２を介してクロック信号ＩＣＬＫを共通に共有する。各ダイ１００は、クロックカウンタ（即ち、ラップアラウンドカウンタ）８３６、クロック生成器８３８、出力バッファ８４０、入力バッファ８４２を含むように示される。出力バッファ８４０（例えば、クロック出力）は、クロック信号線４２２に接続されたその出力を有するが、入力バッファ８４２は、クロック信号線４２２に接続されたその入力を有する。太字部分は、其々のダイ１００_０―１００_３の各々に対してアクティブでありうる回路の一部を示すが、幾つかの実施形態に対して、任意のダイ１００_０−１００_３がスタンバイモードにある場合でさえも、レディ／ビジー制御信号ＲＢ＃は、論理ロウである。図８の実施例に対して、ダイ１００_０は、クロック信号ＩＣＬＫを生成するために指定され、残りのダイ１００に対するクロック生成器８３８は、非アクティブである。

各ラップアラウンドカウンタ８３６は、その対応するクロック生成器８３８から（ダイ１００_０の場合など）直接か、その入力バッファ８４２から（ダイ１００_１−１００_３の場合など）のいずれかでクロック信号ＩＣＬＫを受信するために接続される。このように、各ラップアラウンドカウンタ８３６は、同一のクロック信号ＩＣＬＫ、即ち、ダイ１００_０のクロック生成器８３８によって生成されるクロック信号ＩＣＬＫから各々が動作するように同期したままであってもよい。

図９は、一実施形態による、８つのダイ（例えば、１００_０−１００_７）を含むマルチダイパッケージの概略表示である。クロック信号ＩＣＬＫは、クロック信号線４２２を介してダイ１００間で共通に共有される。ダイ１００_０−１００_３は、図３に示されたように、パッケージ３０２_０の一部であってもよく、ダイ１００_４−１００_７は、クロック信号線４２２が共通に接続される別のパッケージ３０２_１の一部であってもよい。二つのパッケージ３０２として示されているが、これらのパッケージ３０２は、制御リンク１３２およびＩ／Ｏバス１３４を共有するため、単一のマルチダイパッケージとみなされてもよい。

ダイ１００_０−１００_７のうちの一つは、クロック信号ＩＣＬＫを生成するように指定される。クロックイネーブル信号ＨＣ＃は、クロックイネーブル信号線４２４を介してダイ１００間で共通に共有される。クロックイネーブル信号ＨＣ＃は、レジスタ４１６を介して電圧供給ノード４１４へとクロックイネーブル信号線４２４を接続することなどによって、通常特定の状態にされてもよい（例えば、引き上げられてもよい）。レディ／ビジー制御信号ＲＢ＃は、レディ／ビジー制御信号線４２６を介してダイ１００間で共通に共有される。レディ／ビジー制御信号ＲＢ＃は、レジスタ４２０を介して電圧供給ノード４１８へとレディ／ビジー制御信号線４２６を接続することなどによって、通常、特定の状態にされてもよい（例えば、引き上げられてもよい）。各ダイ１００は、共通に、制御リンク１３２およびＩ／Ｏバス１３４にさらに接続される。当該一実施例に対して、各ダイ１００に対するラップアラウンドカウンタは、０から７へと計数してもよい。

図１０は、４つのパッケージ３０２を含むマルチダイパッケージの概略表示であって、各々は、一実施形態による４つのダイ１００を含む。クロック信号ＩＣＬＫは、クロック信号線４２２を介して、パッケージ３０２のダイ１００間で共通に共有される。パッケージ３０２のうちの一つのダイ１００のうちの一つは、クロック信号ＩＣＬＫを生成するように指定される。例えば、パッケージ３０２_０のダイ１００_０は、そのように指定されてもよい。クロックイネーブル信号ＨＣ＃は、クロックイネーブル信号線４２４を介してダイ１００間で共通に共有される。クロックイネーブル信号ＨＣ＃は、レジスタ４１６を介して電圧供給ノード４１４へとクロックイネーブル信号線４２４を接続することなどによって、通常、特定の状態にされ（例えば、引き上げられ）てもよい。レディ／ビジー制御信号ＲＢ＃は、レディ／ビジー制御信号線４２６を介してダイ１００間で共通に共有される。レディ／ビジー制御信号ＲＢ＃は、レジスタ４２０を介して電圧供給ノード４１８へとレディ／ビジー制御信号線４２６を接続することなどによって、通常、特定の状態にされ（引き上げられ）てもよい。当該一実施例に対して、各ダイ１００に対するラップアラウンドカウンタは、０から１５へと計数してもよい。各パッケージ３０２_０−３０２_３は、其々、チップイネーブル信号ＣＥ１＃−ＣＥ＃４（例えば、チップイネーブル信号４３２_０−４３２_３）のうちの一つを受信してもよい。

図１１は、パッケージ３０２_０のダイ１００_０などの特定のダイ１００が、一実施形態により、如何にしてクロック信号ＩＣＬＫを提供するように指定されるかを概念的に示すタイミング図である。例えば、電力（例えば、Ｖｃｃ）の印加によって、各チップイネーブル信号ＣＥ１＃−ＣＥ４＃は、ロウに遷移され、ダイ１００がコマンドおよびパラメータを受信することを可能にする。初期化コマンド（例えば、ＦＦｈ）は、各ダイ１００における初期化ルーティンを開始するために提供されてもよい。初期化ルーティンが完了した後、パッケージ３０２のうちの一つのチップイネーブル信号、例えば、チップイネーブル信号ＣＥ１＃は、再度ロウへと遷移されるが、残りのチップイネーブル信号ＣＥ２＃−ＣＥ４＃は、ハイのままであって、それによって、パッケージ３０２_０のダイ１００_０がコマンドおよびパラメータを受信することを可能にする。その後、機能設定コマンド（ＥＦｈ／ＦＡ）およびパラメータ（Ｐ１−Ｐ４）は、クロック信号ＩＣＬＫを生成するためのものであることをパッケージ３０２_０のダイ１００_０へと示し、対応する回路をそのように動作するようにアクティブ化してもよい（例えば、図８のダイ１００_０の太字回路をアクティブ化する）。残りのダイ１００、例えば、パッケージ３０２_０のダイ１００_１−１００_３およびパッケージ３０２_１−３０２_３のダイ１００_０−１００_３は、クロック信号ＩＣＬＫを生成しないようにデフォルトにするが、その代わりに、クロック信号線４２２からクロック信号ＩＣＬＫを受信するための対応回路をアクティブ化してもよい（例えば、図８のダイ１００_１−１００_３の太字回路をアクティブ化する）。

図１２は、一実施形態による、二つのマルチダイパッケージの概略表示であって、各々は、二つのパッケージ３０２を含み、各パッケージ３０２は、４つのダイ１００を含む。クロック信号ＩＣＬＫ０は、クロック信号線４２２ａを介してパッケージ３０２_０および３０２_１のダイ１００間で共通に共有される。パッケージ３０２_０、３０２_１のうちの一つのダイ１００のうちの一つは、クロック信号ＩＣＬＫ０を生成するように指定される。例えば、パッケージ３０２_０のダイ１００_０はそのように指定されてもよい。クロック信号ＩＣＬＫ１は、クロック信号線４２２ｂを介してパッケージ３０２_２、３０２_３のダイ１００間で共通に共有される。パッケージ３０２_２、３０２_３のうちの一つのダイ１００のうちの一つは、クロック信号ＩＣＬＫ１を生成するように指定される。例えば、パッケージ３０２_２のダイ１００_０がそのように指定されてもよい。

クロックイネーブル信号ＨＣ０＃は、クロックイネーブル信号線４２４ａを介して、パッケージ３０２_０および３０２_１のダイ１００間で共通に共有される。クロックイネーブル信号ＨＣ０＃は、レジスタ４１６ａを介して、電圧供給ノード４１４ａへとクロックイネーブル信号線４２４ａを接続することなどによって、通常、特定の状態にされ（例えば、引き上げられ）てもよい。クロックイネーブル信号ＨＣ１＃は、クロックイネーブル信号線４２４ｂを介して、パッケージ３０２_２および３０２_３のダイ１００間で共通に共有される。クロックイネーブル信号ＨＣ１＃は、レジスタ４１６ｂを介して、電圧供給ノード４１４ｂへとクロックイネーブル信号線４２４ｂを接続することなどによって、通常、特定の状態にされ（例えば、引き上げられ）てもよい。

レディ／ビジー制御信号ＲＢ０＃は、レディ／ビジー制御信号線４２６ａを介してパッケージ３０２_０および３０２_１のダイ１００間で共通に共有される。レディ／ビジー制御信号ＲＢ０＃は、レジスタ４２０ａを介して、電圧供給ノード４１８ａへとレディ／ビジー制御信号線４２６ａを接続することなどによって、通常、特定の状態にされ（例えば、引き上げられ）てもよい。レディ／ビジー制御信号ＲＢ１＃は、レディ／ビジー制御信号線４２６ｂを介して、パッケージ３０２_２および３０２_３のダイ１００間で共通に共有される。レディ／ビジー制御信号ＲＢ１＃は、レジスタ４２０ｂを介して、電圧供給ノード４１８ｂへとレディ／ビジー制御信号線４２６ｂを接続することなどによって、通常、特定の状態にされ（例えば、引き上げられ）てもよい。

図１２の実施例に対して、各ダイ１００に対するラップアラウンドカウンタは、０から７を計数してもよい。各パッケージ３０２_０−３０２_３は、其々、チップイネーブル信号ＣＥ１＃−ＣＥ４＃（例えば、チップイネーブル信号４３２_０−４３２_３）のうちの一つを受信してもよい。

図１３は、一実施形態による、パッケージ３０２_０および３０２_２のダイ１００_０などの特定のダイ１００が、如何にして其々のクロック信号ＩＣＬＫ０およびＩＣＬＫ１を提供するように指定されるかを概念的に示すタイミング図である。例えば、電力（例えば、Ｖｃｃ）の印加によって、各チップイネーブル信号ＣＥ１＃−ＣＥ４＃は、ダイ１００がコマンドおよびパラメータを受信することを可能にするためにロウに遷移されてもよい。初期化コマンド（例えば、ＦＦｈ）は、各ダイ１００における初期化ルーティンを開始するために提供されてもよい。初期化ルーティンが完了した後、パッケージ３０２のうちの二つのチップイネーブル信号、例えば、チップイネーブル信号ＣＥ１＃およびＣＥ３＃は、再度、ロウに遷移されるが、残りのチップイネーブル信号ＣＥ２＃およびＣＥ４＃は、ハイのままであって、それによって、パッケージ３０２_０および３０２_２のダイ１００がコマンドおよびパラメータを受信することを可能にする。その後、機能設定コマンド（ＥＦｈ／ＦＡ）およびパラメータ（Ｐ１−Ｐ４）は、其々のクロック信号ＩＣＬＫ０およびＩＣＬＬＫ１を生成する予定であることをパッケージ３０２_０および３０２_２のダイ１００_０へと示し、そうするように対応する回路をアクティブ化する（例えば、図８のダイ１００_０の太字回路をアクティブ化する）。残りのダイ１００、例えば、パッケージ３０２_０および３０２_２のダイ１００_１−１００_３ならびにパッケージ３０２_１および３０２_３のダイ１００_０−１００_３は、クロック信号を生成しないようにデフォルトにし、その代わりに、其々のクロック信号線４２２ａもしくは４２２ｂから、其々のクロック信号ＩＣＬＫ０もしくはＩＣＬＫ１を受信するために対応する回路をアクティブ化してもよい（例えば、図８のダイ１００_１−１００_３の太字回路をアクティブ化する）。

図１４は、一実施形態による、４つのダイ１００（例えば、１００_０−１００_３）を含むマルチダイパッケージ３０２の概略表示である。図１４のマルチダイパッケージ３０２は、クロックイネーブル信号線４２４およびレディ／ビジー制御信号線４２６のいずれも、プルアップレジスタへと接続されるように示されていないという点で、図４のマルチダイパッケージとは異なっている。当該構成は、クロックイネーブル信号線４２４に対して、外部プルアップレジスタに依存しないことを望まれる場合に使用されてもよい。例えば、これは、外部プルアップレジスタがレディ／ビジー制御信号線４２６に対して利用可能ではない場合のシステムで、上位互換性（ｂａｃｋｗａｒｄ ｃｏｍｐａｔｉｂｉｌｉｔｙ）のために有利である可能性がある。

図１５は、一実施形態による、図１４に示されたタイプのマルチダイパッケージのクロックイネーブル信号ＨＣ＃を生成するための回路の簡略化された概略図である。図１５に示されるように、４つのダイ１００_０−１００_３は、クロックイネーブル信号線４２４を介してクロックイネーブル信号ＨＣ＃を共通に共有する。クロックイネーブル信号線４２４は、レジスタ１５１６およびスイッチ（例えば、トランジスタ１５１５）を介して、Ｖｃｃなどの供給電圧を受信するように結合された電圧供給ノード１５１４に選択的に結合され、各トランジスタ１５１５は、制御信号を受信するために結合された制御ゲートを有する。レジスタ１５１６、トランジスタ１５１５および電圧供給ノード１５１４は、ウイークプルアップドライバ、もしくは単にプルアップドライバと集合的に称されてもよい。ダイ１００_０は、制御信号Ｐｕｅｎｂ＿ｄｉｅ０を受信するために結合されたトランジスタ１５１５の制御ゲートを有し、ダイ１００_１は、制御信号Ｐｕｅｎｂ＿ｄｉｅ１を受信するために結合されたトランジスタ１５１５の制御ゲートを有し、ダイ１００_２は、制御信号Ｐｕｅｎｂ＿ｄｉｅ２を受信するために結合されたトランジスタ１５１５の制御ゲートを有し、ダイ１００_３は、制御信号Ｐｕｅｎｂ＿ｄｉｅ３を受信するために結合されたトランジスタ１５１５の制御ゲートを有してもよい。これらの制御信号は、クロックイネーブル信号ＨＣ＃を引き上げるように指定されない限り、其々のトランジスタ１５１５を非アクティブ化するために生成される。例えば、ダイ１００_０が、通常、クロックイネーブル信号ＨＣ＃をハイにするように指定される場合、その制御信号Ｐｕｅｎｂ＿ｄｉｅ０は、其々のｐ型電界効果トランジスタ（ｐ−ＦＥＴ）１５１５をアクティブ化するために通常ロウであるが、制御信号Ｐｕｅｎｂ＿ｄｉｅ１、Ｐｕｅｎｂ＿ｄｉｅ２、Ｐｕｅｎｂ＿ｄｉｅ３は、其々のトランジスタ１５１５を非アクティブ化するために通常ハイであってもよい。

各ダイ１００_０−１００_３に対して、接地もしくはＶｓｓなどの参照電位を受信するために結合された、参照電位ノード７３４などの別の電圧供給ノードは、スイッチ（例えば、トランジスタ７３２）を介してクロックイネーブル信号線４２４へと選択的に接続されうるが、各トランジスタ７３２は、制御信号を受信するために結合された制御ゲートを有する。例えば、ダイ１００_０は、制御信号Ｇ０を受信するように結合されたトランジスタ７３２の制御ゲートを有し、ダイ１００_１は、制御信号Ｇ１を受信するように結合されたトランジスタ７３２の制御ゲートを有し、ダイ１００_２は、制御信号Ｇ２を受信するように結合されたトランジスタ７３２の制御ゲートを有し、ダイ１００_３は、制御信号Ｇ３を受信するように結合されたトランジスタ７３２の制御ゲートを有してもよい。これらの制御信号は、其々のダイ１００がアクセス動作の高電流需要部分に入ったときに、例えば、ダイ１００のアクセス動作が、指定点の一つで休止される間、当該ダイ１００に対して割り当てられたカウンタ値にラップアラウンドカウンタのカウンタ値が一致するのに応じて、其々のトランジスタ７３２をアクティブ化するために（例えば、ダイのコントローラによって）生成される。一実施例として、トランジスタ７３２のゲートに対する制御信号は、示されたｎ−ＦＥＴを非アクティブ化するために通常、論理ロウであり、其々のダイ１００に対する高電流需要期間中に論理ハイへと遷移してもよい。このように、トランジスタ７３２がアクティブ化されると、クロックイネーブル信号線４２４の電圧レベルは、論理ロウにされ、トランジスタ７３２のうちの何れもアクティブ化されていないときに、クロックイネーブル信号線４２４の電圧レベルは、論理ハイに引き戻される。幾つかの実施形態に対して、クロックイネーブル信号ＨＣ＃を通常ハイにするように指定されたダイ１００は、クロックイネーブル信号ＨＣ＃を共有するダイ１００のいずれかが高電流需要期間内にあるとき、例えば、図１５の制御信号Ｇ０−Ｇ３のいずれかが其々のトランジスタ７３２をアクティブ化するための論理レベルを有するとき、そのプルアップドライバを無効化してもよい。トランジスタ１５１５のうちの一つがアクティブ化される前にクロックイネーブル信号ＨＣ＃がフローティングするのを防ぐため、クロックイネーブル信号ＨＣ＃を共有するダイ１００の各トランジスタ１５１５は、ダイ１００の電源投入中にアクティブ化され、その後、電源投入ルーティンの完了後に非アクティブ化されてもよい。この期間中、これらのダイ１００のトランジスタ７３２は、非アクティブ化されたままである。

図１６は、一実施形態による、例えば、レディ／ビジー制御信号線が利用可能なプルアップレジスタに接続できるか否かに関わらず、図４および図１４に示されたタイプのマルチダイパッケージ用のレディ／ビジー制御信号ＲＢ＃を生成するための回路の簡略化された概略図である。図１６に示されるように、４つのダイ１００_０−１００_３は、レディ／ビジー制御信号線４２６を介してレディ／ビジー制御信号ＲＢ＃を共通に共有する。レディ／ビジー制御信号線４２６は、外部プルアップレジスタ、即ち、Ｖｃｃなどの供給電圧を受信するように結合された電圧供給ノード４１８およびレジスタ４２０に接続することができる。さらに、もしくはその代わりに、レディ／ビジー制御信号線４２６を共有する各ダイ１００に対して、レディ／ビジー制御信号線４２６は、レジスタ１６２０およびスイッチ（例えばトランジスタ１６１９）を介して、Ｖｃｃなどの供給電圧を受信するように結合された電圧供給ノード１６１８へと選択的に接続される。レジスタ１６２０、トランジスタ１６１９および電圧供給ノード１６１８は、ウイークプルアップドライバ、もしくは単にプルアップドライバと集合的に称されてもよい。各トランジスタ１６１９は、制御信号を受信するように結合された制御ゲートを有してもよい。ダイ１００_０は、制御信号ＲＢ＿ＰＵ０＃を受信するように結合されたトランジスタ１６１９の制御ゲートを有し、ダイ１００_１は、制御信号ＲＢ＿ＰＵ１＃を受信するように結合されたトランジスタ１６１９の制御ゲートを有し、ダイ１００_２は、制御信号ＲＢ＿ＰＵ２＃を受信するように結合されたトランジスタ１６１９の制御ゲートを有し、ダイ１００_３は、制御信号ＲＢ＿ＰＵ３＃を受信するように結合されたトランジスタ１６１９の制御ゲートを有してもよい。これらの制御信号は、如何なるプルアップトランジスタ（例えば、電圧供給ノード４１８およびレジスタ４２０）もダイ１００に対して外部で使用可能ではない場合などに、レディ／ビジー制御信号ＲＢ＃を引き上げるように指定されていない限り、其々のトランジスタ１６１９を非アクティブ化するために生成される。例えば、ダイ１００_０がレディ／ビジー制御信号ＲＢ＃を通常ハイにするように指定される場合、その制御信号ＲＢ＃＿ＰＵ０は、其々のｐ型電界効果トランジスタ（ｐ−ＦＥＴ）１６１９をアクティブ化するために通常ロウであるが、制御信号ＲＢ＃＿ＰＵ１、ＲＢ＃＿ＰＵ２、ＲＢ＃＿ＰＵ３は、其々のトランジスタ１６１９を非アクティブ化するために通常ハイであってもよい。プルアップトランジスタがダイ１００の外部のレディ／ビジー制御信号線４２６に対して使用可能ではない場合には、各トランジスタ１６１９は、非アクティブ化されてもよい。

各ダイ１００_０−１００_３に対して、接地もしくはＶｓｓなどの参照電位を受信するように結合された参照電位ノード１６３５などの別の電圧供給ノードは、スイッチ（例えば、トランジスタ１６３３）を介してレディ／ビジー制御信号線４２６に選択的に接続されてもよく、各トランジスタは、制御信号を受信するように結合された制御ゲートを有する。例えば、ダイ１００_０は、制御信号ＲＢｅｎ０を受信するように結合されたトランジスタ１６３３の制御ゲートを有し、ダイ１００_１は、制御信号ＲＢｅｎ１を受信するように結合されたトランジスタ１６３３の制御ゲートを有し、ダイ１００_２は、制御信号ＲＢｅｎ２を受信するように結合されたトランジスタ１６３３の制御ゲートを有し、ダイ１００_３は、制御信号ＲＢｅｎ３を受信するように結合されたトランジスタ１６３３の制御ゲートを有してもよい。これらの制御信号は、其々のダイ１００がビジーである、例えば、アクセス動作期間中に其々のトランジスタ１６３３をアクティブ化するために生成される。一実施例として、トランジスタ１６３３のゲートに対する制御信号は、示されたｎ−ＦＥＴを非アクティブ化するために通常論理ロウであるが、アクセス動作が開始されると、論理ハイへと遷移し、アクセス動作が完了すると論理ロウへと戻ってもよい。このように、トランジスタ１６３３がアクティブ化されると、レディ／ビジー制御信号線４２６の電圧レベルは、論理ロウにされ、レディ／ビジー制御信号線４２６の電圧レベルは、如何なるトランジスタ１６３３もアクティブ化されていないときに論理ハイへと引き戻される。幾つかの実施形態に対して、レディ／ビジー制御信号ＲＢ＃を共有するダイ１００のうち何らかのダイ１００が高電流需要期間にあるとき、例えば、図１６の任意の制御信号ＲＢｅｎ０−ＲＢｅｎ３が其々のトランジスタ１６３３をアクティブ化するための論理レベルを有するとき、レディ／ビジー制御信号ＲＢ＃を通常ハイに引き上げるように指定されたダイ１００は、そのプルアップドライバを無効化してもよい。トランジスタ１６１９のうちの一つがアクティブ化される前に、レディ／ビジー制御信号ＲＢ＃がフローティングすることを防ぐために、レディ／ビジー制御信号ＲＢ＃を共有するダイ１００の各トランジスタ１６１９は、ダイ１００の電源投入中にアクティブ化され、その後、電源投入ルーティンの完了後に非アクティブ化されてもよい。この期間中、これらのダイ１００のトランジスタ１６３３は、非アクティブ化されたままである。

図１７は、一実施形態によるクロック生成器を有効化するために、レディ／ビジー制御信号ＲＢ＃を利用する一実施例を示すラップアラウンドカウンタの内部クロック信号ＩＣＬＫおよびカウントを生成するための回路の簡略化された概略図である。図１７に示されるように、４つのダイ１００_０−１００_３は、クロック信号線４２２を介してクロック信号ＩＣＬＫを共通に共有する。各ダイ１００は、クロックカウンタ（即ち、ラップアラウンドカウンタ）８３６、クロック生成器８３８、出力バッファ８４０および入力バッファ８４２を含むものとして示される。出力バッファ８４０は、クロック信号線４２２に接続された出力を有し、入力バッファ８４２は、クロック信号線４２２に接続された入力を有する。各ダイ１００は、レディ／ビジー制御信号線４２６に接続された入力およびクロック生成器８３８に接続された出力を有する入力バッファ８４１を含むものとしてさらに示される。クロック生成器８３８は、イネーブル信号としてバッファ８４１の出力を利用してもよく、即ち、バッファ８４１の出力が論理ロウなどの第一の論理レベルを有する場合にクロック信号ＩＣＬＫを生成し、バッファ８４１の出力が論理ハイなどの第二の論理レベルを有する場合にクロック信号ＩＣＬＫの生成を停止してもよい。図１７には示されていないが、バッファ８４１の出力は、バッファ８４１の出力、したがって、レディ／ビジー制御信号ＲＢ＃が論理ハイであるとき、ラップアラウンドカウンタ８３６の値をリセットするために（例えば、ゼロにリセットするために）ラップアラウンドカウンタ８３６に接続されてもよい。

図１７の太字部分は、幾つかの実施形態に対しては、ダイ１００_０−１００_３のうちのいずれかがスタンバイモードにある場合でさえも、レディ／ビジー制御信号ＲＢ＃が論理ロウである間、其々のダイ１００_０−１００_３の各々に対してアクティブでありうる回路の一部を示す。図１７の実施例に対して、ダイ１００_０は、クロック信号ＩＣＬＫを生成するように指定され、残りのダイ１００に対するクロック生成器８３８は非アクティブである。各ラップアラウンドカウンタ８３６は、ダイ１００_０の場合などに、対応するクロック生成器８３８から直接か、ダイ１００_１−１００_３の場合などに入力バッファ８４２からのいずれかからクロック信号ＩＣＬＫを受信するように接続される。このように、各ラップアラウンドカウンタ８３６は、同一のクロック信号ＩＣＬＫ、即ち、ダイ１００_０のクロック生成器８３８によって生成されるクロック信号ＩＣＬＫから各々が動作するように、同期されたままであってもよい。

図１７ａは、一実施形態による、レディ／ビジー制御信号ＲＢ＃およびクロックイネーブル信号ＨＣ＃の双方に応じて、選択的にクロック生成器を有効化するために使用されうる組み合わせ論理の簡略化された概略図である。バッファ８４１およびクロック生成器８３８の間で、ＯＲゲート１７４５が挿入されてもよい。例えば、図１７に示されるように、クロック生成器８３８にバッファ８４１の出力を接続する代わりに、バッファ８４１の出力は、ＯＲゲート１７４５の一入力へと接続でき、ＯＲゲート１７４５の出力は、クロック生成器８３８に接続される。さらに、ＯＲゲート１７４５の別の入力は、反転バッファ１７４３の出力に接続されてもよく、反転バッファ１７４３は、クロックイネーブル信号線４２４に接続された入力を有する。このように、クロック生成器８３８は、図５および図６を参照して示され、記述されたように、レディ／ビジー制御信号ＲＢ＃が論理ロウであり、かつ、クロックイネーブル信号ＨＣ＃が論理ハイであるときだけ、クロック信号ＩＣＬＫを生成するように有効化されてもよい。

図１８は、一実施形態による、８つのダイ１００（例えば、１００_０−１００_７）を含むマルチダイパッケージの概略表示である。クロック信号ＩＣＬＫは、クロック信号線４２２を介して、ダイ１００間で共通に共有される。ダイ１００_０−１００_７は、パッケージ３０２の一部であってもよい。ダイ１００_０−１００_３は、チップイネーブル信号線４３２ａを介してチップイネーブル信号ＣＥ１＃に応じて選択的に有効化されてもよい。ダイ１００_４−１００_７は、チップイネーブル信号線４３２ｂを介してチップイネーブル信号ＣＥ２＃に応じて選択的に有効化されてもよい。

ダイ１００_０−１００_３のうちの一つは、チップイネーブル信号ＣＥ１＃に応じて有効化されると、クロック信号ＩＣＬＫを生成するように指定され、ダイ１００_４−１００_７のうちの一つは、チップイネーブル信号ＣＥ２＃に応じて有効化されると、クロック信号ＩＣＬＫを生成するように指定されてもよい。クロックイネーブル信号ＨＣ＃は、クロックイネーブル信号線４２４を介して、ダイ１００間で共通に共有される。クロックイネーブル信号ＨＣ＃は、通常、特定の状態にされてもよい（例えば、引き上げられてもよい）。レディ／ビジー制御信号ＲＢ＃は、レディ／ビジー制御信号線４２６を介してダイ１００間共通に共有される。レディ／ビジー制御信号ＲＢ＃は、通常、特定の状態にされてもよい（例えば、引き上げられてもよい）。各ダイ１００は、制御リンク１３２およびＩ／Ｏバス１３４にさらに共通に接続されてもよい。当該一実施例に対して、各ダイ１００に対するラップアラウンドカウンタは、ダイ１００のうちのいくつかが其々のチップイネーブル信号に応じて無効化されたとしても、０から７に計数してもよい。

図１９は、一実施形態による、其々のチップイネーブル信号ＣＥ１＃およびＣＥ２＃に応じて有効化されると、例えば、ダイ１００_０および１００_４などの特定のダイ１００が如何にしてクロック信号ＩＣＬＫを提供するように指定されるかを概念的に示すタイミング図である。例えば、電力（例えば、Ｖｃｃ）の印加によって、各チップイネーブル信号ＣＥ１＃およびＣＥ２＃は、コマンドおよびパラメータを受信するために、ダイ１００_０−１００_７を有効化するためにロウに遷移されてもよい。初期化コマンド（例えば、ＥＦｈ）は、各ダイ１００に対する初期化ルーティンを開始するために提供されてもよい。初期化ルーティンが完了した後、チップイネーブル信号ＣＥ１＃およびＣＥ２＃は、再度ロウに遷移されてもよい。その後、機能設定コマンド（ＥＦｈ／ＦＡ）およびパラメータ（Ｐ１−Ｐ４）は、ダイ１００_０および１００_４に対して、クロック信号ＩＣＬＫを生成し、対応する回路をそのようにするようにアクティブ化する（例えば、図８もしくは図１７のダイ１００_０の太字回路をアクティブ化する）予定であることを示してもよい。残りのダイ１００、例えば、本実施例においてはダイ１００_１−１００_３およびダイ１００_５−１００_７は、クロック信号を生成しないようにデフォルトにされるが、その代わりにクロック信号線４２２からクロック信号ＩＣＬＫを受信するために対応する回路をアクティブ化（例えば、図８もしくは図１７のダイ１００_１−１００_３の太字回路をアクティブ化）してもよい。

図２０は、一実施形態による、複数のダイの動作方法のフローチャートである。２０１０において、クロック信号は複数のダイの特定のダイにおいて生成される。複数のダイはクロック信号を共通に共有する。２０２０において、クロック信号のパルスは、複数のダイの各ダイにおけるラップアラウンドカウンタにおいて計数される。複数のダイのうちの各ダイは、割り当てられたカウンタ値を有する。例えば、Ｎ個のダイを含むマルチダイパッケージにおいては、０からＮ−１のカウンタ値が割り当てられ、各ダイに対して一つの値が繰り返しなく割り当てられる。このように、ラップアラウンドカウンタは、第一の値、例えば、０から最終値、例えばＮ−１まで計数し、その後、次のクロック信号において第一の値に戻る。２０３０において、ラップアラウンドカウンタの値が特定のダイに割り当てられたカウンタ値に一致するまで、複数のダイのうちの特定のダイに対するアクセス動作が指定点において休止される。

図２１は、一実施形態による、ラップアラウンドカウンタの概略図である。ラップアラウンドカウンタは、Ｄフリップフロップ２１４２の制御入力（例えばｄ入力）に結合された出力と、Ｖｃｃなどの供給電圧を受信するために供給ノード２１５２に結合された第一入力と、Ｄフリップフロップ２１４２の出力（例えば、通常出力もしくはｑ出力）に結合された第二入力とを有するＸＯＲゲート２１４０を含む。Ｄフリップフロップ２１４２は、例えば、立ち上がり端によってトリガーされるＤフリップフロップであってもよい。Ｄフリップフロップ２１４２の反転出力もしくはｑバー出力は、使用されなくてもよい。Ｄフリップフロップ２１４２は、内部クロック信号ＩＣＬＫを受信するように結合され、ＲＥＳＥＴ信号を受信するようにさらに結合されたクロック入力を有する。ＲＥＳＥＴ信号は、レディ／ビジー制御信号ＲＢ＃を表してもよい。ラップアラウンドカウンタは、ＸＯＲゲート２１４０の第一入力に結合された第一入力と、ＸＯＲゲート２１４０の第二入力に結合された第二入力と、インバータ２１５０の入力に結合された出力とを有するＮＡＮＤゲート２１４８をさらに含む。ラップアラウンドカウンタは、Ｄフリップフロップ２１４６の制御入力（例えばｄ入力）に結合された出力と、Ｄフリップフロップ２１４６の出力（例えば、通常出力もしくはｑ出力）に結合された第一入力と、インバータ２１５０の出力に結合された第二入力とを有するＸＯＲゲート２１４４をさらに含む。Ｄフリップフロップ２１４６は、例えば、立ち上がり端によってトリガーされるＤフリップフロップであってもよい。Ｄフリップフロップ２１４６の反転出力もしくはｑバー出力は、使用されなくてもよい。Ｄフリップフロップ２１４６は、内部クロック信号ＩＣＬＫを受信するように結合され、ＲＥＳＥＴ信号を受信するようにさらに結合されたクロック入力を有する。Ｄフリップフロップ２１４２の出力は、信号ｑ＜０＞を表すが、Ｄフリップフロー２１４６の出力は信号ｑ＜１＞を表す。

図２１のラップアラウンドカウンタは、例えば、０から３の値を提供する２ビットラップアラウンドカウンタを表す。ラップアラウンドカウンタの信号ｑ＜０＞およびｑ＜１＞は、ラップアラウンドカウンタの値を表す信号を生成するように組み合わせられてもよい。例えば、ラップアラウンドカウンタは、その出力においてカウント０信号を提供し、ＮＡＮＤゲート２１５４の出力に結合された入力を有するインバータ２１６２をさらに含んでもよい。ＮＡＮＤゲート２１５４は、インバータ２１７０の出力に結合された第一入力と、インバータ２１７２の出力に結合された第二入力とを有する。インバータ２１７０は、ｑ＜０＞信号を受信するように結合された入力を有するが、インバータ２１７２は、ｑ＜１＞信号を受信するように結合された入力を有する。カウント０信号は、特定の論理レベル、例えば論理ハイを有するときにカウンタ値０を表してもよい。ラップアラウンドカウンタは、その出力においてカウント１信号を提供し、ＮＡＮＤゲート２１５６の出力に結合された入力を有するインバータ２１６４をさらに含んでもよい。ＮＡＮＤゲート２１５６は、ｑ＜０＞を受信するように結合された第一入力と、インバータ２１７４の出力に結合された第二入力とを有する。インバータ２１７４は、ｑ＜１＞信号を受信するように結合された入力を有する。カウント１信号は、特定の論理レベル、例えば論理ハイを有するとき、カウンタ値１を表してもよい。ラップアラウンドカウンタは、その出力においてカウント２信号を提供し、ＮＡＮＤゲート２１５８の出力に結合された入力を有するインバータ２１６６をさらに含んでもよい。ＮＡＮＤゲート２１５６は、インバータ２１７６の出力に結合された第一入力と、ｑ＜１＞信号を受信するように結合された第二入力とを有する。インバータ２１７６は、ｑ＜０＞信号を受信するように結合された入力を有する。カウント２信号は、特定の論理レベル、例えば論理ハイを有するときにカウンタ値２を表してもよい。ラップアラウンドカウンタは、その出力においてカウント３信号を提供し、ＮＡＮＤゲート２１６０の出力に結合された入力を有するインバータ２１６８をさらに含んでもよい。ＮＡＮＤゲート２１６０は、ｑ＜０＞信号を受信するように結合された第一入力と、ｑ＜１＞信号を受信するように結合された第二入力とを有する。カウント３信号は、特定の論理レベル、例えば論理ハイを有するとき、カウンタ値３を表してもよい。

図２２は、図２１のラップアラウンドカウンタに対する波形を示す。図２１の例示的ラップアラウンドカウンタに対して、信号ｑ＜０＞およびｑ＜１＞は、ＲＥＳＥＴ信号がアサートされる場合に、例えば、論理ハイレベルを有する場合に、論理ロウへと保持される。さらに、信号ｑ＜０＞およびｑ＜１＞は、ＲＥＳＥＴ信号のアサートが解除される間、例えば、論理ロウレベルを有する間に内部クロック信号ＩＣＬＫが有効化されるまで、遷移しない。図２２に示されるように、信号、カウント０、カウント１、カウント２およびカウント３は、内部クロック信号ＩＣＬＫのある期間に論理ハイへと連続的に遷移される。最終カウント信号、例えば信号カウント３が論理ロウに遷移されると、ラップアラウンドカウンタは、内部クロック信号ＩＣＬＫが有効化される間、周期を繰り返すために、信号カウント０を論理ハイへと遷移するために戻る。このように、４つのダイを使用する一実施形態に対して、各ダイは、ラップアラウンドカウンタ値が何時当該ダイに割り当てられたカウンタ数と一致するかを決定するために、図２１のラップアラウンドカウンタの其々のカウント信号を見ることができる。例えば、信号カウント０が論理ハイレベルを有するとき、カウンタ数０が割り当てられたダイは、カウンタ値を０とみなすことができ、カウンタ数１が割り当てられたダイは、信号カウント１が論理ハイレベルを有するとき、カウンタ値を１とみなすことができ、カウンタ数２を割り当てられたダイは、信号カウント２が論理ハイレベルを有するとき、カウンタ値を２とみなすことができ、カウンタ数３を割り当てられたダイは、信号カウント３が論理ハイレベルを有するとき、カウンタ値を３とみなすことができる。

図２１のラップアラウンドカウンタは、カウンタ値０から３を生成する（例えば、２ビットカウンタ）ための一実施例を示したが、異なるカウンタ値を有するラップアラウンドカウンタが当業者によって指定されてもよい。例えば、カウンタ値０から１を生成するためのラップアラウンドカウンタ（例えば、１ビットカウンタ）は、単一のＤフリップフロップを利用して得ることができ、カウンタ値０は、論理ハイレベルを有する通常出力に対応し、カウンタ値１は、論理ハイレベルを有する反転出力に対応する。さらに、０から７のカウンタ値を生成するためのラップアラウンドカウンタ（例えば、３ビットカウンタ）は、信号ｑ＜０＞およびｑ＜１＞を生成するための回路を繰り返すが、二つの追加Ｄフリップフロップの出力において、信号ｑ＜２＞およびｑ＜３＞（図示されていない）を生成するために、二つのＤフリップフロップのクロック入力に信号ｑ＜０＞を提供することによって得ることができる。結果として生じる信号ｑ＜０＞、ｑ＜１＞、ｑ＜２＞およびｑ＜３＞は、その後、８つのカウント信号を生成するために論理的に組み合わせることができ、各々は、内部クロック信号ＩＣＬＫの一期間中に論理ハイレベルに連続的に遷移する。同様に、特定の状態もしくはカウンタ値を表す論理レベルは、適切な組み合わせ論理を利用して、所望の場合変更することができる。

［結論］
特定の実施形態が本明細書で示され、記述されてきたが、同一の目的を達成するために推定された任意の配置が、示された特定の実施形態に対して置換されてもよいことを当業者には理解されたい。当該実施形態の多くの適応は、当業者にとって明らかであろう。例えば、動作が第一論理レベルに応じて有効化されるか、アクティブ化され、第二論理レベルに応じて無効化されるか、非アクティブ化されるものとして記述されてきたが、当該動作は、第二の論理レベルに応じて有効化／アクティブ化し、第一の論理レベルに応じて無効化／非アクティブ化するように論理を変化させることは、簡単なタスクである。同様に、電圧供給ノードおよび参照電位ノードをハイおよびロウ電圧に対応するものとして、其々参照したが、これらのやり方は、逆にすることができる。したがって、本出願は、実施形態の任意の適応もしくは変形例を包含することを意図される。

図２１は、一実施形態による、ラップアラウンドカウンタの概略図である。ラップアラウンドカウンタは、Ｄフリップフロップ２１４２の制御入力（例えばｄ入力）に結合された出力と、Ｖｃｃなどの供給電圧を受信するために供給ノード２１５２に結合された第一入力と、Ｄフリップフロップ２１４２の出力（例えば、通常出力もしくはｑ出力）に結合された第二入力とを有するＸＯＲゲート２１４０を含む。Ｄフリップフロップ２１４２は、例えば、立ち上がり端によってトリガーされるＤフリップフロップであってもよい。Ｄフリップフロップ２１４２の反転出力もしくはｑバー出力は、使用されなくてもよい。Ｄフリップフロップ２１４２は、内部クロック信号ＩＣＬＫを受信するように結合され、ＲＥＳＥＴ信号を受信するようにさらに結合されたクロック入力を有する。ＲＥＳＥＴ信号は、レディ／ビジー制御信号ＲＢ＃を表してもよい。ラップアラウンドカウンタは、ＸＯＲゲート２１４０の第一入力に結合された第一入力と、ＸＯＲゲート２１４０の第二入力に結合された第二入力と、インバータ２１５０の入力に結合された出力とを有するＮＡＮＤゲート２１４８をさらに含む。ラップアラウンドカウンタは、Ｄフリップフロップ２１４６の制御入力（例えばｄ入力）に結合された出力と、Ｄフリップフロップ２１４６の出力（例えば、通常出力もしくはｑ出力）に結合された第一入力と、インバータ２１５０の出力に結合された第二入力とを有するＸＯＲゲート２１４４をさらに含む。Ｄフリップフロップ２１４６は、例えば、立ち上がり端によってトリガーされるＤフリップフロップであってもよい。Ｄフリップフロップ２１４６の反転出力もしくはｑバー出力は、使用されなくてもよい。Ｄフリップフロップ２１４６は、内部クロック信号ＩＣＬＫを受信するように結合され、ＲＥＳＥＴ信号を受信するようにさらに結合されたクロック入力を有する。Ｄフリップフロップ２１４２の出力は、信号ｑ＜０＞を表すが、Ｄフリップフロップ２１４６の出力は信号ｑ＜１＞を表す。

図２１のラップアラウンドカウンタは、例えば、０から３の値を提供する２ビットラップアラウンドカウンタを表す。ラップアラウンドカウンタの信号ｑ＜０＞およびｑ＜１＞は、ラップアラウンドカウンタの値を表す信号を生成するように組み合わせられてもよい。例えば、ラップアラウンドカウンタは、その出力においてカウント０信号を提供し、ＮＡＮＤゲート２１５４の出力に結合された入力を有するインバータ２１６２をさらに含んでもよい。ＮＡＮＤゲート２１５４は、インバータ２１７０の出力に結合された第一入力と、インバータ２１７２の出力に結合された第二入力とを有する。インバータ２１７０は、ｑ＜０＞信号を受信するように結合された入力を有するが、インバータ２１７２は、ｑ＜１＞信号を受信するように結合された入力を有する。カウント０信号は、特定の論理レベル、例えば論理ハイを有するときにカウンタ値０を表してもよい。ラップアラウンドカウンタは、その出力においてカウント１信号を提供し、ＮＡＮＤゲート２１５６の出力に結合された入力を有するインバータ２１６４をさらに含んでもよい。ＮＡＮＤゲート２１５６は、ｑ＜０＞を受信するように結合された第一入力と、インバータ２１７４の出力に結合された第二入力とを有する。インバータ２１７４は、ｑ＜１＞信号を受信するように結合された入力を有する。カウント１信号は、特定の論理レベル、例えば論理ハイを有するとき、カウンタ値１を表してもよい。ラップアラウンドカウンタは、その出力においてカウント２信号を提供し、ＮＡＮＤゲート２１５８の出力に結合された入力を有するインバータ２１６６をさらに含んでもよい。ＮＡＮＤゲート２１５８は、インバータ２１７６の出力に結合された第一入力と、ｑ＜１＞信号を受信するように結合された第二入力とを有する。インバータ２１７６は、ｑ＜０＞信号を受信するように結合された入力を有する。カウント２信号は、特定の論理レベル、例えば論理ハイを有するときにカウンタ値２を表してもよい。ラップアラウンドカウンタは、その出力においてカウント３信号を提供し、ＮＡＮＤゲート２１６０の出力に結合された入力を有するインバータ２１６８をさらに含んでもよい。ＮＡＮＤゲート２１６０は、ｑ＜０＞信号を受信するように結合された第一入力と、ｑ＜１＞信号を受信するように結合された第二入力とを有する。カウント３信号は、特定の論理レベル、例えば論理ハイを有するとき、カウンタ値３を表してもよい。

Claims (40)

1. 複数のメモリセルのアレイと、
   複数のメモリセルの前記アレイに対するアクセス動作を実施するように構成された、コントローラと、
   クロック信号を生成するためのクロック生成器と、
   前記クロック信号に応じるラップアラウンドカウンタと、
   を含み、
   前記コントローラは、前記ラップアラウンドカウンタの値が前記装置の割り当てられたカウンタ値に一致するまで、指定点で前記アクセス動作を休止するようにさらに構成される、
   ことを特徴とする装置。
2. 前記コントローラは、前記装置に前記割り当てられたカウンタ値に前記ラップアラウンドカウンタの前記値が一致すると、前記アクセス動作を再開するようにさらに構成される、
   ことを特徴とする請求項１に記載の装置。
3. 前記コントローラは前記装置の内部にある、
   ことを特徴とする請求項１に記載の装置。
4. 前記アクセス動作の前記指定点は、前記アクセス動作の高電流需要部分より前の点である、
   ことを特徴とする請求項１に記載の装置。
5. 前記アクセス動作は、二つ以上の指定点に関連付けられる、
   ことを特徴とする請求項１に記載の装置。
6. 前記クロック生成器は、間欠的に有効化される
   ことを特徴とする請求項１に記載の装置。
7. 一つ以上の他の装置と共有されるレディ／ビジー制御信号をさらに含み、前記ラップアラウンドカウンタは、前記レディ／ビジー制御信号が前記装置のうちの如何なる装置もビジーではないことを示すときにリセットされる、
   ことを特徴とする請求項１に記載の装置。
8. 前記クロック信号を出力するためのクロック出力をさらに含む、
   ことを特徴とする請求項１に記載の装置。
9. 前記コントローラは、複数のメモリセルの前記アレイに対する別のアクセス動作を実施するようにさらに構成される、
   ことを特徴とする請求項１に記載の装置。
10. 前記アクセス動作および前記別のアクセス動作は、書き込み動作、読み出し動作、消去動作から成る群から選択される、
    ことを特徴とする請求項９記載の装置。
11. 前記アクセス動作は読み出し動作であって、前記アクセス動作の前記指定点は、前記読み出し動作用の複数のデータ線をプリチャージする前の点である、
    ことを特徴とする請求項１に記載の装置。
12. 前記アクセス動作は書き込み動作であって、前記アクセス動作の前記指定点は、前記書き込み動作用の複数のアクセス線をプリチャージする前の点である、
    ことを特徴とする請求項１に記載の装置。
13. 複数のダイを含み、
    前記複数のダイのうちの各ダイは、
    複数のメモリセルのアレイと、
    コントローラと、
    ラップアラウンドカウンタと、
    を含み、前記コントローラは、複数のメモリセルの前記アレイに対するアクセス動作を実施するように構成され、
    前記コントローラは、前記ラップアラウンドカウンタの値が前記ダイに割り当てられたカウンタ値に一致するまで、前記アクセス動作の一つ以上の指定点における複数のアクセス動作を休止し、前記ラップアラウンドカウンタの前記値が前記ダイに前記割り当てられたカウンタ値に一致するときにそのように休止したアクセス動作を再開するようにさらに構成され、
    各指定点は、前記アクセス動作の高電流需要部分の前の、与えられたアクセス動作における点であり、
    前記複数のダイの特定のダイは、前記クロック信号を生成するためのクロック生成器を含み、
    前記複数のダイの各ダイの前記ラップアラウンドカウンタは、前駆クロック信号に応じ、
    前記特定のダイの前記クロック生成器は、前記複数のダイのうちの任意のダイが前記アクセス動作のうちの任意の動作を実施してビジーであるか否かを示すレディ／ビジー信号と、前記複数のダイのうちの任意のダイが前記アクセス動作のうちの任意の動作の高電流需要部分にあるか否かを示すクロックイネーブル信号と、に応じて選択的に有効化される、
    ことを特徴とする装置。
14. 前記特定のダイの前記クロック生成器は、前記複数のダイのうちの任意のダイが前記複数のアクセス動作のうちの任意の動作を実施してビジーであることを示す前記レディ／ビジー信号と、前記複数のダイのうちの如何なるダイも前記複数のアクセス動作のうちの任意の動作の高電流需要部分にないことを示す前記クロックイネーブル信号と、に応じて有効化される、
    ことを特徴とする請求項１３に記載の装置。
15. 前記複数のダイのうちの各ダイの前記ラップアラウンドカウンタは、前記レディ／ビジー信号にさらに応じる、
    ことを特徴とする請求項１３に記載の装置。
16. 前記複数のダイのうちの各ダイの前記ラップアラウンドカウンタは、前記複数のダイのうちの如何なるダイも前記複数のアクセス動作のうちの任意の動作を実施してビジーでないことを示す前記レディ／ビジー信号に応じて、第一の値にリセットするように構成される、
    ことを特徴とする請求項１３に記載の装置。
17. 前記クロックイネーブル信号は、通常論理レベルを有し、
    前記複数のダイのうちの各ダイは、前記ダイに実施される複数のアクセス動作の高電流需要部分中に第二論理レベルへと前記クロックイネーブル信号の前記論理レベルを遷移し、前記ダイに実施される前記複数のアクセス動作のうちの他の部分中に前記クロックイネーブル信号の前記論理レベルを解放するように構成される、
    ことを特徴とする請求項１３に記載の装置。
18. 前記クロックイネーブル信号は、前記複数のダイのうちの各ダイに接続されるクロックイネーブル信号線上にあり、前記複数のダイのうちの各ダイは、前記ダイの参照電位ノードに前記クロックイネーブル信号線を選択的に接続するように構成される、
    ことを特徴とする請求項１７に記載の装置。
19. 前記複数のダイのうちの各ダイは、前記ダイのレジスタを介して、前記ダイの電圧供給ノードへと前記クロックイネーブル信号線を選択的に結合するようにさらに構成される、
    ことを特徴とする請求項１８に記載の装置。
20. 前記複数のダイのうちのあるダイは、そのレジスタを介してその電圧供給ノードへと前記クロックイネーブル信号線を接続するように指定され、前記複数のダイのうちの残りの複数のダイは、その複数のレジスタを介してその複数の電圧供給ノードへと前記クロックイネーブル信号線を接続しない、
    ことを特徴とする請求項１９に記載の装置。
21. 前記クロックイネーブル信号線は、レジスタを介して電圧供給ノードに接続され、前記電圧供給ノードおよびレジスタは前記複数のダイの外部にある、
    ことを特徴とする請求項１８記載の装置。
22. 複数のダイの動作方法であって、
    前記複数のダイのうちの特定のダイにおいてクロック信号を生成することと、
    前記複数のダイのうちの各ダイにおいてラップアラウンドカウンタにおける前記クロック信号の複数のパルスを計数することであって、前記複数のダイのうちの各ダイは、割り当てられたカウンタ値を有する、ことと、
    前記ラップアラウンドカウンタの値が前記特定のダイの割り当てられたカウンタ値に一致するまで、指定点において、前記複数のダイのうちの前記特定のダイに対するアクセス動作を休止することと、
    を含む、
    ことを特徴とする方法。
23. 前記ラップアラウンドカウンタの前記値が前記特定のダイの前記割り当てられたカウンタ値に一致するとき、前記アクセス動作を再開することをさらに含む、
    ことを特徴とする請求項２２に記載の方法。
24. 前記ラップアラウンドカウンタの前記値が前記別のダイの割り当てられたカウンタ値に一致するまで、指定点において前記複数のダイのうちの別のダイに対する別のアクセス動作を休止することをさらに含む、
    ことを特徴とする請求項２２に記載の方法。
25. 前記ラップアラウンドカウンタの前記値が前記別のダイの前記割り当てられたカウンタ値に一致するとき、前記別のアクセス動作を再開することをさらに含む、
    ことを特徴とする請求項２４に記載の方法。
26. 前記アクセス動作の前記指定点は、前記アクセス動作の高電流需要部分に入る前の点である、
    ことを特徴とする請求項２２に記載の方法。
27. 前記アクセス動作は、二つ以上の指定点に関連付けられる、
    ことを特徴とする請求項２２に記載の方法。
28. 前記複数のダイのうちの前記特定のダイにおいて前記クロック信号を生成することは、前記複数のダイのうちの任意のダイがアクセス動作を実施してビジーであって、前記複数のダイのうちの如何なるダイもアクセス動作の高電流需要部分にないときに、前記クロック信号を生成することを含む、
    ことを特徴とする請求項２２に記載の方法。
29. 前記複数のダイのうちの前記特定のダイにおいて前記クロック信号を生成することは、クロックイネーブル信号に応じて前記クロック信号を生成することを含む、
    ことを特徴とする請求項２２に記載の方法。
30. クロックイネーブル信号に応じて前記クロック信号を生成することは、前記クロックイネーブル信号およびレディ／ビジー制御信号に応じて前記クロック信号を生成することを含む、
    ことを特徴とする請求項２９に記載の方法。
31. 前記レディ／ビジー制御信号が、前記複数のダイのうちの如何なるダイもアクセス動作を実施してビジーではないことを示すとき、前記ラップアラウンドカウンタをリセットすることをさらに含む、
    ことを特徴とする請求項３０に記載の方法。
32. 前記特定のダイにおける二つ以上のタイプのアクセス動作を実施することをさらに含み、一つ以上の前記タイプのアクセス動作は、一つ以上の指定点に関連付けられる、
    ことを特徴とする請求項２２に記載の方法。
33. 前記複数のタイプのアクセス動作は、書き込み動作、読み出し動作および消去動作から成る群から選択される、
    ことを特徴とする請求項３２に記載の方法。
34. 前記複数のダイのうちの各ダイにおけるラップアラウンドカウンタにおける前記クロック信号の複数のパルスを計数することは、前記複数のダイのうちのダイの数に等しいカウンタ値の数を通して連続的に計数することを含む、
    ことを特徴とする請求項２２に記載の方法。
35. 複数のダイの動作方法であって、
    前記複数のダイのうちの特定のダイにおいてクロック信号を生成することと、
    前記複数のダイのうちの各ダイにおけるラップアラウンドカウンタにおいて前記クロック信号の複数のパルスを計数することであって、前記複数のダイのうちの各ダイは割り当てられたカウンタ値を有する、ことと、
    前記ラップアラウンドカウンタの値が前記特定のダイの割り当てられたカウンタ値に一致するまで、指定点において、前記複数のダイのうちの前記特定のダイに対するアクセス動作を休止することであって、前記指定点は、前記アクセス動作の高電流需要部分の前の、前記アクセス動作における点である、ことと、
    前記ラップアラウンドカウンタの前記値が前記特定のダイの前記割り当てられたカウンタ値に一致するとき、前記アクセス動作を再開することと、
    前記アクセス動作が、前記アクセス動作のうちの前記高電流需要部分にある間、前記クロック信号の生成を停止することと、
    を含む、
    ことを特徴とする方法。
36. 前記複数のダイのうちの特定のダイにおけるクロック信号を生成することは、前記複数のダイのうちのいずれかのダイが任意のアクセス動作を実施してビジーであるか否かを示すレディ／ビジー制御信号に応じて前記クロック信号を生成することを含む、
    ことを特徴とする請求項３５に記載の方法。
37. 前記クロック信号を生成することは、前記複数のダイのうちのいずれかのダイが任意のアクセス動作の高電流需要部分にあるか否かを示すクロックイネーブル信号にさらに応じたものである、
    ことを特徴とする請求項３６に記載の方法。
38. 前記レディ／ビジー制御信号が、前記複数のダイのうちの如何なるダイもアクセス動作を実施してビジーでないことを示すとき、各ラップアラウンドカウンタをリセットすることをさらに含む、
    ことを特徴とする請求項３６に記載の方法。
39. 前記複数のダイのうちの任意のダイにおいて実施される任意のアクセス動作が前記アクセス動作の高電流需要部分にある間、前記クロック信号の生成を停止することをさらに含む、
    ことを特徴とする請求項３５に記載の方法。
40. 前記アクセス動作は、二つ以上の指定点に関連付けられる、
    ことを特徴とする請求項３５に記載の方法。

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