JPS62297963A - タイムスロツト割り当て回路 - Google Patents
タイムスロツト割り当て回路Info
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- JPS62297963A JPS62297963A JP61141855A JP14185586A JPS62297963A JP S62297963 A JPS62297963 A JP S62297963A JP 61141855 A JP61141855 A JP 61141855A JP 14185586 A JP14185586 A JP 14185586A JP S62297963 A JPS62297963 A JP S62297963A
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- time
- signals
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- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔概 要〕
1つのメモリを多数のプロセフす群がアクセスする場合
のタイムスロット割り当て回路において、各プロセッサ
に割り当てるアクセス可能時間の割合を各プロセッサの
既知のアクセス頻度に応じて変化させるようにしたもの
である。
のタイムスロット割り当て回路において、各プロセッサ
に割り当てるアクセス可能時間の割合を各プロセッサの
既知のアクセス頻度に応じて変化させるようにしたもの
である。
本発明は、1つのメモリのアクセス回路に関し、特にそ
のメモリをアクセスするプロセッサに割り当てるタイム
スロット割り当て回路に関するものである。
のメモリをアクセスするプロセッサに割り当てるタイム
スロット割り当て回路に関するものである。
メモリを有効に用いることは、アクセス時間を短縮でき
コンピュータの効率に大きく影響する点で益々重要とな
っている。
コンピュータの効率に大きく影響する点で益々重要とな
っている。
第5図は1つのメモリユニット1と、これをデータバス
を介してアクセスする多数のプロセッサ群(4つのプロ
セッサA−Bを例示している)2と、各プロセッサを割
り当てるためのタイムスロットを発生するタイムスロッ
ト割り当て回路Tとの一般的な接続構成を示している。
を介してアクセスする多数のプロセッサ群(4つのプロ
セッサA−Bを例示している)2と、各プロセッサを割
り当てるためのタイムスロットを発生するタイムスロッ
ト割り当て回路Tとの一般的な接続構成を示している。
従来、第5図においては第6図に示す如く固定的にタイ
ムスロットを割り当てていた。即ち、プロセッサA〜D
の順にタイムスロット(各プロセッサがメモリ1をアク
セスできる時間間隔)「1」〜「4」が割り当て回路T
からのタイムスロット信号によって割り当てられプロセ
ンサはこの順にメモリlをアクセスする。
ムスロットを割り当てていた。即ち、プロセッサA〜D
の順にタイムスロット(各プロセッサがメモリ1をアク
セスできる時間間隔)「1」〜「4」が割り当て回路T
からのタイムスロット信号によって割り当てられプロセ
ンサはこの順にメモリlをアクセスする。
第7図は第6図に示す従来のタイムスロット割り当てを
実現する具体的な回路を示しており、タイムスロット割
り当て回路Tはクロック信号を入力する4進カウンタ1
1とこれのリップルキャリ出力、即ちタイムスロット基
本信号を入力するシフトレジスタ12とで構成される。
実現する具体的な回路を示しており、タイムスロット割
り当て回路Tはクロック信号を入力する4進カウンタ1
1とこれのリップルキャリ出力、即ちタイムスロット基
本信号を入力するシフトレジスタ12とで構成される。
この従来のタイムスロット割り当て回路の動作波形図は
第8図に示されており、4進カウンタが4つのクロック
信号を入力する度に1つのリップルキャリ出力RCを発
生し、これによりシフトレジスタ12は順次4つのタイ
ムスロット信号a〜dを発生して行(。
第8図に示されており、4進カウンタが4つのクロック
信号を入力する度に1つのリップルキャリ出力RCを発
生し、これによりシフトレジスタ12は順次4つのタイ
ムスロット信号a〜dを発生して行(。
このようなタイムスロット割り当て方式の場合、各プロ
セッサのアクセス周期(アクセス間隔)にバラツキがあ
るときには、アクセス頻度が少ないブロセ、すに割り当
てられたタイムスロットにおいては実際にアクセスが行
われず、そのタイムスロットが無駄になるという問題点
があった。
セッサのアクセス周期(アクセス間隔)にバラツキがあ
るときには、アクセス頻度が少ないブロセ、すに割り当
てられたタイムスロットにおいては実際にアクセスが行
われず、そのタイムスロットが無駄になるという問題点
があった。
従って、本発明の目的は、1つのメモリを使用するプロ
セッサのアクセス頻度にバラツキがある場合、その頬度
に応じてタイムスロットを割り当て、その割り当て時間
の無駄を少な(したタイムスロット割り当て回路を提供
することである。
セッサのアクセス頻度にバラツキがある場合、その頬度
に応じてタイムスロットを割り当て、その割り当て時間
の無駄を少な(したタイムスロット割り当て回路を提供
することである。
第1図は1つのメモリlを多数のプロセッサ群2がアク
セスする場合の本発明のタイムスロット割り当て回路3
の原理ブロック図を示し、この割り当て回路3は、りQ
、り信号を人力して所定個数のタイムスロットを収容す
る所定周期のタイムスロット基本信号を発生するタイム
スロット基本信号発生手段31と、このタイムスロット
基本信号からその所定周期で所定個数のタイムスロット
信号をクロック信号に対応して)111N次発生するタ
イムスロ7)信号発生手段32と、その所定個数のタイ
ムスロット信号のうち少なくとも1つのタイムスロット
信号をその所定周期より長い周期にすべきプロセッサの
数だけ分割する分割手段(33)と、を備えている。
セスする場合の本発明のタイムスロット割り当て回路3
の原理ブロック図を示し、この割り当て回路3は、りQ
、り信号を人力して所定個数のタイムスロットを収容す
る所定周期のタイムスロット基本信号を発生するタイム
スロット基本信号発生手段31と、このタイムスロット
基本信号からその所定周期で所定個数のタイムスロット
信号をクロック信号に対応して)111N次発生するタ
イムスロ7)信号発生手段32と、その所定個数のタイ
ムスロット信号のうち少なくとも1つのタイムスロット
信号をその所定周期より長い周期にすべきプロセッサの
数だけ分割する分割手段(33)と、を備えている。
第1図において、タイムスロット基本信号発生手段31
はクロック信号を受けて所定個数のタイムスロットを収
容する所定周期のタイムスロット基本信号を発生し、こ
のタイムスロット基本信号を受けたタイムスロット信号
発生手段32は同じ所定周期のタイムスロット信号をク
ロック信号に合わせて同じ所定個数だけ順次発生する。
はクロック信号を受けて所定個数のタイムスロットを収
容する所定周期のタイムスロット基本信号を発生し、こ
のタイムスロット基本信号を受けたタイムスロット信号
発生手段32は同じ所定周期のタイムスロット信号をク
ロック信号に合わせて同じ所定個数だけ順次発生する。
分割手段33はタイムスロット信号発生手段32から出
力されるタイムスロット信号の内、少な(とも1つのタ
イムスロット信号をその所定周期より長い周期にすべき
プロセッサの数だけ分割する。これら種々の周期のタイ
ムスロット信号は対応するプロセッサに送られてメモリ
lをアクセスする。
力されるタイムスロット信号の内、少な(とも1つのタ
イムスロット信号をその所定周期より長い周期にすべき
プロセッサの数だけ分割する。これら種々の周期のタイ
ムスロット信号は対応するプロセッサに送られてメモリ
lをアクセスする。
第2図は、第1図に概念的に示した本発明のタイムスロ
ット割り当て回路の実施例を示すもので、プロセンサ群
2には例示として4つのプロセッサA−Dを用いている
。このタイムスロット割り当て回路3におけるタイムス
ロット基本信号発生手段31はn進カウンタであるが、
この実施例ではタイムスロットの割り当てサイクルが3
として3進カウンタ31a、を用いている。タイムスロ
ット基本信号発生手段31に接続されたタイムスロット
信号発生手段32にはシフトレジスタ32aを用いプロ
セッサの数に合わせて3つのタイムスロット(3号を得
る0分割手段33は3進カウンタ31aの出力信号を1
/2分周する分周回路33aと、この分周信号によりシ
フトレジスタ32aの1つの(又は2つの)タイムスロ
ット信号を2倍の周期、即ち間隔を有するタイムスロッ
ト信号に分割し振り分けるセレクタ33bと、で構成さ
れている。セレクタ33bの具体的な回路図は第3図に
示されており、分周回路33aの出力は反転器INVで
反転された後、第1のアンドゲートAlに入力されると
ともに第2のアンドゲートA2へは直接入力される。シ
フトレジスタ32aからのタイムスロット信号は第1及
び第2のアンドゲートA1及びA2の双方に入力されて
いる。
ット割り当て回路の実施例を示すもので、プロセンサ群
2には例示として4つのプロセッサA−Dを用いている
。このタイムスロット割り当て回路3におけるタイムス
ロット基本信号発生手段31はn進カウンタであるが、
この実施例ではタイムスロットの割り当てサイクルが3
として3進カウンタ31a、を用いている。タイムスロ
ット基本信号発生手段31に接続されたタイムスロット
信号発生手段32にはシフトレジスタ32aを用いプロ
セッサの数に合わせて3つのタイムスロット(3号を得
る0分割手段33は3進カウンタ31aの出力信号を1
/2分周する分周回路33aと、この分周信号によりシ
フトレジスタ32aの1つの(又は2つの)タイムスロ
ット信号を2倍の周期、即ち間隔を有するタイムスロッ
ト信号に分割し振り分けるセレクタ33bと、で構成さ
れている。セレクタ33bの具体的な回路図は第3図に
示されており、分周回路33aの出力は反転器INVで
反転された後、第1のアンドゲートAlに入力されると
ともに第2のアンドゲートA2へは直接入力される。シ
フトレジスタ32aからのタイムスロット信号は第1及
び第2のアンドゲートA1及びA2の双方に入力されて
いる。
従って、プロセフすA−Dへは、シフトレジスタ32a
とセレクタ33bとからタイムスロット信号が与えられ
る。
とセレクタ33bとからタイムスロット信号が与えられ
る。
次に、本発明に係るタイムスロット割り当て回路の動作
を第4図に示した波形図とともに説明する。尚、説明の
便宜上、プロセッサA−Dのアクヤス頻度は、プロセッ
サA及びBがプロセッサC及びDの2倍とする(これは
予め測定しておく)。
を第4図に示した波形図とともに説明する。尚、説明の
便宜上、プロセッサA−Dのアクヤス頻度は、プロセッ
サA及びBがプロセッサC及びDの2倍とする(これは
予め測定しておく)。
クロ7り信号CLKは3進カウンタ31aで、3つのタ
イムスロットを収容した間隔、即ち周期を有するリップ
ルキャリ信号RC,即ちタイムスロット基本信号として
出力され、シフトレジスタ32aは3つのタイムスロッ
ト13号a % C’をクロック信号に応じてJ111
次発生する。
イムスロットを収容した間隔、即ち周期を有するリップ
ルキャリ信号RC,即ちタイムスロット基本信号として
出力され、シフトレジスタ32aは3つのタイムスロッ
ト13号a % C’をクロック信号に応じてJ111
次発生する。
タイムスロット信号a ”−cのうちタイムスロット信
号Cはセレクタ33bに入力される。セレクタ33bで
は、分周回路33aで1/2分周されたりップルキャリ
信号RCを受け、タイムスロット信号C゛ とり7プル
キャリ信号RCとを反転器INV、アンドゲートAl及
びA2を用いて2つのタイムスロット信号C及びdに分
割し振り分ける。従って、タイムスロット信号C及びd
の周期は3進カウンタ31aのりップルキャリ信号RC
の2倍の周期となる。
号Cはセレクタ33bに入力される。セレクタ33bで
は、分周回路33aで1/2分周されたりップルキャリ
信号RCを受け、タイムスロット信号C゛ とり7プル
キャリ信号RCとを反転器INV、アンドゲートAl及
びA2を用いて2つのタイムスロット信号C及びdに分
割し振り分ける。従って、タイムスロット信号C及びd
の周期は3進カウンタ31aのりップルキャリ信号RC
の2倍の周期となる。
これにより、プロセッサA〜Dには第4図に示したタイ
ムスロット割り当てが実現され、タイムスロット1には
プロセッサAを割り当て、タイムスロット2にはプロセ
ッサBを、そしてタイムスロット3にはアクセス頻度が
1/2のプロセッサCとDを交互に割り当てる。
ムスロット割り当てが実現され、タイムスロット1には
プロセッサAを割り当て、タイムスロット2にはプロセ
ッサBを、そしてタイムスロット3にはアクセス頻度が
1/2のプロセッサCとDを交互に割り当てる。
尚、上記の実施例においては、シフトレジスタ32aの
1つの出力を用いて2つの周期の長いタイムスロット信
号を得たが、予め分かっているアクセス頻度によっては
、2つの出力を用いて4つの周期の長いタイムスロット
信号を作ってもよ(、更にこれらの周期の長いタイムス
ロット信号を更に分割して周期の長い種々のタイムスロ
ット信号を作ることができる。また、分周回路33aの
分周率を変化させて周期を拡大してもよい。
1つの出力を用いて2つの周期の長いタイムスロット信
号を得たが、予め分かっているアクセス頻度によっては
、2つの出力を用いて4つの周期の長いタイムスロット
信号を作ってもよ(、更にこれらの周期の長いタイムス
ロット信号を更に分割して周期の長い種々のタイムスロ
ット信号を作ることができる。また、分周回路33aの
分周率を変化させて周期を拡大してもよい。
以上のように、本発明によれば、多数のプロセッサのア
クセス頻度に応じて各プロセッサのタイムスロットを割
り当てたので、無駄なタイムスロットを排除できアクセ
スを効率良く実行できアクセス時間が短縮できる効果が
ある。
クセス頻度に応じて各プロセッサのタイムスロットを割
り当てたので、無駄なタイムスロットを排除できアクセ
スを効率良く実行できアクセス時間が短縮できる効果が
ある。
第1図は本発明に係るタイムスロット割り当て回路の原
理ブロック図、 第2図は第1図におけるタイムスロット割り当て回路の
実施例を示すブロック図、 第3図は第2図に用いられるセレクタの具体的な回路例
を示す図、 第4図は第2図の本発明の実施例の動作波形図、第5図
はタイムスロット割り当て回路とプロセッサ群及びメモ
リユニットとの一般的な接続関係を示すブロック図、 第6図は従来のタイムスロットの割り当てを説明するた
めの図、 第7図は従来のタイムスロット割り当て回路の回路図、 第8図は第7図のタイムスロット割り当て回路の動作波
形図、である。 第1図において、 1はメモリ、 2はプロセッサ群、 3はタイムスロット割り当て回路、 31はタイムスロット基本信号発生手段で例えばカウン
タ31a、 32はタイムスロット発生手段で例えばシフトレジスタ
32a1 33は分割手段で例えば分周回路33aとセレクタ33
bとで構成されるもの、 INVは反転器、 A1、A2はアンドゲート、である。 尚、図中、同一符号は同−又は相当部分を示す。 特許出願人 富士通株式会社 代理人弁理士 森 1) 寛(外1名)第1図 7、−3 本発明のタイムスロット判りづで回路の冥肥例構成図第
2図 本発明て用し)ら札る亡しクタの回路図第3図 2−′ タイムスロット別すヨで回路とプロCツブ及び゛メモリ
tの一般田な罹膀関イ糸乏示す図 第5図 本発明のタイムスロット削り当て回路のタイムチx−ト
図第4図 タイムスロツl〜 + 234 1
234征ヌのタイムスロットの削り当て万式丑ホず
図第6図 夜来のタイムスロット害すリ当で回路のブロック図第7
図
理ブロック図、 第2図は第1図におけるタイムスロット割り当て回路の
実施例を示すブロック図、 第3図は第2図に用いられるセレクタの具体的な回路例
を示す図、 第4図は第2図の本発明の実施例の動作波形図、第5図
はタイムスロット割り当て回路とプロセッサ群及びメモ
リユニットとの一般的な接続関係を示すブロック図、 第6図は従来のタイムスロットの割り当てを説明するた
めの図、 第7図は従来のタイムスロット割り当て回路の回路図、 第8図は第7図のタイムスロット割り当て回路の動作波
形図、である。 第1図において、 1はメモリ、 2はプロセッサ群、 3はタイムスロット割り当て回路、 31はタイムスロット基本信号発生手段で例えばカウン
タ31a、 32はタイムスロット発生手段で例えばシフトレジスタ
32a1 33は分割手段で例えば分周回路33aとセレクタ33
bとで構成されるもの、 INVは反転器、 A1、A2はアンドゲート、である。 尚、図中、同一符号は同−又は相当部分を示す。 特許出願人 富士通株式会社 代理人弁理士 森 1) 寛(外1名)第1図 7、−3 本発明のタイムスロット判りづで回路の冥肥例構成図第
2図 本発明て用し)ら札る亡しクタの回路図第3図 2−′ タイムスロット別すヨで回路とプロCツブ及び゛メモリ
tの一般田な罹膀関イ糸乏示す図 第5図 本発明のタイムスロット削り当て回路のタイムチx−ト
図第4図 タイムスロツl〜 + 234 1
234征ヌのタイムスロットの削り当て万式丑ホず
図第6図 夜来のタイムスロット害すリ当で回路のブロック図第7
図
Claims (4)
- (1)1つのメモリ(1)を多数のプロセッサ群(2)
がアクセスする場合のタイムスロット割り当て回路(3
)において、 クロック信号に応答して所定個数のタイムスロットから
成る所定周期のタイムスロット基本信号を発生するタイ
ムスロット基本信号発生手段(31)と、 該タイムスロット基本信号から前記所定周期で前記所定
個数のタイムスロット信号を前記クロック信号に対応し
て順次発生するタイムスロット信号発生手段(32)と
、 前記所定個数のタイムスロット信号のうち少なくとも1
つのタイムスロット信号を前記所定周期より長い周期に
すべきプロセッサの数だけ分割する第3手段(33)と
、 を備えたことを特徴とするタイムスロット割り当て回路
。 - (2)前記所定周期がn個のタイムスロットを収容し、
前記タイムスロット基本信号発生手段がn進カウンタ(
31a)であり、前記タイムスロット信号発生手段が前
記タイムスロット基本信号からn個の前記所定周期のタ
イムスロット信号を発生するシフトレジスタ(32a)
であり、前記分割手段が前記シフトレジスタのn個のタ
イムスロット信号の1つを前記n進カウンタの出力信号
に応じて前記所定周期の2倍に拡大した2つのタイムス
ロット信号に分割する手段(33a、33b)である特
許請求の範囲第1項に記載のタイムスロット割り当て回
路。 - (3)前記分割手段が、前記n進カウンタの出力信号を
1/2分周する回路(33a)と、該分周信号により前
記シフトレジスタから出力される1つのタイムスロット
信号を交互に選択して前記2つのタイムスロット信号を
発生するセレクタ(33b)と、で構成されている特許
請求の範囲第2項に記載のタイムスロット割り当て回路
。 - (4)前記セレクタが、前記シフトレジスタの1つの出
力タイムスロット信号と前記分周回路の出力信号の反転
信号を入力する第1のアンドゲート(A1)と、前記シ
フトレジスタの1つの出力タイムスロット信号と前記分
周回路の出力信号を入力する第2のアンドゲート(A2
)と、で構成されている特許請求の範囲第3項に記載の
タイムスロット割り当て回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61141855A JPS62297963A (ja) | 1986-06-18 | 1986-06-18 | タイムスロツト割り当て回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61141855A JPS62297963A (ja) | 1986-06-18 | 1986-06-18 | タイムスロツト割り当て回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62297963A true JPS62297963A (ja) | 1987-12-25 |
Family
ID=15301732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61141855A Pending JPS62297963A (ja) | 1986-06-18 | 1986-06-18 | タイムスロツト割り当て回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62297963A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5414816A (en) * | 1988-12-19 | 1995-05-09 | Nec Corporation | Data transfer apparatus having means for controlling the difference in speed between data input/output ports and memory access |
JP2007508607A (ja) * | 2003-10-08 | 2007-04-05 | テレフオンアクチーボラゲット エル エム エリクソン(パブル) | 複数のプロセッサと1つのメモリシステムを有するシステムのためのメモリインタフェース |
JP2007164709A (ja) * | 2005-12-16 | 2007-06-28 | Casio Comput Co Ltd | 画像データ転送制御装置及び画像データ転送方法並びに該画像データ転送装置を有するカメラ |
JP2016505992A (ja) * | 2013-01-07 | 2016-02-25 | マイクロン テクノロジー, インク. | 電力管理 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5544443Y2 (ja) * | 1975-11-08 | 1980-10-18 | ||
JPS59148411A (ja) * | 1983-02-14 | 1984-08-25 | Rohm Co Ltd | 増幅回路 |
JPS6079839A (ja) * | 1983-10-07 | 1985-05-07 | Nec Corp | 光受信回路 |
JPS62115902A (ja) * | 1985-11-14 | 1987-05-27 | Nec Corp | 光受信回路 |
-
1986
- 1986-06-18 JP JP61141855A patent/JPS62297963A/ja active Pending
Patent Citations (4)
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Cited By (6)
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JP2016505992A (ja) * | 2013-01-07 | 2016-02-25 | マイクロン テクノロジー, インク. | 電力管理 |
US9880609B2 (en) | 2013-01-07 | 2018-01-30 | Micron Technology, Inc. | Power management |
US10365703B2 (en) | 2013-01-07 | 2019-07-30 | Micron Technology, Inc. | Power management |
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