JPS62297963A - タイムスロツト割り当て回路 - Google Patents
タイムスロツト割り当て回路Info
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- JPS62297963A JPS62297963A JP61141855A JP14185586A JPS62297963A JP S62297963 A JPS62297963 A JP S62297963A JP 61141855 A JP61141855 A JP 61141855A JP 14185586 A JP14185586 A JP 14185586A JP S62297963 A JPS62297963 A JP S62297963A
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- time
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- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
１つのメモリを多数のプロセフす群がアクセスする場合
のタイムスロット割り当て回路において、各プロセッサ
に割り当てるアクセス可能時間の割合を各プロセッサの
既知のアクセス頻度に応じて変化させるようにしたもの
である。
のタイムスロット割り当て回路において、各プロセッサ
に割り当てるアクセス可能時間の割合を各プロセッサの
既知のアクセス頻度に応じて変化させるようにしたもの
である。
本発明は、１つのメモリのアクセス回路に関し、特にそ
のメモリをアクセスするプロセッサに割り当てるタイム
スロット割り当て回路に関するものである。
のメモリをアクセスするプロセッサに割り当てるタイム
スロット割り当て回路に関するものである。
メモリを有効に用いることは、アクセス時間を短縮でき
コンピュータの効率に大きく影響する点で益々重要とな
っている。
コンピュータの効率に大きく影響する点で益々重要とな
っている。
第５図は１つのメモリユニット１と、これをデータバス
を介してアクセスする多数のプロセッサ群（４つのプロ
セッサＡ−Ｂを例示している）２と、各プロセッサを割
り当てるためのタイムスロットを発生するタイムスロッ
ト割り当て回路Ｔとの一般的な接続構成を示している。
を介してアクセスする多数のプロセッサ群（４つのプロ
セッサＡ−Ｂを例示している）２と、各プロセッサを割
り当てるためのタイムスロットを発生するタイムスロッ
ト割り当て回路Ｔとの一般的な接続構成を示している。
従来、第５図においては第６図に示す如く固定的にタイ
ムスロットを割り当てていた。即ち、プロセッサＡ〜Ｄ
の順にタイムスロット（各プロセッサがメモリ１をアク
セスできる時間間隔）「１」〜「４」が割り当て回路Ｔ
からのタイムスロット信号によって割り当てられプロセ
ンサはこの順にメモリｌをアクセスする。
ムスロットを割り当てていた。即ち、プロセッサＡ〜Ｄ
の順にタイムスロット（各プロセッサがメモリ１をアク
セスできる時間間隔）「１」〜「４」が割り当て回路Ｔ
からのタイムスロット信号によって割り当てられプロセ
ンサはこの順にメモリｌをアクセスする。
第７図は第６図に示す従来のタイムスロット割り当てを
実現する具体的な回路を示しており、タイムスロット割
り当て回路Ｔはクロック信号を入力する４進カウンタ１
１とこれのリップルキャリ出力、即ちタイムスロット基
本信号を入力するシフトレジスタ１２とで構成される。
実現する具体的な回路を示しており、タイムスロット割
り当て回路Ｔはクロック信号を入力する４進カウンタ１
１とこれのリップルキャリ出力、即ちタイムスロット基
本信号を入力するシフトレジスタ１２とで構成される。
この従来のタイムスロット割り当て回路の動作波形図は
第８図に示されており、４進カウンタが４つのクロック
信号を入力する度に１つのリップルキャリ出力ＲＣを発
生し、これによりシフトレジスタ１２は順次４つのタイ
ムスロット信号ａ〜ｄを発生して行（。
第８図に示されており、４進カウンタが４つのクロック
信号を入力する度に１つのリップルキャリ出力ＲＣを発
生し、これによりシフトレジスタ１２は順次４つのタイ
ムスロット信号ａ〜ｄを発生して行（。
このようなタイムスロット割り当て方式の場合、各プロ
セッサのアクセス周期（アクセス間隔）にバラツキがあ
るときには、アクセス頻度が少ないブロセ、すに割り当
てられたタイムスロットにおいては実際にアクセスが行
われず、そのタイムスロットが無駄になるという問題点
があった。
セッサのアクセス周期（アクセス間隔）にバラツキがあ
るときには、アクセス頻度が少ないブロセ、すに割り当
てられたタイムスロットにおいては実際にアクセスが行
われず、そのタイムスロットが無駄になるという問題点
があった。
従って、本発明の目的は、１つのメモリを使用するプロ
セッサのアクセス頻度にバラツキがある場合、その頬度
に応じてタイムスロットを割り当て、その割り当て時間
の無駄を少な（したタイムスロット割り当て回路を提供
することである。
セッサのアクセス頻度にバラツキがある場合、その頬度
に応じてタイムスロットを割り当て、その割り当て時間
の無駄を少な（したタイムスロット割り当て回路を提供
することである。
第１図は１つのメモリｌを多数のプロセッサ群２がアク
セスする場合の本発明のタイムスロット割り当て回路３
の原理ブロック図を示し、この割り当て回路３は、りＱ
、り信号を人力して所定個数のタイムスロットを収容す
る所定周期のタイムスロット基本信号を発生するタイム
スロット基本信号発生手段３１と、このタイムスロット
基本信号からその所定周期で所定個数のタイムスロット
信号をクロック信号に対応して）１１１Ｎ次発生するタ
イムスロ７）信号発生手段３２と、その所定個数のタイ
ムスロット信号のうち少なくとも１つのタイムスロット
信号をその所定周期より長い周期にすべきプロセッサの
数だけ分割する分割手段（３３）と、を備えている。
セスする場合の本発明のタイムスロット割り当て回路３
の原理ブロック図を示し、この割り当て回路３は、りＱ
、り信号を人力して所定個数のタイムスロットを収容す
る所定周期のタイムスロット基本信号を発生するタイム
スロット基本信号発生手段３１と、このタイムスロット
基本信号からその所定周期で所定個数のタイムスロット
信号をクロック信号に対応して）１１１Ｎ次発生するタ
イムスロ７）信号発生手段３２と、その所定個数のタイ
ムスロット信号のうち少なくとも１つのタイムスロット
信号をその所定周期より長い周期にすべきプロセッサの
数だけ分割する分割手段（３３）と、を備えている。
第１図において、タイムスロット基本信号発生手段３１
はクロック信号を受けて所定個数のタイムスロットを収
容する所定周期のタイムスロット基本信号を発生し、こ
のタイムスロット基本信号を受けたタイムスロット信号
発生手段３２は同じ所定周期のタイムスロット信号をク
ロック信号に合わせて同じ所定個数だけ順次発生する。
はクロック信号を受けて所定個数のタイムスロットを収
容する所定周期のタイムスロット基本信号を発生し、こ
のタイムスロット基本信号を受けたタイムスロット信号
発生手段３２は同じ所定周期のタイムスロット信号をク
ロック信号に合わせて同じ所定個数だけ順次発生する。
分割手段３３はタイムスロット信号発生手段３２から出
力されるタイムスロット信号の内、少な（とも１つのタ
イムスロット信号をその所定周期より長い周期にすべき
プロセッサの数だけ分割する。これら種々の周期のタイ
ムスロット信号は対応するプロセッサに送られてメモリ
ｌをアクセスする。
力されるタイムスロット信号の内、少な（とも１つのタ
イムスロット信号をその所定周期より長い周期にすべき
プロセッサの数だけ分割する。これら種々の周期のタイ
ムスロット信号は対応するプロセッサに送られてメモリ
ｌをアクセスする。
第２図は、第１図に概念的に示した本発明のタイムスロ
ット割り当て回路の実施例を示すもので、プロセンサ群
２には例示として４つのプロセッサＡ−Ｄを用いている
。このタイムスロット割り当て回路３におけるタイムス
ロット基本信号発生手段３１はｎ進カウンタであるが、
この実施例ではタイムスロットの割り当てサイクルが３
として３進カウンタ３１ａ、を用いている。タイムスロ
ット基本信号発生手段３１に接続されたタイムスロット
信号発生手段３２にはシフトレジスタ３２ａを用いプロ
セッサの数に合わせて３つのタイムスロット（３号を得
る０分割手段３３は３進カウンタ３１ａの出力信号を１
／２分周する分周回路３３ａと、この分周信号によりシ
フトレジスタ３２ａの１つの（又は２つの）タイムスロ
ット信号を２倍の周期、即ち間隔を有するタイムスロッ
ト信号に分割し振り分けるセレクタ３３ｂと、で構成さ
れている。セレクタ３３ｂの具体的な回路図は第３図に
示されており、分周回路３３ａの出力は反転器ＩＮＶで
反転された後、第１のアンドゲートＡｌに入力されると
ともに第２のアンドゲートＡ２へは直接入力される。シ
フトレジスタ３２ａからのタイムスロット信号は第１及
び第２のアンドゲートＡ１及びＡ２の双方に入力されて
いる。
ット割り当て回路の実施例を示すもので、プロセンサ群
２には例示として４つのプロセッサＡ−Ｄを用いている
。このタイムスロット割り当て回路３におけるタイムス
ロット基本信号発生手段３１はｎ進カウンタであるが、
この実施例ではタイムスロットの割り当てサイクルが３
として３進カウンタ３１ａ、を用いている。タイムスロ
ット基本信号発生手段３１に接続されたタイムスロット
信号発生手段３２にはシフトレジスタ３２ａを用いプロ
セッサの数に合わせて３つのタイムスロット（３号を得
る０分割手段３３は３進カウンタ３１ａの出力信号を１
／２分周する分周回路３３ａと、この分周信号によりシ
フトレジスタ３２ａの１つの（又は２つの）タイムスロ
ット信号を２倍の周期、即ち間隔を有するタイムスロッ
ト信号に分割し振り分けるセレクタ３３ｂと、で構成さ
れている。セレクタ３３ｂの具体的な回路図は第３図に
示されており、分周回路３３ａの出力は反転器ＩＮＶで
反転された後、第１のアンドゲートＡｌに入力されると
ともに第２のアンドゲートＡ２へは直接入力される。シ
フトレジスタ３２ａからのタイムスロット信号は第１及
び第２のアンドゲートＡ１及びＡ２の双方に入力されて
いる。
従って、プロセフすＡ−Ｄへは、シフトレジスタ３２ａ
とセレクタ３３ｂとからタイムスロット信号が与えられ
る。
とセレクタ３３ｂとからタイムスロット信号が与えられ
る。
次に、本発明に係るタイムスロット割り当て回路の動作
を第４図に示した波形図とともに説明する。尚、説明の
便宜上、プロセッサＡ−Ｄのアクヤス頻度は、プロセッ
サＡ及びＢがプロセッサＣ及びＤの２倍とする（これは
予め測定しておく）。
を第４図に示した波形図とともに説明する。尚、説明の
便宜上、プロセッサＡ−Ｄのアクヤス頻度は、プロセッ
サＡ及びＢがプロセッサＣ及びＤの２倍とする（これは
予め測定しておく）。
クロ７り信号ＣＬＫは３進カウンタ３１ａで、３つのタ
イムスロットを収容した間隔、即ち周期を有するリップ
ルキャリ信号ＲＣ，即ちタイムスロット基本信号として
出力され、シフトレジスタ３２ａは３つのタイムスロッ
ト１３号ａ ％ Ｃ’をクロック信号に応じてＪ１１１
次発生する。
イムスロットを収容した間隔、即ち周期を有するリップ
ルキャリ信号ＲＣ，即ちタイムスロット基本信号として
出力され、シフトレジスタ３２ａは３つのタイムスロッ
ト１３号ａ ％ Ｃ’をクロック信号に応じてＪ１１１
次発生する。
タイムスロット信号ａ ”−ｃのうちタイムスロット信
号Ｃはセレクタ３３ｂに入力される。セレクタ３３ｂで
は、分周回路３３ａで１／２分周されたりップルキャリ
信号ＲＣを受け、タイムスロット信号Ｃ゛ とり７プル
キャリ信号ＲＣとを反転器ＩＮＶ、アンドゲートＡｌ及
びＡ２を用いて２つのタイムスロット信号Ｃ及びｄに分
割し振り分ける。従って、タイムスロット信号Ｃ及びｄ
の周期は３進カウンタ３１ａのりップルキャリ信号ＲＣ
の２倍の周期となる。
号Ｃはセレクタ３３ｂに入力される。セレクタ３３ｂで
は、分周回路３３ａで１／２分周されたりップルキャリ
信号ＲＣを受け、タイムスロット信号Ｃ゛ とり７プル
キャリ信号ＲＣとを反転器ＩＮＶ、アンドゲートＡｌ及
びＡ２を用いて２つのタイムスロット信号Ｃ及びｄに分
割し振り分ける。従って、タイムスロット信号Ｃ及びｄ
の周期は３進カウンタ３１ａのりップルキャリ信号ＲＣ
の２倍の周期となる。
これにより、プロセッサＡ〜Ｄには第４図に示したタイ
ムスロット割り当てが実現され、タイムスロット１には
プロセッサＡを割り当て、タイムスロット２にはプロセ
ッサＢを、そしてタイムスロット３にはアクセス頻度が
１／２のプロセッサＣとＤを交互に割り当てる。
ムスロット割り当てが実現され、タイムスロット１には
プロセッサＡを割り当て、タイムスロット２にはプロセ
ッサＢを、そしてタイムスロット３にはアクセス頻度が
１／２のプロセッサＣとＤを交互に割り当てる。
尚、上記の実施例においては、シフトレジスタ３２ａの
１つの出力を用いて２つの周期の長いタイムスロット信
号を得たが、予め分かっているアクセス頻度によっては
、２つの出力を用いて４つの周期の長いタイムスロット
信号を作ってもよ（、更にこれらの周期の長いタイムス
ロット信号を更に分割して周期の長い種々のタイムスロ
ット信号を作ることができる。また、分周回路３３ａの
分周率を変化させて周期を拡大してもよい。
１つの出力を用いて２つの周期の長いタイムスロット信
号を得たが、予め分かっているアクセス頻度によっては
、２つの出力を用いて４つの周期の長いタイムスロット
信号を作ってもよ（、更にこれらの周期の長いタイムス
ロット信号を更に分割して周期の長い種々のタイムスロ
ット信号を作ることができる。また、分周回路３３ａの
分周率を変化させて周期を拡大してもよい。
以上のように、本発明によれば、多数のプロセッサのア
クセス頻度に応じて各プロセッサのタイムスロットを割
り当てたので、無駄なタイムスロットを排除できアクセ
スを効率良く実行できアクセス時間が短縮できる効果が
ある。
クセス頻度に応じて各プロセッサのタイムスロットを割
り当てたので、無駄なタイムスロットを排除できアクセ
スを効率良く実行できアクセス時間が短縮できる効果が
ある。
第１図は本発明に係るタイムスロット割り当て回路の原
理ブロック図、 第２図は第１図におけるタイムスロット割り当て回路の
実施例を示すブロック図、 第３図は第２図に用いられるセレクタの具体的な回路例
を示す図、 第４図は第２図の本発明の実施例の動作波形図、第５図
はタイムスロット割り当て回路とプロセッサ群及びメモ
リユニットとの一般的な接続関係を示すブロック図、 第６図は従来のタイムスロットの割り当てを説明するた
めの図、 第７図は従来のタイムスロット割り当て回路の回路図、 第８図は第７図のタイムスロット割り当て回路の動作波
形図、である。 第１図において、 １はメモリ、 ２はプロセッサ群、 ３はタイムスロット割り当て回路、 ３１はタイムスロット基本信号発生手段で例えばカウン
タ３１ａ、 ３２はタイムスロット発生手段で例えばシフトレジスタ
３２ａ１ ３３は分割手段で例えば分周回路３３ａとセレクタ３３
ｂとで構成されるもの、 ＩＮＶは反転器、 Ａ１、Ａ２はアンドゲート、である。 尚、図中、同一符号は同−又は相当部分を示す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）第１図 ７、−３ 本発明のタイムスロット判りづで回路の冥肥例構成図第
２図 本発明て用し）ら札る亡しクタの回路図第３図 ２−′ タイムスロット別すヨで回路とプロＣツブ及び゛メモリ
ｔの一般田な罹膀関イ糸乏示す図 第５図 本発明のタイムスロット削り当て回路のタイムチｘ−ト
図第４図 タイムスロツｌ〜 ＋ ２３４ １
２３４征ヌのタイムスロットの削り当て万式丑ホず
図第６図 夜来のタイムスロット害すリ当で回路のブロック図第７
図
理ブロック図、 第２図は第１図におけるタイムスロット割り当て回路の
実施例を示すブロック図、 第３図は第２図に用いられるセレクタの具体的な回路例
を示す図、 第４図は第２図の本発明の実施例の動作波形図、第５図
はタイムスロット割り当て回路とプロセッサ群及びメモ
リユニットとの一般的な接続関係を示すブロック図、 第６図は従来のタイムスロットの割り当てを説明するた
めの図、 第７図は従来のタイムスロット割り当て回路の回路図、 第８図は第７図のタイムスロット割り当て回路の動作波
形図、である。 第１図において、 １はメモリ、 ２はプロセッサ群、 ３はタイムスロット割り当て回路、 ３１はタイムスロット基本信号発生手段で例えばカウン
タ３１ａ、 ３２はタイムスロット発生手段で例えばシフトレジスタ
３２ａ１ ３３は分割手段で例えば分周回路３３ａとセレクタ３３
ｂとで構成されるもの、 ＩＮＶは反転器、 Ａ１、Ａ２はアンドゲート、である。 尚、図中、同一符号は同−又は相当部分を示す。 特許出願人 富士通株式会社 代理人弁理士 森 １） 寛（外１名）第１図 ７、−３ 本発明のタイムスロット判りづで回路の冥肥例構成図第
２図 本発明て用し）ら札る亡しクタの回路図第３図 ２−′ タイムスロット別すヨで回路とプロＣツブ及び゛メモリ
ｔの一般田な罹膀関イ糸乏示す図 第５図 本発明のタイムスロット削り当て回路のタイムチｘ−ト
図第４図 タイムスロツｌ〜 ＋ ２３４ １
２３４征ヌのタイムスロットの削り当て万式丑ホず
図第６図 夜来のタイムスロット害すリ当で回路のブロック図第７
図
Claims (4)
- （１）１つのメモリ（１）を多数のプロセッサ群（２）
がアクセスする場合のタイムスロット割り当て回路（３
）において、 クロック信号に応答して所定個数のタイムスロットから
成る所定周期のタイムスロット基本信号を発生するタイ
ムスロット基本信号発生手段（３１）と、 該タイムスロット基本信号から前記所定周期で前記所定
個数のタイムスロット信号を前記クロック信号に対応し
て順次発生するタイムスロット信号発生手段（３２）と
、 前記所定個数のタイムスロット信号のうち少なくとも１
つのタイムスロット信号を前記所定周期より長い周期に
すべきプロセッサの数だけ分割する第３手段（３３）と
、 を備えたことを特徴とするタイムスロット割り当て回路
。 - （２）前記所定周期がｎ個のタイムスロットを収容し、
前記タイムスロット基本信号発生手段がｎ進カウンタ（
３１ａ）であり、前記タイムスロット信号発生手段が前
記タイムスロット基本信号からｎ個の前記所定周期のタ
イムスロット信号を発生するシフトレジスタ（３２ａ）
であり、前記分割手段が前記シフトレジスタのｎ個のタ
イムスロット信号の１つを前記ｎ進カウンタの出力信号
に応じて前記所定周期の２倍に拡大した２つのタイムス
ロット信号に分割する手段（３３ａ、３３ｂ）である特
許請求の範囲第１項に記載のタイムスロット割り当て回
路。 - （３）前記分割手段が、前記ｎ進カウンタの出力信号を
１／２分周する回路（３３ａ）と、該分周信号により前
記シフトレジスタから出力される１つのタイムスロット
信号を交互に選択して前記２つのタイムスロット信号を
発生するセレクタ（３３ｂ）と、で構成されている特許
請求の範囲第２項に記載のタイムスロット割り当て回路
。 - （４）前記セレクタが、前記シフトレジスタの１つの出
力タイムスロット信号と前記分周回路の出力信号の反転
信号を入力する第１のアンドゲート（Ａ１）と、前記シ
フトレジスタの１つの出力タイムスロット信号と前記分
周回路の出力信号を入力する第２のアンドゲート（Ａ２
）と、で構成されている特許請求の範囲第３項に記載の
タイムスロット割り当て回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141855A JPS62297963A (ja) | 1986-06-18 | 1986-06-18 | タイムスロツト割り当て回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61141855A JPS62297963A (ja) | 1986-06-18 | 1986-06-18 | タイムスロツト割り当て回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62297963A true JPS62297963A (ja) | 1987-12-25 |
Family
ID=15301732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61141855A Pending JPS62297963A (ja) | 1986-06-18 | 1986-06-18 | タイムスロツト割り当て回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62297963A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414816A (en) * | 1988-12-19 | 1995-05-09 | Nec Corporation | Data transfer apparatus having means for controlling the difference in speed between data input/output ports and memory access |
| JP2007508607A (ja) * | 2003-10-08 | 2007-04-05 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 複数のプロセッサと１つのメモリシステムを有するシステムのためのメモリインタフェース |
| JP2007164709A (ja) * | 2005-12-16 | 2007-06-28 | Casio Comput Co Ltd | 画像データ転送制御装置及び画像データ転送方法並びに該画像データ転送装置を有するカメラ |
| JP2016505992A (ja) * | 2013-01-07 | 2016-02-25 | マイクロン テクノロジー， インク． | 電力管理 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5544443Y2 (ja) * | 1975-11-08 | 1980-10-18 | ||
| JPS59148411A (ja) * | 1983-02-14 | 1984-08-25 | Rohm Co Ltd | 増幅回路 |
| JPS6079839A (ja) * | 1983-10-07 | 1985-05-07 | Nec Corp | 光受信回路 |
| JPS62115902A (ja) * | 1985-11-14 | 1987-05-27 | Nec Corp | 光受信回路 |
-
1986
- 1986-06-18 JP JP61141855A patent/JPS62297963A/ja active Pending
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| US10365703B2 (en) | 2013-01-07 | 2019-07-30 | Micron Technology, Inc. | Power management |
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