SU1003350A1 - Делитель частоты следовани импульсов - Google Patents

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ

Claims (2)

1. Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровой измерительной аппаратуры И1 ра изких частот. Известен Делитель частоты следовани  импульсов , содержащий счетчик импульсов, блок пам ти и злемент сравнени , одни входы которого соединены с соответствующими выходами разр дов счетчика импульсов, а другие с выходами блока пам ти, при зтом разр ды счетчика импульсов через злементы И соединены с соответствующими входами блока пам ти, а выход злемента сравнени  через элемент ИЛИ соединен с шиной сброса счетчика импульсов 1. Недостатком данного устройства  вл етс  его сложность при болыиих козффициентах делени , обусловленна  большим числом разр дов счетчика и блока пам ти и вследствие зтого низка  надежность. Наиболее близким по технической сущности к предлагаемому  вл етс  делитель частоты следовани  импульсов, содержащий счетчик импульсов, блок пам ти, элемент сравнени . первые входы которого соединены с выходами соответствующих разр дов счетчика импульсов , а вторые - с выходами блока пам ти, входы которого через злемент И соединены с разр дными выходами счётчика: импульсов, а триггер и дешифратор нулевого состо ни , входы которого соединены с разр дными выходами счетчика импульсов, а выход - с нулевым входом триггера, единичный .вход которого подключен к выходу элемента , сравнени , а выход через элемшт ИЛИ соединен с обнул ющим входом счетчика импульсов 2. Однако известное устройство имеет недостаточно высокую надежность из-за его возрастающей сложности при увеличении коэффициента Делени . Цель изобретени  - повышение надежности устройства. Дл  достижени  указанной цели в делитель частоты следовани  импульсов, содержаищй счетчик импульсов, вход которого подключен к входной шине, а разр дные выходы - к соответствующим входам первого элемента 3100 1совпадени , блок пам ти и первый триггер, введены второй триггер, сумматор по модулю два, второй элемент совпадени  и элемент запрета, первый вход которого соединен с выходом первого элемента совпадени  и первым входом второго элемента совпадени , второй вход - с входом счетчика импульсов, yi.pneл ющим входом блока пам ти, вторым входом вторюго элемента совпадени  и первыми входами первого и второго триггеров, вторые входы которых соединены соответственно с сигнальным выходом и выходом . переноса сум матора по модулю два, первый вход которого соединен с выходом блока пам ти, а второй вход - с выходом второго триггераJ второй вход которого подключен к третьему входу второго элемента совпадени , при этом выход первого триггера соединен с вто{и 1М входом блока пам ти, адресные входы которого соединены с соответствующими разр дными выходами счетчика импудьсов. На фиг. 1 представлена структурна  сХема устройства; на фиг. 2 временные диаграммы по сн ющие его работу на примере делител  частоты с коэффициентом делени  восемь. , Устройство содержит п-разр дньш счетчик 1 „ „ , импульсов, оперативный блок 2 пам ти, сумматор 3 по модулю два, триггеры 4 и 5, элементы 6 И 7 совпадени , элемент 8 запре-; та. Рассмотрим, работу устройства на примере делител  частоты с коэффициентом делени  восемь, у которого счетчик импульсов имеет только один двоичный разр д, а матрица оперативного блока пам ти состоит из двух  чеек На вход устройства поступает импульсный ,, .X ,, сигнал f (фиг. 2). С приходом каждого им ,f пульса счетчик 1 измен ет свое состо ние и происходит последовательный опрос всех  чеек блока 2. Импульс на выходе блока 2 ,, ч ( фиг. 2 в) соответствует состо нию опрацшва емой  чейки пам ти. Этот импульс суммируетс  в сумматоре 3 с импульсом, поступающим с выхода триггера 5 (фиг. 2г), на выходе сумматора 3 формируетс  импульс суммы (фиг. 2 д) и импульс переноса (фиг. 2 е). По окончании импульса f на выходе устройства происходит запись суммы в триггер 4 (фиг. 2 ж) и импульс переноса в триггер 5 (фиг. 2 г), а импульс с выхода триггера 4 переписываетс  в ту же опращиваемую  чейку блока 2. Эпюры 2 д и 2 и соо ветствуют сигналам соответствующих состо ний  чеек блока 2. Во врем  записи информации в блок 2 н4 его выходе присутствует сигнал логической единиш 1 (фиг. 2 в), счетчик 1 в . процессе работъ измен ет свое состо ние от О до 2 -1, при этом происходит последовательный опрос и изменение состо ний всех 4,.  чеек блока
2. 2. Элемент 6 из всех состо ний счетчика выдел ет одно, соответствующее значени м Х- - 1 ( i€ п). При этом сигнал на выходе элемента 6 d 1 . Элемент 8 формирует импульсный сигнал д. Тл d (фиг. 2 к) во врем  паузы между импульсами сигнала f, соответствующими переходу счетчика ,1 ю состо ни  2-1 в состо ние О, т. е. импульс 9 предшествует переходу счетчика 1 в состо ние 0. Триггер 5 сигналом g устанавливаетс  в состо ние логической ещ1пиш приходом . следующих 2 импульсов входного сигнала, за счет работы сумматора 3 „ триггеров 4 и 5, код в матрице блока 2 увеличиваетс  на единицу. Так на фиг. 2 g и 2 л моментам времени t - соответствуют состо ни   чеек пам ти t-, tjts У,О1 Таким образом, за период времени, соответствующий по влению 2 импульсов входного сигнала f , состо ние оперативного блока 2 пам ти измен етс  на единицу, а поскольiH е ку его емкость равна 2 бит, то переход из ... -ОИ ,„ ш п vki СОСТОЯНИЯ N 2 - I в состо ние N состо ни  IV 2 - I в состо ние N О „„«„.vo™.. „.™„ 7 i будет происходить через 2 периодов переполнени  счетчика I, т. е. через 2 тактов входного сигнала f. Переход блока 2 из состо ни  2 -1 в состо ние О сопровождаетс  сигналом переноса , совпадающим во, времени с MOMCtfTOM- перехода счетчика 1 в состо ние 0. Этот импульс выдел етс  элементом 7 и поступает на выход устройства. Следовательно, предлагаемое устройство, . содержащее п-разр дныи счетчик импульсов, . .„ 2ti.;vi имеет коэффициент делени  Поскольку при изменении п мен етс  только обьем счетчика 1 импульсов и число входов , элемента 6 совпадени , а степень интеграции матриц пам ти значительно больще, чем друbjtQTnUir nQKiraTU lUrlftUrArtK.Lr/ R/- T tTIfOtra. гах логических элементов, то при больщих значени х К обьем данного устройства значительно меньше, чем известного устройства. По сравнению с базовым объектом изобретение имеет более высокую надежность при коэффициентах делени  более 2, а также меньщий аппаратурный объем и потребл емую мощность. Формула изобретени  Делитель частоты следовани  импульсов, содержащий счетчик импульсов, вход которого подключен к входной щине, а разр дные . выходы - к соответствующим входам перво го элемента совпадени , блок пам ти и первый триггер, отличающийс  5100 тем, что, с целью повьпыенй  надежности устройства , в него введены второй -триггер, сумматор по модулю два, второй элемент совпадени  и элемент запрета, первый вход которого соединен с выходом первого элемента совпадени  и первым входом второго элемента совпадени , второй вход - с входом счетчика импульсов, управл ющим входом блока пам ти, вторым входом второго элемен та совпадени  и первыми входами первого и . второго триггеров, вторые входы которых соединены соответственно с сигнальным выходом И выходом переноса сумматора по модулю два, первый вход которого соединен с выхо

   фуг. 0 дом блока пам ти, а второй вход - с выхоЬ дом второго триггера, второй вход которого подключен к третьему входу второго элемента совпадени , при этом выход первого триггера соединен с вторым входом блока пам ти, адресные входы которого соединены с соответствующими разр дными выходами счетчика импульсов.. Источники шформацив, прин тые во- внимание при экспертизе 1.Авторское СССР JT 389629, кл. Н 03 К 21/06. 1969. 2.Авторское свидетельство СССР N 497734, кл. Н 03 К 23/OOifH 03 К 21/06.