SU1429113A1 - Генератор случайного процесса - Google Patents

Генератор случайного процесса Download PDF

Info

Publication number
SU1429113A1
SU1429113A1 SU864129467A SU4129467A SU1429113A1 SU 1429113 A1 SU1429113 A1 SU 1429113A1 SU 864129467 A SU864129467 A SU 864129467A SU 4129467 A SU4129467 A SU 4129467A SU 1429113 A1 SU1429113 A1 SU 1429113A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
register
generator
voltage
Prior art date
Application number
SU864129467A
Other languages
English (en)
Inventor
Александр Серафимович Кобайло
Юрий Владимирович Корженевич
Original Assignee
Минский радиотехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минский радиотехнический институт filed Critical Минский радиотехнический институт
Priority to SU864129467A priority Critical patent/SU1429113A1/ru
Application granted granted Critical
Publication of SU1429113A1 publication Critical patent/SU1429113A1/ru

Links

Landscapes

  • Analogue/Digital Conversion (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении моделирующей аппаратуры дл  решени  задач исследовани  и оптимизации структуры сложных систем, дл  автоматизации испытаний на вибрационные, ударные и другие вчцы воздействи . Цель изобретени  - упрощение генератора. Генератор содержит датчик 1 равномерно распределенных случайных чисел, два блока 2, 11 пам ти, генератор 3 импульсов , два делител  4, 12 частоты, три регистра 8, 9, 18, регистр 19 пам ти, два триггера 13, 14, формирователь 17 импульсов, два счетчика 5,10 импульсов, два преобразовател  6,7 код - напр жение, элемент И 15, элемент ШШ 16, блок 20 сз мматоров по модулю два. Поставленна  цель достигаетс  за счет введени  новых § блоков и функциональных св зей, 1 ип. СО

Description

4
ю
со
Изобретение относитс  к вычислительной технике и может быть использовано при построении моделирующей аннаратуры дл  решени  задач исследо вани  и оптимизации структуры сложны систем, дл  автоматизации испытаний на вибрационные, ударные, электрические и другие виды воздействий.
Цель изобретени  - упрощение гене ратора.
На чертеже представлена структурна  схема генератора.
Генератор содержит датчик 1 равномерно распределенных: случайных чисел, блок 2 пам ти, генератор 3  мпульсов, делитель 4 частоты, счетчик 5 импульсов, преобразователи 6 и 7 код - напр жение, регистры 8 и 9 счетчик 10, блок 11 пам ти, делитель
12частоты, триггеры 13 и 14, элемент И 15, элемент ИЛИ 16, формирователь 17 импульсов, регистр 18, регистр 19 пам ти, блок 20 сумматоров по модулю 2.
Генератор работает следующим образом .
На каждом цикле работы происходит развертывание во времени посто нного периода, формирование на этом периоде импульса со случайной длительностью , амплитудой и пол рностью и определение случайных параметров импульса следующего цикла. Начало развертывани  константы соответствует началу формировани  импульса. Сигналом дл  начала очередного i-ro цикла  вл етс  установка триггера 13 в единичное- состо ние. В это врем  в регистр 9 заноситс  код, определ ющий длительность i-ro импульса выходног процесса, в регистр 19 - код, задающий амплитуду этого импульса, тригге 14 устанавливаетс  в случайное равноверо тное состо ние, определ ющее пол рность i-ro импульса случайного процесса, а в счетчик 5 из регистра 19 заноситс  код константы, заданной на все врем  данного режима генерации и записанной в регистр 18 при настройке устройства.
Тактовые импульсы с выхода генератора 3 импульсов через делитель 4 частоты поступают, на вычитающий вход счетчика 5, производ  последователь- ное вычитание единиц из этого счетчика . Единичное состо ние триггера
13обуславливает прохождение тактовых импульсов через элемент И 15 на
5
0
0
5 0
0 5
е
5
0
информационный вход делител  12 частоты , осуществл ющего деление тактовой частоты с коэффициентом, код которого хранитс  в регистре 9. Счетчик 10 формирует последовательно адреса дл  блока 11 пам ти, по которым производитс  считывание кодов, задающих форму выходного импульса, считанные из блока 11 пам ти коды занос тс  в регистр 8. С выхода регистра 8 коды поступают на вход блока 20 и без преобразовани  поступают на младшие разр дные входы преобразовател  6 код - напр жение в том случае, если триггер 14 находитс  в единичном состо нии или инвертируетс  блоком 20, если триггер 14 установлен в нулевое состо ние. Сигнал с пр мого выхода триггера 14 поступает на стар- П1ий разр дный вход преобразовател  6 код - напр жение, который работает в бипол рном режиме. Нулевой уровень на выходе преобразовател  6 формируетс  при коде, содержащем единицу в старшем разр де и нули во всех остальных разр дах. Таким образом, при наличии нул  в старщем разр де, нули - во всех остальных разр дах. Таким образом, при наличии нул  в старшем разр де преобразовател  6 на его выходе формируетс  отрицательное напр жение и дл  сохранени  правильности формы выходного импульса коды, поступающие во все его остальные, кроме старщего разр ды, дотганы быть в этом случае.проинвертйрованными. На выходе преобразовател  7 код-напр жение формируетс  напр жение, пропорционсшьное напр жению на его входе опорного напр жени  и усиленное в соответствии с кодом, хран -. щимс  на прот жении данного цикла в третьем регистре 18.
Из блока 11 пам ти последовательно считываютс  коды всех его  чеек, эти коды через первый регистр 8 и блок 20 поступают поочередно на вход преобразовател  6 и на выходе устройства формируетс  импульс, форма которого определ етс  значением кодов, считываемых из блока 11 пам ти, амплитуда - кодом, хран щимс  в регистре 18, длительность - коэффициентом делени  делител  12 частоты, код которого хранитс  в регистре 9,
а пол рность -состо ние триггера 14. Б результате по влени  импульса на выходе переполнени  счетчика 10
происходит установка нулевого сое- то ни  триггера 13, вследствие чего запрещаетс  прохождение тактовых импульсов на вход делител  12 частоты и формирование импульса на выходе устройства заканчиваетс .
Далее следует формирование паузы в течение времени, равного интервалу между моментом по влени  сигнала на выходе переполнени  счетчика 5 и моментом формировани  сигнала на выходе переполнени  счетчика 10. В результате последовательного вычитани  единиц счетчик 5 постепенно уменьшает свое состо ние. При этом на выходе устройства устанавливаетс  нулевой уровень, дл  этой цели в
.последней  чейке блока 2 пам ти должен быть записан нулевой код. При достижении счетчиком 5 нулевого состо ни  по следующему тактовому импульсу на его выходе переполнени  формируетс  сигнал, по которому происходит генераци  случайного числа,
.считывание по сформированному случайному адресу кода амплитуды дл  i + 1-го цикла работы из блока 2 пам ти и занесение этого кода в регистр 18. По заднему фронту импульса по вившегос  на выходе переполнени  счетчика 5 на выходе формировател  17 импульсов формируетс  импульс, по которому происходит генераци  нового случайного числа, считывание по сформированному случайному адресу из блока 2 пам ти кода, задающего длительность импульса на i + 1-м цикле работы, занесение этого кода в регистр 9, установка случайного равноверо тного состо ни  триггера 14 и запись в реверсивный счетчик 5 кода константы из четвертого регистра 19.
Кроме того, происходит установка единичного состо ни  триггера 13, в результате чего разрешаетс  прохождение тактовых импульсов на вход второго делител  12 частоты и начинаетс  i + 1-и цикл работы устройства.

Claims (1)

  1. Формула изобретени 
    Генератор случайного процесса, содержащий датчик равномерно распределенных случайных чисел, генератор импульсов, выход которого соединен с входом первого делител  частоты, первый и второй регистры, первьй и второй счетчики импульсов, первый и вт(з- рой блоки пам ти, третий регистр, выход которого соединен с информационным входом первого преобразовател  код - напр жение, отличающийс  тем, что, с целью упрощени  генератора он содержг.т первый и второй триггеры, формирователь импульсов, элемент ИЛИ, элемент И, второй делитель частоты, второй преобразователь код - напр жение, регистр пам ти, блок сумматоров по модулю два, причем выход первого разр да датчика равномерно распределенных случайных чисел соединен с мнфор- мационным входом первого триггера,, вход синхронизации которого соединен с выходом формировател  :1мпульсов s
    первым входом элемента ИЛИ,, входе:/ синхронизации первого регистра м подключен к первому входу Чтение первого блока пам ти, выход первого регистра соединен с входом задани 
    коэффициента делени , второго делител  частоты, информациомный вход которого соединен с выходом элемента И, первьй вход которого с седине -: с выходом генератора тглульсов., ннверсный выход первого триггера соединен с первым входом блока сут- матерОБ по модулю два, выходь; которо -о соединены с младшими разр дными входами второго преобразовател  код - наприжение , старший разр дный вход кото-- рого соединен с пр мьм выходом первого триггера, выход второго преобразовател  °код - напр жение соединен с входом задани  опорного напр жени 
    первого преобразовател  код - напр жение , выход которого  вл етс  выходом генератора, выход датчика равномерно распределенных случайных чисел соединер; с адресным входом первого блока пам ти, второй вход Чтение которого соединен с вторым входом элемента ИШ1, выход переполнени  второго счетчика соединен с входом установки в I второго триггера , входом синхронизации третьего регистра, входом формировател  импульсов и подключен к выходу переполнени  второго счетчика, выход элемента ИЛИ соединен с входом Опрос
    датчика равномерно распределенных случайных чисел, выход первого блока пам ти соединен с информационньми входами первого и третьего регистров, выход второго делител  частоты сое514291136
    ;динен с входом синхронизации второго о второго триггера, выход которого
    ;регистра и второго блока пам ти исоединен с вторым входом элемента И,
    .:подключен к входу первого счетчика,выход первого делител  частоты соеди:информационный выход которого соеди-нен с вычитающим входом второго счет:нен с адресным входом второго блокачика, вход предварительной установки
    ;пам ти, выход которого соединен скоторого соединен с выходом регист информационным входом второго регист-ра пам ти, выход второго регистра
    ipa, выход переполнени  первого счет-соединен с вторым входом блока сумIчика соединен с входом установки в Qматоров по модулю два.
SU864129467A 1986-08-29 1986-08-29 Генератор случайного процесса SU1429113A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864129467A SU1429113A1 (ru) 1986-08-29 1986-08-29 Генератор случайного процесса

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864129467A SU1429113A1 (ru) 1986-08-29 1986-08-29 Генератор случайного процесса

Publications (1)

Publication Number Publication Date
SU1429113A1 true SU1429113A1 (ru) 1988-10-07

Family

ID=21261067

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864129467A SU1429113A1 (ru) 1986-08-29 1986-08-29 Генератор случайного процесса

Country Status (1)

Country Link
SU (1) SU1429113A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Автюрское свидетельство СССР № 517018, кл. G 06 F 1/02, 1976. Авторское свидетельство СССР № 1022161, кл. G 06 F 7/58, 1982. *

Similar Documents

Publication Publication Date Title
SU1429113A1 (ru) Генератор случайного процесса
SU1377869A2 (ru) Устройство дл моделировани отказов в системах
SU1427365A1 (ru) Генератор случайного процесса
SU1388858A1 (ru) Генератор случайного процесса
SU1195433A1 (ru) Преобразователь последовательности импульсов
SU1529293A1 (ru) Устройство дл формировани тестовой последовательности
SU1234878A1 (ru) Генератор шкалы частот электромузыкального инструмента
SU1049867A1 (ru) Устройство дл формировани последовательностей управл ющих сигналов
SU1003350A1 (ru) Делитель частоты следовани импульсов
SU1529223A1 (ru) Устройство дл фиксации сбоев
SU1598135A1 (ru) Умножитель частоты следовани импульсов
SU1737712A1 (ru) Многоканальный таймер
SU1420648A1 (ru) Формирователь импульсных последовательностей
SU1444744A1 (ru) Программируемое устройство дл вычислени логических функций
SU1370754A1 (ru) Устройство дл контрол импульсов
SU1287254A1 (ru) Программируемый генератор импульсов
SU1322219A1 (ru) Селектор сигналов проверки времени
SU841061A1 (ru) Устройство дл контрол блоковпАМ Ти
SU830377A1 (ru) Устройство дл определени кодаМАКСиМАльНОгО чиСлА
SU1247889A1 (ru) Многоканальное измерительное устройство дл цифровой фильтрации
SU520703A1 (ru) Устройство дл преобразовани параллельного кода в последовательный
SU1311008A1 (ru) Перестраиваемый селектор импульсных последовательностей
SU1709310A1 (ru) Умножитель частоты
SU508925A1 (ru) Аналого-цифровой преобразователь
SU594501A1 (ru) Компаратор