SU1275761A2 - Делитель частоты следовани импульсов - Google Patents
Делитель частоты следовани импульсов Download PDFInfo
- Publication number
- SU1275761A2 SU1275761A2 SU853888857A SU3888857A SU1275761A2 SU 1275761 A2 SU1275761 A2 SU 1275761A2 SU 853888857 A SU853888857 A SU 853888857A SU 3888857 A SU3888857 A SU 3888857A SU 1275761 A2 SU1275761 A2 SU 1275761A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- state
- pulse
- counter
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение может быть использовано в устройствах автоматики и вычислительной техники и вл етс дополнительным к авт.св. № 1003350. Цель изобретени - повьппение надежности работы устройства. С этой целью в него введены триггер 4, элемент ИЛИ 6и шина 13 сброса. Кроме того, устройство содержит оперативное запоминающее устройство 1, триггеры 2 и 3, сумматор 5 по модулю два, элементы И 7и 8, элемент 9 ЗАПРЕТ, счетчик 10 импульсов, входную шину 11, выходную шину 12. Устройство обеспечивает данное значение коэффициента делени , начина с момента окончани импульса сброса на шине 13. 2 ил.
Description
(Л
с
ю
СП
05
N
и.г.1
«12
Изобретение относитс к импульсной технике, и может быть использовано в устройствах автоматики и вычислительной техники и вл етс усовершенствованием устройства по авт.св, № 1003350-.
Цель изобретени - повышение надежности .
На фиг.1 приведена электрическа функциональна схема устройства; на фиг.2 - временные диаграммы, по сн ющие его работу,
Делитель частоты следовани импульсов содержит запоминающее устрой ство 1, три триггера 2-4, сумматор 5 по модулю два,элемент Ш1И6, два элемента И 7 и 8, элемент ЗАПРЕТ 9, счетчик 10 импульсов, счетный вход которого соединен с входной шкной 11 и с управл ющим входом оперативного запоминающего устройства 1, разр дные выходы - с соответствующими входами первого элемента И 7 и с соответствующими адресными входами оперативного запоминающего устройства 1, выход которого соединен с первым входом ,. сумматора 5 по модулю два, сигнальный выход которого соединен с первым входом первого триггера 2, выход переноса - с первым входом второго элемента И 8 и с информационным входом второго триггера 3,. выход которого соединен с вторым входом сумматора 5 по модулю два, счетный вход- с вторым. входом первого триггера 2, с вход1 ой шиной 11 S, с первым входом элемента рАПРЕТ 9 и с вторым входом второго элемента И 8, выход кторого соединен с выходной шиной t2p третий вход с выходом первого элемента И 7 и с вторым входом элемента ЗАПРЕТ 9, выход которого соединен с входом запуска второго и дополнительного триггеров 3 и 4, причем вход сброса дополнительного триггера 4 соединен с входом сброса второго триггера 3, с входом сброса счетчика 10 импульсов и с шиной 13 сброса, котора соединена с первым входом элемента ИЛИ 6, выход которого соединен с информационным входом оперативного запоминающего устройства 1 i, второй вход - с выходом первого триггера 2, третий вход которого соединен с выходом дополнительного триггера 4.
Рассморим работу устройства на примере делител частоты с коэффициентом делени восемь,-у которого счет57611
чик 10 импульсов имеет только один двоичный разр д, а оперативное запоминающее устройство 1 состоит из двух чеек. На шину 11 поступает им5 пульсный сигнале частотойf (фиг.2й) .С приходом каждого импульса счетчик 10 измен ет свое состо ние (фиг.25). Импульс на выходе устройства 1 , (фиг,2||) соответствует состо нию оп0 рашиваемой чейки пам ти. Этот импульс суммируетс в сумматоре 5 с импульсом , поступающим с выхода триггера 3 (фиг.2г), при этом на сигнальном выходе сумматора 5 формируетс
15 импульс суммы (фиг.2а), а на выходе переноса сумматора 5 формируетс импульс переноса (фиг.2е).
По окончании входного импульса
20 на шине 11 происходит запись суммы в триггер 2 (фиг.2) и импульса переноса в триггер 3 (фиг.2г), а импульс с выхода триггера 2 через элемент 6 (фиг.2с) переписываетс в ту же оп25 рашиваемую чейку устройства 1
(фиг.2,и). Во врем записи информации в устройство 1 на его выходе присутствует сигнал логической единицы (фиг.2ь), счетчик 10 в процессе ра30 боты измен ет свое состо ние от О до 2 - 1, где п - количество разр дов счетчика 10, при этом происходит последовательный опрос и изменение состо ний всех чеек устройства 1.
3 Элемент 7 из всех состо ний счетчика вьщел ет одно, соответствующее значению 2 - 1. При этом сигнал на выходе элемента 7 а. 1. Элемент 9 формирует импульсный сигнал g fAd
40 (фиг.2к) во врем паузы между импульсами сигнала f, соответствующими переходу счетчика 10 в состо ние О, т.е. импульс g предшествует переходу счетчика 10 в состо ние О. Триггер
д 3 сигналом g устанавливаетс в состо ние 1 (фиг.2-г) и с приходом следующих 2 импульсов входного сигнала , за счет работы сумматора 5 и триггеров 2 и 3, код в матрице устройства 1 увеличиваетс на 1, Так на фиг. 24,0 моментам времени t - t соответствуют состо ни чеек пам ти
,,t4
У1 О 1 О 1
У2 О
О
Claims (1)
1 Таким образом, за период времени, соответствующий по влению 2 импульсов входного сигнала f, состо ние устройства 1 измен етс на 1, а поскольку его емкость равна 2 бит, то число состо ний устройства 1 равно 2 , а значит, переход из состо ни N 1 в состо ние N О будет происходить через 2 периодов переполнени счетчика 10, т.е. через 2 тактов входного сигнала частотой f. Переход устройства 1 из состо ни 2 - 1 в состо ние О сопровождаетс сигналом переноса (фиг.2е) совпадающим во времени с моментом перехода счетчика 10 в состо ние О Этот импульс выдел етс элементом 8 и поступает на шину 12 (фиг.2л). Сле довательно, устройство, содержащее п-разр дный счетчик импульсов, имеет коэффициент делени К 2 . Сигнал сброса (фиг.2м) на шине 13 устанавливает в начальное состо ние счетчик 10 (фиг.25), триггер 3 (фиг.2г) и триггер 4 (фиг.2н), который удерживает в нулевом состо нии триггер 2 (фиг.2ж). После прохождени первых 2 им- , пульсов входного сигнала триггер 4 сигналом с выхода элемента 9 перебра сываетс в единичное состо ние (фиг.2н), и триггер 4 переключаетс в зависимости от информации на сигнальном выходе сумматора 5 (фиг.2ж,). Сигнал сброса также через элемент 6 записывает 1 в нулевую чейку устройства 1 (фиг.2о). Это необходимо потому, что опрос чеек устройства 1 происходит последовательно в течение цикла работы счетчика 10 и указанным способом ликвидируетс отставание выходного импульса устройства на один цикл работы счетчика 10. Таким образом, устройство обеспечивает заданное значение коэффициента делени , начина с момента окончани импульса сброса на шине 13. Формула изобретени Делитель частоты следовани импульсов по авт.св. № 1003350, отличающийс тем, что, с целью повышени надежности работы, в него введены дополнительный триггер, элемент ИЛИ и шина сброса, котора соединена с входом сброса счетчика импульсов, с входами сброса второго и дополнительного триггеров, вход запуска последнего из которых подключен к входу запуска второго триггера , и с первым входом элемента ИЛИ, включенного между выходом первого триггера, вход запуска которого соединен с выходом дополнительного триггера и информационным входом оперативного запоминающего устройства.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853888857A SU1275761A2 (ru) | 1985-04-05 | 1985-04-05 | Делитель частоты следовани импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853888857A SU1275761A2 (ru) | 1985-04-05 | 1985-04-05 | Делитель частоты следовани импульсов |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1003350 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1275761A2 true SU1275761A2 (ru) | 1986-12-07 |
Family
ID=21174804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853888857A SU1275761A2 (ru) | 1985-04-05 | 1985-04-05 | Делитель частоты следовани импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1275761A2 (ru) |
-
1985
- 1985-04-05 SU SU853888857A patent/SU1275761A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1003350, кл. Н 04 В 3/46, 13.11.81. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1275761A2 (ru) | Делитель частоты следовани импульсов | |
JPS6037961U (ja) | デイジタル2値グル−プ呼出回路装置 | |
JPS5935533B2 (ja) | 非同期型数値制御計数器 | |
US4190892A (en) | Zero suppressing system for electronic device | |
SU1196838A1 (ru) | Устройство дл формировани кодовых последовательностей | |
SU1338059A1 (ru) | Счетчик импульсов | |
SU1529207A1 (ru) | Устройство дл ввода цифровой информации | |
SU1177910A1 (ru) | Устройство для формирования четверично-кодированных последовательностей | |
SU824191A1 (ru) | Устройство дл задержки сигналов | |
SU1262470A1 (ru) | Генератор функций Уолша | |
SU1277087A1 (ru) | Устройство дл сравнени чисел | |
SU1076950A1 (ru) | Регистр сдвига | |
SU1273923A1 (ru) | Генератор импульсов со случайной длительностью | |
SU387524A1 (ru) | Распределитель импульсов | |
SU1529421A1 (ru) | Формирователь импульсной последовательности | |
SU1531086A1 (ru) | Арифметико-логическое устройство | |
SU437061A1 (ru) | Генератор цепеей маркова | |
SU598226A1 (ru) | Устройство дл синхронизации контрольного и эталонного цифровых сигналов | |
SU1659986A1 (ru) | Линейный интерпол тор | |
SU1689948A1 (ru) | Генератор случайных чисел | |
SU1049867A1 (ru) | Устройство дл формировани последовательностей управл ющих сигналов | |
RU1798901C (ru) | Однотактный умножитель частоты | |
SU1300470A1 (ru) | Микропрограммное устройство управлени | |
SU1624699A1 (ru) | Преобразователь кода системы остаточных классов в позиционный код | |
SU984001A1 (ru) | Генератор псевдослучайных последовательностей импульсов |