RU1793548C - Устройство дл преобразовани двоичного кода в код по модулю К - Google Patents

Description

Изобретение относитс  к-автоматике и вычислительной технике и может быть использовано в системах передачи и обработки информации.

Наиболее близким по технической сущности к за вл емому  вл етс  устройство преобразовани  двоичного кода в код по модулю К, содержащее преобразователь параллельного кода в последовательности импульсов , группу элементов И, груг-пу узлов подсчета единиц по модулю К, генератор тактовых импульсов, счетчик по модулю К, элемент И, первый и второй элементы ИЛИ и блок управлени .

Недостатками известного устройства  вл ютс  низкое быстродействие и узка  область применени .

Целью изобретени   вл етс  повышение быстродействи  vi расширение области применени  путем обеспечени  возможности изменени  величины модул  К.

На фиг. 1 приведена структурна  схема устройства дл  преобразовани  двоичного

кода в код по модулю К; на фиг. 2 - структурна  схема блока управлени ; на фиг. 3 - структурна  схема первого дешифратора.

Устройство дл  преобразовани  двоичного кода в код по модулю К (фиг. 1) содержит входной регистр 1. регистр 2 пам ти, коммутатор 3, блок 4 вычитани , второй и первый мультиплексоры 5 и 6, блоки 7i-7p-i умножени , сумматоры 8;-8ic-2, блоки сравнени , первый и второй дешифраторы 10 и 11, блок 12 управлени , группу выходных узлов 13о 13р-1. информационный вход 14, группу 15 первых установочных входов, вход 16 запуска, группу 17 вторых установочных входов, первый и второй выходы 18, 19 блока управлени , выходы 20 устройства, выходы 21 i-21k-i блоков сравнени .

Блок 12 управлени  (фиг. 2) содержит триггер 22, генератор 23 тактовых импульсов , вычитающий счетчик 24, дешифратор 25, три элемента ИЛИ 26-28. формирователь 29 импульсов, два элемента 30, 31 задержки , элемент И 32.

ел

с

VI ч

W

01

J

Первый дешифратор 10 (фиг. 3) содержит группу элементов НЕ 33i-33k-i, группу элементов И и шифратор 35.

Устройство работает следующим образом .

Перед началом работы по входам 15 в регистр 2 пам ти заноситс  двоичный код модул  результирующего выходного кода - число К (например, при в регистр 2 заноситс  код 110). После его занесени  и по влени  числа К на входах блоков умножени  на их выходах формируютс  коды степеней модул  К. так как всегда на первый информационный вход мультиплексора 6 подаетс  .код 0...01, на группах входов мультиплексора 6 с второй по р-ю присутствуют двоичные коды: К°, К1, К2, .... . В счетчик 24 блока 12 заноситс  код Р-Т, определ ющий разр дность выходного К- ичного кода (цепи начальной записи не показаны на фиг. 1, 2). Сигналы с выхода счетчика 24 обеспечивают до начала работы формирование на выходе мультиплексора 6 кода . Этот код позвол ет формировать на выходах сумматоров 8 коды соответственно . ,....(К-1)/Кр , которые подаютс  на первые входы блоков 9 сравнени , на вторые входы блоков 9 подаетс  код исходного числа с входного регистра 1 {до запуска - произвольное, например нулевое, число). Все числа в данном устройстве представлены в виде их двоичных эквивалентов.

Перед запуском устройства на входах 14 устанавливаетс  код исходного преобразуемого числа.

В работу устройство запускаетс  импульсом на входе 15, который в течение своей длительности переключает коммутатор так, что на его выходы поступает код с входов 14. Импульс запуска сбрасывает содержимое выходных узлов 13, выполненных , например, в виде регистров пам ти. В блоке управлени  импульс запуска устанавливает в 1 триггер 22. разрешающий работу генератора 23 тактовых импульсов, а также, проход  через элемент ИЛИ 26, формирователь 29 импульсов по выходу 19 записывает код исходного числа в регистр 1. Исходное число поступает на вторые группы входов блоков 9 сравнени , формирующих единичные сигналы в том случае, когда код из регистра 1 меньше кода с соответствующего сумматора 3 (этот сигнал формируетс  на выходе 21, выходе типа меньше). Если число с регистра 1 больше или равно коду с сумматора, на выходе 21 нулевой потенциал .

В дешифраторе 10 (фиг. 3) элементы НЕ 33 и И 34 преобразуют совокупность входных сигналов о позиционный единичный

код. в котором место единицы соответствует числу от О до К-1. что и  вл етс  единичным кодом коэффициента в результирующем коде старшего разр да выходного числа на первом этапе - степени Кр . Шифратор 35 преобразует этот единичный код в двоичный и выдает его одновременно на информационные входы всех узлов 13 (заметим.что совокупность сигналов с выходов 21 всегда имеет вид 0...01...1, в крайних случа х - 1...1 и 0...0).

Сигнал запуска, пройд  через элемент ИЛИ 27 и элемент 31 задержки, поступает на разрешающий вход дешифратора 11, на

5 информационных выходах которого формируетс  номер разр да (начина  с р-1-го), в который необходимо записать сформированный в блоке 10 коэффициент. Длительность задержки элемента 31 выбираетс 

0 тем. чтобы закончились переходные процессы в блоках 9 и 10. На первом этапе работы (от импульса запуска), так как счетчик 24 находитс  в состо нии Р-1, формируетс  сигнал на (р-1)-м выходе блока 11 и получен5 ный коэффициент К-ичного кода записываетс  в (р-1)-й выходной узел 13. На этом заканчиваетс  первый этап (анализ старшего разр да выходного кода) работы устройства . Последующие этапы проход т под

0 управлением в качестве запускающих импульсов с генератора 23. Их особенности.

Еще до момента формировани  первого тактового импульса с генератора 23 коэффициент с выхода дешифратора 10 поступает

5 на управл ющие входы мультиплексора 5 и коммутирует на его выходы содержимое соответствующего сумматора 8 (либо нулевой код с первой группы информационных входов мультиплексора 5 при нулевом соответ0 ствующем коэффициенте данного разр да К-ичного кода). Этот код с выхода блока 5 поступает на вход вычитаемого блока 4, на вход уменьшаемого которого посто нно поступает код числа с выхода регистра 1. На

5 выходах блока 4 формируетс  код разности этих чисел и, так как запускающий импульс уже закончилс , через коммутатор поступает на информационные входы регистра 1. Импульс с генератора 23, проход  через

0 элементы ИЛИ 26. задержки 29 осуществл ет запись полученной разности .в регистр 1. После этого, проход  через элемент 30 задержки (длительность задержки которого больше, чем соответствующа  длительность

5 элемента 29), декрементирует содержимое счетчика 24. после чего на выходе мультиплексора 6 формируетс  двоичный код следующего , меньшего разр да степени К (на втором этапе - код Кр и т.д.). Блоки 8 и 9 работают аналогично первому этапу, но с

новыми кодами. На выходе блока 10 формируетс  аналогично новое - дл  следующего разр да выходного кода - значение коэффициента . Дешифратор 11 по группе входов готов подключить следующий (на втором этапе (Р-2)-й) блок 13 к выходу блока 10, т.е. организовать запись. Импульс с генератора 23 через элементы 30, ИЛИ 27 и 31 формируетс  на выходе 18 блока 12. По этому сигналу осуществл етс  запись следующего коэффициента в следующий узел 13. Далее работа с каждым тактовым импульсом проходит аналогично.

В общем случае функционирование устройства требует Р тактов работы генерато- рэ 23. Однако преобразование может завершитьс  и раньше.

В том случае, когда на любом этапе работы устройства число, записанное в регистр 1, в точности равно числу с выходов одного из сумматоров 8, по вл етс  сигнал на выходе Равно соответствующего блока 9 сравнени . Этот сигнал поступает в блок

12 управлени  на элемент ИЛИ 28 и далее на элемент И 32. В момент записи соответ- ствующего коэффициента в выбранный узел

13 формируетс  сигнал на выходе элемента И 32, устанавливающий счетчик 24 вновь в состо ние Р-1 и сбрасывающий триггер 22 в нулевое состо ние, после чего работа заканчиваетс .

В обычном случае работа заканчиваетс  после перехода счетчика 24 в нулевое состо ние , на которое настроен дешифратор 25, выдающий сигнал, который через элементы ИЛИ 28 и И 32 осуществл ет ранее описанные действи . Сигнал окончани  работы может выдаватьс  пользователю, например, с выхода элемента И 32.

Число блоков 7, 13 и прочие параметры устройства, св занные с разр дностью К- ичного кода - числом Р - выбираютс  из следующих соображений. Пусть максимальное двоичное число, преобразуемое устройством , равно NMSKC- пусть минимальный модуль дл  устройства - КМин. В этом случае значение Р выбираетс  из выражени  Кминр Ммакс. При смене модул  достаточно в регистре 2 сменить значение К.

Новый цикл преобразовани  определ етс  подачей импульса на вход 15 запуска, до этого момента новое число должно подэ- ватьс  на входы 14 устройства.

Если необходимо получить не само число по модулю К, а остаток от входного двоичного числа по модулю К, достаточно проигнорировать информацию в узлах 13, а по окончании работы устройства проанализировать содержимое узла 13о, в этом блоке после преобразовани  и содержитс  остаток .

Таким образом, за вл емое устройство позвол ет осуществить все функции прототипа , однако затрачивает на операцию преобразовани  лишь Р тактов работы, в то врем  как прототип требует более Рх К тактов . Кроме того, за вл емое устройство позвол ет измен ть модуль выходного кода простым способом, в то врем  как прототип требует замены большей части блоков, будучи жестко настроенным на определенный модуль.

Claims (1)

1. Формула изобретени 

   Устройство дл  преобразовани  двоичного кода в код по модулю К, содержащее блок управлени , входной регистр, регистр пам ти и Р выходных узлов, где Р - разр дность кода по модулю К, отличающеес  тем, что, с целью повышени  быстродействи  и расширени  области применени  путем обеспечени  возможности изменени  величины модул  К. в него введены блок вычитани , коммутатор, первый (Р-1)-й блоки умножени , первый и второй мультиплексоры , первый и второй дешифраторы (К-2) сумматоров, и (К-1) блоков сравнени , первые информационные входы коммутатора  вл ютс  информационными входами устройства , управл ющий вход коммутаторе объединен с первым входом блока управлени , входами сброса всех выходных узлов и  вл етс  входом запуска устройства, первые информационные входы первого мультиплексора обьединены с первыми входами всех блоков умножени  и вторыми входами первого блока умножени  и  вл ютс  первыми установочными входами устройства, вторые информационные входы первого мультиплексора  вл ютс  вторыми установочными входами устройства, входы с 1-го блока умножени  (где , P-2) соединены с (к2)-ми информационными входами первого мультиплексора и вторыми входами (1+1)- го блока умножени , выход (Р-1)-го блока умножени  подключен к (Р+1)-му информационному входу первого мультиплексора, выходы которого подключены к первым входам первого блока сравнени , всех сумматоров и второго мультиплексора и вторым входам первого сумматора, выход j-ro сумматора . 1. К -2, соединен с первыми входами (jH)-ro блока сравнени , с (+2)-ми входами второго мультиплексора и, кроме

   (K-2j-ro сумматора, с вторыми входами (j+1)- го сумматора, установочный вход второго мультиплексора соединен с шиной логического нул , выходы второго мультиплексора подключены к первым входам блока вычитани , выходы которого соединены с вторыми информационными входами коммутатора, выходы которого подключены к информационным входам входного регистра, выходы которого соединены с вторыми входами блока вычитани  и всех блоков сравнени , выходы Меньше и Равно которых подключены соответственно к входам первого дешифратора и вторым входам блокаФиг . 1

   управлени , первые выходы которого подключены к управл ющим входам первого мультиплексора и информационным входам второго дешифратора, выходы которого соединены с входами синхронизации выходных узлов, второй и третий выходы блока управлени  подключены соответственно к управл ющему входу второго дешифратора и входу синхронизации входного регистра, выходы первого дешифратора подключены к управл ющим входам второго мультиплексора и информационным входам всех выходных узлов, выходы которых  вл ютс  выходами устройства.

   fe L S- -rj

   --И 7 J i Л : i

   LU.i

   ,P l

   JT

   Ы

   t,

   r

   О ч

   f2

   /y

   rtL

   /г

   i

   Г

   32