SU1633421A1

SU1633421A1 - Устройство дл решени систем дифференциальных уравнений

Info

Publication number: SU1633421A1
Application number: SU894653473A
Authority: SU
Inventors: Владимир Анатольевич Детистов; Иван Викторович Калиенко; Владимир Николаевич Таран; Валерий Владимирович Хуторцев; Константин Александрович Часнык
Priority date: 1989-02-22
Filing date: 1989-02-22
Publication date: 1991-03-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных дл решени систем дифференциальных уравнений Цель изобретени - расширение функциональных возможностей за счет решени системы дифференциальных уравнений с переменными параметрами и нахождени фундаментального решени уравнени . Цель достигаетс тем, что устройство содержит первый блок 1 посто нной пам ти, первый умножитель 2, первый блок 3 пам ти, сумматор 4, второй блок 5 пам ти, второй умножитель 6. третий блок 7 пам ти, второй и третий блоки 8 и 9 посто нной пам ти и синхрогенератор К) 1 ил

Description

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых интегрирующих машин и специализированных процессоров, предназначенных для решения систем дифференциальных уравнений.

Цель изобретения — расширение функциональных возможностей за счет решения системы дифференциальных уравнений с переменными параметрами и нахождения фундаментального решения уравнений.

На чертеже представлена схема устройства.

Устройство содержит первый блок 1 постоянной памяти, первый умножитель 2, первый блок 3 памяти, сумматор 4, второй блок 5 памяти, второй умножитель 6, третий блок 7 памяти, второй блок 8 постоянной памяти, третий блок 9 постоянной памяти и синхрогенератор 10.

В исходном состоянии в блоке 1 записаны соответствующие значения непрерывной матричной функции P(t)=|)p,*(t)fl“ в блоки 5, 7 и 9 — единичная матрица Е, в блок 8 — интервал разбиения At промежутка (а, Ь)' изменения аргумента t, b синхрогенератор 10 — минимальное необходимое число тактов (пф-3) работы устройства, где

Рассмотрим работу устройства на примере решения системы дифференциальных уравнений d£=P(t)X, X_U=E, (1) где Р(t) = ||P,«(t) II* — непрерывная матричная функция в некотором интервале (а, Ь) изменения аргумента t.

Решение системы имеет вид

Χ=ίΛ (2) где <4_О нормированное решение уравнения, матрицант. Матрицант 6^ определяется в виде мультипликативного интеграла ii=Vo[E + P(t)dt] = lim [E + P(t_n)At]... ... [Е фР(t,)At] (3)

Алгоритм решения задачи включает вычисление членов произведения АфЕ ф+ P(t,)A/] и последовательное их перемножение в умножителе 6. Окончательный результат запоминается в блоке 7 памяти.

Синхрогенератор на своих выходах формирует две последовательности тактовых импульсов, которые сдвинуты относительно друг друга на величину задержки, определяемую быстродействием решающих блоков. По приходу импульса считывания на блоки 1, 3, 5, 7, 8 и 9 с выходов блоков 1 и 8 записанные в них величины поступают на входы умножителя 2, с выходов блоков 3 и 9 — на входы сумматора 4, с выходов блоков 5 и 7 — на входы умножителя 6. Под действием импульса записи, пришедшего с задержкой по окончании выполнения операций, вычисленные в умножителях 2 и 6 и сумматоре 4 значения записываются в соответствующие блоки памяти, а именно: с выхода умножителя 2 — в блок 5 памяти, с выхода умножителя 6 — в блок 7 памяти, Оконч_тельный результат считывают с блока 7 памяти, в котором накапливается произведение <£> = [Е + Р(t_n) At]... (E-hP(tO At] = n (4) =n [E + P(t)At].

На первом такте работы устройства умножитель 2 вычисляет матрицу P(ti)At, которую записывает в блок 3 памяти. Сумматор 4 и умножитель 6 формируют на своих выходах единичные матрицы Е, которые записывают в блоки 5 и 7 памяти соответственно.

На втором такте умножитель 2 вычисляет матрицу Р(t2> At, сумматор 4 — [Еф-Р (11) At] умножитель 6 — Е, которые записывают в блоки 3, 5 и 7 памяти соответственно.

На третьем такте работы устройства вычисляют матрицы умножитель 2 - P(t₃)At, сумматор 4 — [ Еф-Р (t2) At |, умножитель 6 — [Е-рР (11) At].

На (п-|-2)-м такте в блоке 7 памяти записывается искомая величина нормированного решения (4) системы уравнений (1), которая на (п-|-3)-м такте поступает на выход результата устройства. Следующие такты не изменяют состояния устройства, и в блоке памяти 7 сохраняется вычисленное значение

Claims

Формула изобретения

Устройство для решения систем дифференциальных уравнений, содержащее сумматор, первый и второй блоки памяти, причем выходы первого блока памяти подключены соответственно к информационным входам первой группы сумматора, информационные выходы которого подключены соответственно к информационным входам второго блока памяти, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет решения системы дифференциальных уравнений с переменными параметрами и нахождения фундаментального решения уравнений, оно содержит третий блок памяти, первый и второй умножители, первый, второй и третий блоки постоянной памяти и синхрогенератор, причем выходы первого блока постоянной памяти подключены соответственно к информационным входам первой группы первого умножителя, информационные выходы которого подключены к информационным входам первого блока памяти, выходы второго блока памяти подключены соответственно к информационным входам первой группы второго умножителя, информационные выходы которых подключены соответственно к информационным входам третьего блока памяти, выходы которого подключены соответственно к информационным входам второй группы второго умножителя и соответственно к выходам результата устройства, вход режима которого подключен к входу режима синхрогенератора, первый выход которого подключен к входам записи первого, второго и третьего блоков памяти, второй 5 выход синхрогенератора подключен к входам считывания первого, второго и третьего блоков памяти, первого, второго и третьего блоков постоянной памяти, выходы второго блока постоянной памяти подключены соответственно к информационным входам второй группы первого умножителя, выходы третьего блока постоянной памяти подключены соответственно к информационным входам второй группы сумматора.

Редактор Е. Папп Заказ 618 Составитель В. Смирнов Техред А. Кравчук Корректор С. Черни Тираж 410 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж—35, Раушская наб., д. 4/5

Производственно-издательский комбинат «Патент», г. Ужгород, ул. Гагарина, 101