SU1193826A1 - Преобразователь параллельного кода в последовательный - Google Patents

Description

Изобретение относится к автоматике и вычислительной технике и может найти применение в системах передачи данных по цифровым каналам для преобразования параллельного кода в ₅ последовательный.

Цель изобретения - расширение области применения путем обеспечения возможности преобразования в код с фазоманипулированным представлением 10 информации.

На фиг.! приведена структурная схема преобразователя параллельного кода в последовательный; на фиг.25 - временные диаграммы, поясняющие 15 работу устройства.

Преобразователь параллельного кода в последовательный содержит (фиг.1) регистр 1 сдвига, счетчик 2, дешифратор 3, генератор 4 импуль- 20

²

сов, элемент 5 задержки, ϋ-триггер 6, первый КЗ-триггер 7, первый 8 и второй 9 элементы НЕ, первый 10 и второй 11 элементы И, элемент 12 ИЛИ, первый коммутатор 13, входной регистр 14, делитель 15 частоты,второй коммутатор 16,второй 17, третий 18 и четвертый 19 элементы задержки третий 20, четвертый 21, пятый 22, шестой 23, Седьмой 24 и восьмой 25 элементы И, третий 26 элемент НЕ и группу 27 элементов НЕ, второй 28, третий 29 й четвертый 30 КЗ-триГгеры.

Информационные входы регистра сдвига с (2β+ι)-χ разряда по (ш-1)-й разряд, где ί -нечетные целые числа являются потенциальными информационными входами преобразователя. Входы входного регистра 14

3

1193826

4

являются импульсными информационными входами преобразователя. Выход шестого элемента И 23 является выходом синхросигнала преобразователя. Выход второго К5 -триггера 28 является выходом готовности преобразователя, а выход элемента И 24-выходом сброса.

Преобразователь параллельного кода в последовательный работает следующим образом.

Рассмотрим работу преобразователя (фиг, 1), для которого, например, к=17, п=3. Тогда πι=Ν₄=4Ο, N^=39,

Ν₂=Ο-6, Ν₃=38, N₅=41. В исходном состоянии на входах режима работы и пе? редачи слова преобразователя с помощью внешнего устройства (не показано) , должен поддерживаться уровень "Логического 0", состояние других входов - произвольно.

К5-триггер 28 находится в состоянии "1” и с его выхода на выход готовности преобразователя подается уровень "Лог.1" фиг.2, поз."Готовность". КЗ-триггер 7 находится в состоянии "О" и с его инверсного выхода подается разрешающий потенциал на второй вход элемента И 20 (поз .В), в результате чего импульсы тактовой частоты, которая равна удвоенной выходной информационной частоте преобразователя, с выхода генератора 4 импульсов (поз.А) через элемент 17 задержки (поз.Б) поступают на вход трехстабильного элемента И 31 (поз.1) поддерживая информационные выходы преобразователя в отключенном состоянии (поз.Л). На выходе сброса' преобразователя поддерживается уровень "Лог.0". Содержимое счетчика 2 равно нулю, поэтому со второго выхода дешифратора 3 подается уровень "Лог.1" на управляющий вход регистра 1 сдвига, подготовив_?таким образом, последний к записи в него входной информации.

Инициатором начала процесса преобразования кодов является внешнее устройство, которое задает также режим работы преобразователя и вид формируемого последним синхросигнала.

Пусть на входе режима работы преобразователя поддерживается уровень "Лог,О". В этом случае преобразователь формирует выходные информационные слова фиксированной длины. Преоб разуемая информация, например, число 11...001, в виде логических уровней поступает на потенциальные информационные входы преобразователя и

далее - на первые информационные вхо5 ды регистра 1 сдвига, а также через соответствующие элемента НЕ группы 27 на его информационные входы. Уровень, например, "Лог.1" подается на вход вида синхросигнала преобразователя

10 и далее - на информационные входы разрядов (1-п) регистра 1 сдвига, а также через элемент НЕ 26 на его информационные входы разрядов (п+1)*2ч. Затем на вход передачи слова преобра—

15 зователя подается уровень "Лог.1" (поз. "Передача слова"), который через коммутатор 13 поступает на Л-вход ϋ-триггера 6, на С-вход которого через коммутатор 16 подается импульсы

20 тактовой частоты.

По фронту импульса тактовой частоты (поз,А) на выход Л-триггера 6 появляется уровень "Лог,!" (поз.Е), который сбрасывает в "О" К5-триг25 гер 2.8 (поз .''Готовнорть*^ и устанавливает в "1" К8—триггер 7 (поз.В).

В результате чего подача отключающих импульсов (поз,Г) прекращается. Раз-, решающий потенциал с прямого выхода

30 КВ-триггера 7 подается на второй

вход элемента И 21, поэтому на С-вход' регистра 1 сдвига поступает первый импульс тактовой частоты (поз.Ж), по фронту которого происходит запись преобразуемой информации в регистр сдвига (поз.И). На С-вход счетчика 2 через элемент 17 задержки также подается первый импульс тактовой частоты (поз.М), по фронту которого содердд жимое счетчика 2 увеличивается на единицу. На втором выходе дешифратора. · 3 устанавливается уровень - . .

"лог.0" (поз.Д), который подготав_; ливает регистр I сдвига .к работе в , режиме сдвига. На четвертом выходе

дешифратора 3 устанавливается уровень "Лог.1" (поз.П), КЗ-триггеры 29 и 30 находятся в состоянии "Лог.0", поэтому первый импульс тактовой частоты (поз.М), пройдя элемент 1.8 за⁵® держки (поз.Н) и элемент И 24, поступает на выход сброса преобразователя (поз."Сброс"). По фронту импульса сброса внешнее устройство, например, снимает уровень "Лог.1" с вхо55 да передачи слова преобразователя

(поз."Передача слова").

Через элемент 19 задержки (поз.Б)

и элемент И 23 поступает первый им$

1193826 6

пульс тактовой частоты (поз.К), по фронту которого на информационных выходах преобразователя начинает формироваться выходное слово, первая часть которого представляет собой синхросигнал (шесть периодов тактовой частоты}.

Далее преобразователь работает автономно. Второй и последующие импульсы тактовой частоты производят операции сдвига в регистре 1 сдвига, суммируются счетчиком 2 и обеспечивают формирование фазоманйпулированного сигнала. Тридцать восьмой импульс тактовой частоты приводит к появлению на третьем выходе дешифратора 3 уровня "Лог.1", вследствие чего тридцать восьмой импульс тактовой частоты (фиг.З, поз.4), пройдя через элемент И 25, установит КЗ-триггер 28 в состояние "1" и на выходе готовности преобразователя появляется уровень "Лог.1"

(поз."Готовность"). Сорок первый импульс тактовой частоты приводит к появлению на выходе дешифратора 3 уровня "Лог.1", вследствие чего сорок первый импульс тактовой частоты (поз.Н), пройдя через элемент И 11 (поз.Р), на первом входе которого присутствует инвертированный уровень сигнала с входа слова преобразователя, в данном случае уровень "Лог.1" установит КЗ-триггер 7 в состояние "О" (поз.В), поэтому поступление очередных импульсов тактовой частоты прекращено (поз.Ж,К, М и Н)., но подаются импульсы на выход разрешения выдачи преобразователя.

Импульс с выхода элемента И 11 (поэ.П) через элемент ИЛИ 12 поступает на вход сброса счетчика 2, а также устанавливает КЗ-триггер 30 в состояние "1", запрещающий сигнал с инверсного выхода которого (поз .С) подается на входы элементов И 22, 24 и 25. Установка КЗ-триггера 30 в состояние "0" производится очередным импульсом тактовой частоты

((поз.А). На этом процесс передачи

слова заканчивается.

Если до момента формирования сорокового импульса тактовой частоты (фиг.4, поз.А), на вход передачи слова преобразователя подают уровень "Лог.1", то пауза между преобразуемыми словами на информационных выходах преобразователя отсутствует. В этом случае сороковый импульс тактовой частоты приводит к

появлению на первом выходе дешифра5 тора 3 уровня "Лог.1", вследствие чего сороковой импульс тактовой частоты (поз.Н), пройдя через элемент И 10 (поз.Т) и элемент ИЛИ 12, поступает на вход сброса счетчика 2.

¹⁰ На втором выходе дешифратора 3 появляется уровень "Лог.1" (поз.Д^ подготавливая регистр 1 сдвига к записи в него входной информации, и с приходом очередного (первого) импульса

15 тактовой частоты начинается процесс формирования следующего слова.

Рассмотрим работу преобразователя для случайногда на входе режима работы преобразователя поддерживается уро²⁰ вень "Лог.1". В этом режиме преобразователь способен воспринимать импульсные информационные сигналы, обеспечивает более высокий приоритет каждому последующему слову по

²⁵ отношению к слову, преобразуемому в данный момент. Уровень "Лог.1" с входа режима работы преобразователя подключает выходы входного региства 14 к входам регистра 1 сдвига, переключает коммутаторы 13 и 16 на работу по сигналам на их третьих входах, является разрешающим уровнем на первом входе элемента И 22. Пусть преобразователь находится в

35 режиме ожидания, затем на его импульсные информационные входы подается входной сигнал, один из разрядов которого является маркерным.

Информация запоминается входным

⁴⁰ регистром 14, с одного из выходов которого маркер, пройдя через элемент 5 задержки (поз.У фиг.5) и. коммутатор 13, поступает наОвход В -триггера 6, на С-вход кото⁴⁵ рого подаются импульсы половинной тактовой частоты (поз.Ф) с выхода делителя 15 частоты через коммутатор 16. По фронту тактового импульса на выходе И -триггера устанав5® ливается уровень "Лог.1" и начинается описанный процесс формирования выходного слова. Очистка входного регистра 14 осуществляется по-, дачей импульса сброса с выхода эле⁵⁵ мента И 24.

Предположим, что во время формирования, например, синхросигнала

выходного слова, на преобразователь

I 193826

подано очередное слово. Тогда уровень "Лог.1" маркера (поз.У) поступает на седьмой вход элемента И 22, импульс на выходе которого (поз.П) появляется после того, как с его третьего входа снят запрещающий потенциал, поддерживаемый инвертирующим выходом дешифратора 3 (поз.X).

Импульс тактовой частоты (поэ.Н) через элемент И 22 поступает на вход управления счетчика 2 и производит запись в него числа =(ш-1)=39.

Поскольку на входе элемента И 10 присутствует уровень "Лог.1" (поз.У’ преобразователь обеспечивает слитное формирование последующего сло5 ва и части предыдущего.

Предлагаемый преобразователь обладает повышенной надежностью, обес печивая асинхронный режим работ?- с минимальными фазовыми искажениями

10 выходного информационного сигнала в установившемся и переходных режимах! в том числе в режиме прерывания.

* Π П ГУ ГУ П* П» 1У ίΚ ги л*_я

д N93826

Готовность[_

Передача I-слова

х

и

к

л

м

н

п

^7^^7^^Τ^^ΤиΤ^^ΤιЛ71^7^

ГК П?.П* ГИ П* П? Л*

г

г

-Л±

^71^τ1лл□τ1□τ^лг^^У1лл^τ^ _ЮкЛ П П ГЛ—ГЛ—1Я

С£рос

Фиг. 2

* пу ~пм пм пк п</

8 ,-.......... ..........Г~

£ ПЛ ПЛ Пчо Π*ζ

ο Γ~Ί

Л- .'Йй'-ГЧ

Готовность Г

«1Мймм1

Г*~ Перелом \ слова

* .—ί " " ¹ Г—ХГ.?'

* .ПУ-.лклк ηκ

х

* I Г........

к ПЛ ПЛ П»£ ПУ

х

"/ит^мижит_ * "ия1_

Г ~_______Χ.

...........Л—-и*

ФаеО

*._ки и

мр™._~_Г"1__

_с-_и—~

τ_Л_

фиг. 4

I 193826

Л |_|7|_|<?Ι_И1_1*71

*Л_Л_Л Π' П1_

_в-_ί

^ЛЛ_л л

А £

зк

1
—1	гл ________________

Ъ.

гг

I 1__ Л__ГД_ГЛ_

и Ξ"................"7--- -I-1_--« Л' Л* П⁷ _П/___П* .

/ _ 1 I I- » —

* _ гп гл г~ ггит

Н_ ...Я' й Г

п __л-п..· ......................г—и_

С&рос_ П ^; _П_

г _____ ____П

у _Г 1_ ^- I—_

ф —Г^-!_ί Ί_Γ~ -1_|-1_Г~

* _\___.._ _1-1______________ ,

Ц —____ -_л._,_

/Фиь. 5

Claims (4)

1. ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ, содержащий регистр сдвига, информационные входы которого являются потенциальными информационными входами преобразователя, дешифратор, счетчик, выходы которого соединены с входами дешифратора, генератор импульсов, первый элемент задержки, ϋ -триггер, первый КЗ -триггер, первый и второй элементы НЕ, первый и второй элементы И, элемент ИЛИ и первый коммутатор, отличающийся тем, что, с .целью расширения области применения путем обеспечения возможности преобразования в фазомани-: пулированное представление информации, в него введены входной регистр, делитель частоты, второй коммутатор, третий элемент НЕ, три элемента задержки, шесть элементов .И, группа из к элементов НЕ, где К - число разрядов входного кода, три КЗ триггера, импульсные информационные входы преобразователя соединены с разрядными входами входного регистра, выходы которого соединены соответственно с входами
2. (2 и + ΐ)-χ разрядов регистра сдвига и через элементы НЕ группы с входами с

   (2ΐι
3. +3)-х разрядов регистра сдвига, где η - целый числовой параметр,
4. 4 - нечетные целевые числа (1-2к“1), ΐ - четные числа (2-2к), а вход синхросигнала преобразователя соединен с входами с первого по п -й разрядов регистра сдвига, а через третий элемент НЕ Соединен с входами с (п+1)-го по 2п-й разрядов регистра сдвига, выход которого является информационным выходом преобразователя, выход разрешения выдачи кото-, рого соединен с выходом третьего элемента И, первый вход которого соединен с инверсным выходом первого К5~триггера, К -вход которого соединен с выходом второго элемента И и с первым входом элемента ИЛИ, вто-* рой вход которого соединен с выходом первого элемента И, первый вход которого соединен с первым выходом дешифратора, второй выход которого соединен с входом сдвига,записи регистра сдвига, синхровход которого соединен с выходом четвертого элемента И и входом второго элемента задержки, выход которого соединен с входом третьего элемента задержки и синхровходом счетчика, информационные входы которого соединены с входом управления разрядностью преобразователя, вход режима работы которого соединен с управляющим входом входного регистра, первым входом пятого элемента И и с управляющими входами первого и второго коммутаторов, выходы которых соединены с Л=, С= входами Л-триггера соответственно, выход триггера соединен с К-входом второго КЗ-триггера и с 3-входами

   „<,511 „..1193826

   1193826

   первого КЗ-триггера, прямой выход которого соединен с первыми входами четвертого и шестого элементов И, выход входного регистра через первый элемент задержки соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с входом передачи слова преобразователя, выходы сброса и готовности которого соединены соответственно с выходом седьмого элемента И, выход второго КЗ-триггера, 5-вход которого соединен с выходом восьмого элемента И, первый вход которого соединен с инверсным выходом третьего КЗ-Триггера, с первыми входами второго и седьмого элементов И и вторым входом первого элемента И, третий вход которого соединен с выходом третьего элемента задержки, вторыми входами второго, пятого, седьмого и восьмого .элементов И, третьи входы которых соединены соответственно с третьим, четвертым и пятым выходами дешифратора, шестой выход которого соединен с третьим входом второго элемента И и через элемент НЕ с четвертым входом пятого элемента И, пятый вход которого соединен с инверсным входом четвертого Кб-триггер^ и четвертыми входами седьмого и восьмого элементов И, шее той вход пятого элемента И соединен с выходом первого коммутатора, четвертым входом первого элемента И и через первый элемент НЕ с четвертым входом второго элемента И,, седьмой вход пятого элемента И соединен с выходом делителя частоты и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом генерато ра импульсов, входом делителя частоты, К-входами третьего и четвертого КЗ-триггеров и вторым входом четвертого, элемента И, а через четвертый элемент задержки с вторыми

   I

   входами третьего и шестого элемен, тов И, входы третьего и четвертого

   85-триггеров соединены соответственно с выходами пятого элемента И и элемента ИЛИ и соответственно с управляющим входом счета записи и входа сброса счетчика, выход шестого элемента И является тактовым выходом преобразователя, выход седьмого элемента И соединен с входом сброса входного регистра.

   1