SU1231613A1 - Преобразователь последовательного кода в параллельный - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано В системах сбора, обработки и передачи информации. Изобретение ПОЗВОЛИТ расширить область применени  путем обеспечени  преобразвовани  бипол рного кода в двоичный и повысить информативность. Преобразователь содержит управл емый генератор 1 мультиплексор 2, сдвиговый регистр 3,, блок 4 контрол  нечетности, регистр 5, контроллер 6 и К каналов 7 преоб (Л

Description

разовани , каждый из которых включает в себ  инвертор 8, элементы 9, 10 НЕ, триггеры 11-14, формирователи 15-17 импульсов, элементы 18-23 ИЛИ, элементы 24-27 И, счетчики 28, 29, буферный регистр 30 и блок 31 оперативной пам ти. Введение в каждом канале 7 блока 31 оперативной пам ти , в который посто нно записываетс  заранее заданное от контроллера 6 через буферный регистр 30 и счетчик 29 число N слов, преобразованных из

1

Изобретение относитс  к вычислительной технике и может быть использовано в системах сбора, обработки и передачи информации.

Цель изобретени  - расширение об- ласти применени  путем обеспечени  бипол рного кода в двоичный и повышение информативности.

На фиг. 1 изображена функциональна  схема предлагаемого преобразова- тел ; на фиг. 2 - диаграммы, иллюстрирующие его работу.

Преобразователь последовательного кода в параллельный содержит управл емый генератор 1, мультиплексор 2, сдвиговый регистр 3, блок 4 контрол  Иечетности, регистр 5, контроллер 6 и К каналов 7 преобразовани , каждый из которых содержит инвертор 8, пер- вьй 9 и второй 10 элементы НЕ, пер- вый 11, второй 12, третий 13 и четвертый 14 триггеры, первый 15, второ 16 и третий 17 формировател  импульсов , первый 18, второй 19, третий 20 четвертый 21, п тый 22 и шестой 23 элементы ИЛИ, первый 24, второй 25, третий 26 и четвертый 27 элементы И, первый 28 и второй 29 счетчики, буферный регистр 30 и блок 31 оперативной пам ти.

Информационный (первый) вход 32 каждого канала 7 преобразовани  сое- динен через первый элемент НЕ 9 с пербыми входами первых триггера 11 и элемента ИЛИ 18, а через соединен- ные последовательно инвертор 8 и второй элемент НЕ 10 - с вторыми входами первых триггера 11 и элемента

бипол рного кода триггером 12, и объединение выходов блоков 31 всех каналов 7 с помощью мультиплексора 2, управл емого контроллером 6 (например , в стандарте КАМАК), позволило организовать преобразование последовательного бипол рного кода в последовательный двоичный код сразу в нескольких каналах 7 и выводить результат такого преобразовани  из любого канала 7 в параллельном виде. 2 ил.

ИЛИ 18. Выход первого триггера 11 подключен к информационному входу блока .31 оперативной пам ти, выход которого  вл етс  выходом канала 7. Выход первого элемента ИЛИ 18-соединен с первым входом третьего элемента И 26 и входом первого формировател  15 импульсов, выход которого подключен к первым входам первого 24 и второго 25 элементов И, вторые входы которых соединены соответственно с пр мым и инверсным выходами второго триггера 12. Его первый вход установки в О  вл етс  вторым входом канала 7, вход установки в 1 объединен с таким же входом четвертого триггера 14 и подключен к выходу второго элемента ИЛИ 19, первый вход которого  вл етс  третьим входом канала 7. Второй вход установки в О второго триггера 12 объединен с первым входом установки в О четвертого триггера 14, первыми входами четвертого 21 и п того 22 элементов ИЛИ и подключен к четвертому входу канала 7, выход первого элемента И 24 соединен с входом установки в 1 третьего триггера 13, пр мой выход которого подключен к второму входу третьего элемента И 26, выход второго элемента И 25 соединен с первым входом второго формировател  I6 импульсов и первым входом установки в О четверто го триггера 14,.второй вход установки в О которого соединен с выходом четвертого элемента ИЛИ 21. Пр мой выход четвертого триггера 14 подключен к третьему входу третьего элемента И 26,а инверсный выход соединен с управл ющим входом блока оперативной пам ти и первым входом четвертого элемента И 27, второй вход которого  вл етс  п тым входом канала 7, Вьгхо- ды элементов И 26 и 27 соединены с входами третьего элемента ИЛИ 20, выход которого подключен к счетному входу первого счетчика 28, вход установки в О которого соединен с выходом п того элемента ИЛИ 22. Выходы первого счетчика 28 подключены к адресным входам блока 31 оперативной лам ти, при этом выход счетчика 28 под номером r logjn, где п - разр дность преобразуемых слов, соединен со счетным входом второго счетчика 29. Выход последнего соединен с входом третьего формировател  17 импульсов , выход которого подключен к вто- рому входу установки в О третьего триггера 13, вторым входом второго 19 и четвертого 21 элементов ИЛИ и второму входу второго формировател  16 импульсов, выход которого соединен с вторым входом п того 22 и первым входом шестого 23 элементов ИЛИ. Второй вход шестого элемента ИЛИ 23  вл етс  шестым входом канала 7, а выход подключен к входу раэрешени  записи второго счетчика 29. Информационные входы счетчика 29 соединены с выходами буферного регистра 30, управл ющий и информационные входы которого  вл ютс  седьмым и восьмыми входами канала 7. Выходы всех каналов 7 преобразовани  соединены с со- ответствуюп1ими входами мультиплексора 2, выход которого подключен к информационному входу сдвигового реги- стра 3, вход установки в О которого соединен с первым выходом контроллера 6, п тые выходы которого подключены к адресным входам мультиплексора 2, а остальные выходы контроллера 6 соединены с соответствующими входами всех каналов 7. П тые входы всех каналов 7 объединены с входом .синхронизации сдвигового регистра 3 и подключены к выходу управл емого renepaтора 1, вход которого объединен с первым входом контроллера 6 и управл ющими входами блока 4 контрол   нечетности и выходного регистра 5 и подключен к выходу переполнени  сдвигающего регистра 3, Выходы разр дов последнего соединены с информационными входами выходного регистра 5 и

5 О 5 0 5 О 0 g з

5

блока 4 контрол  нечетности, выходы которых  вл ютс  вторыми и третьим входами контроллера 6.

Преобразователь последовательного кода в параллельный работает следующим образом.

Входной информацией дл  преобразовани   вл етс  последовательный бипол рный код, который поступает на вход 32 канала 7 (фиг. 2А). Первый элемент НЕ 9 выдел ет единичную информацию из бипол рного сигнала (фиг. 2Б). Входной сигнал, проинвер- тированный в инверторе 8, поступает на второй элемент НЕ 10, который выдел ет нулевую информацию из бипол рного сигнала (фиг. 2В). На выходе первого триггера 1I происходит образование последовательного двоичного кода, несущего ту же информацию (фиг. 2Г), что и бипол рный код. Первый элемент ИЛИ 18 выдел ет синхроимпульсы (фиг. 2Д). Так как входной код представл ет .из себ  последовательность п-разр дных слов, разделенных между собой паузами длительностью m тактов, то дл  однозначного преобразовани  входного кода в двоичный необходимо формировать сигнал, определ ющий паузы между словами (например , код, имеет и ). Дл  этого из синхроимпульсов (фиг. 2Д) первый формирователь 15 выдел ет паузу (фиг. 2Е).

Процесс преобразовани - происходит в два этапа. На первом этапе происходит запись параллельно по всем каналам 7 в блоки 31 информации по управл ющим сигналам, полученным через интерфейс (например, интерфейс КАМА.К) ,от контроллера 6. Чтение информации с преобразованием ее в параллельный (например, шестнадцатиразр дный) код осуществл етс  на втором этапе.

Перед началом работы соответствующим сигналом с четвертого выхода контроллера 6 (фиг. 2Ж) устанавливают в исходное положение триггеры 12-14 (через элемент ИЛИ 21) и первый счетчик 28 (через элемент ИЛИ 22). Затем преобразователь настраиваетс  на число N принимаемых слов по каждому каналу 7. По сигналу с седьмого выхода контроллера 6 (фиг. 23) соответст- вукица  этому числу N информаци  с восьмых выходов контроллера 6 по шине данных записываетс  в буферный регистр 30 (фиг, 2И), затем по сигналу

с шестого выхода контроллера 6 (фиг. 20) данные из буферного регистра 30 переписываютс  во второй счетчик 29 (фиг. 2П). Таким образом, на счетчике 29 будет информаци  о количестве N слов преобразовани  в каждом канале 7 По сигналу с третьего выхода от контроллера 6,  вл ющемус  пусковой командой (фиг. 2К), тригге- ры 12 и 14 устанавливаютс  в I (фиг. 2Л и 2М) через второй элемент ИЛИ 19. С приходом паузы сигнал с первого формировател  15 (фиг. 2Е) поступает на первый злемент И 24. Благодар  этому, учитыва  разрешение от триггера 12, устанавливаетс  в 1 триггер 13. Таким образом, триггер I4 запрещает импульсы от управ- л емого генератора 1 на четвертом элементе И 27 и разрешает вместе с триггером 13 синхроимпульсы С первог элемента ИЛИ 18 на третьем элементе И 26. Синхроимпульсы (фиг. 2Д) через третий элемент ИЛИ 20 отсчитывают ад реса  чеек пам ти блока 31 с помощью счетчика 28. Выход п того разр да (в случае ) счетчика 28 заводитс  на синхровход счетчика 28, работающего на вычитание. Таким образом, когда в блок 31 запишетс  заранее заданное (занесенное в регистр 30) число N слов, счетчик 29 вырабатывае сигнал переполнени . По этому сигнал импульс с третьего формировател  I7 сбрасывает триггер 13 (через элемент ИЛИ 19), подтверждает установку триггера 12 и формирует одиночный импуль на втором формирователе 16, который в свою очередь через элемент ИЛИ 22 сбрасывает счетчик 28 в исходное состо ние и через элемент ИЛИ 23 вновь настраивает счетчик на число N слов. Пауза с первого формировател  15 вновь устанавливает триггер 13 в 1 Весь цикл записи повтор етс  дл  сло по тем же адресам  чеек пам ти блока 31. Режим записи устанавливаетс  сигналом с инверсного выхода триггера 14. ,

Когда необходимо считать информацию с какого-то канала 7, с второго выхода контроллера 6 вырабатываетс  сигнал, поступающий только в данный канал 7 (фиг. 2Р), По этому сигналу триггер 12 сбрасываетс , но з.апись слова в пам ть продолжаетс  до его окончани . По командной части этого

сигнала вырабатываетс  сигнал на первом выходе контроллера 6, который устанавливает сдвиговый регистр 3 в исходное состо ние.

С приходом паузы импульс с формировател  15 через элемент И 25 сбрасывает триггер 14, тем самым подключа  управл емый генератор 1 к синхро- входу счетчика 28 вместо синхроимпульсов с элемента ИЛИ 18. Этим же сигналом с выхода элемента И 25 запускаетс  формирователь 16 импульсов который через элемент ИЛИ 22 сбрасывает счетчик 28 в исходное состо ние а через элемент ИЛИ 23 устанавливает на счетчике 29 число N считываемых из блока 31 слов, триггер 14 единичным сигналом на своем инверсном выходе устанавливает режим считывани  дл  блока 31 .- При обращении к данному каналу 7 дл  чтени  из сигнала контроллера 6 вьщел етс  ее адресна  часть-(в структуре интерфейса КАМАК) и с п тых выходов контроллера 6 подаетс  на мультиплексор 2 дл  выбора канала 7. Импульсы с генератора 1 перебирают с помощью счетчика 28 адреса  чеек пам ти в блоке 31. Параллельно эти импульсы подаютс  на синхровход сдвигового регистра 3, на выходе данных которого по вл етс  синхронно информаци  из  чеек пам ти блока 31 через мультиплексор 2. Таким образом, информаци  последовательно сдвигаетс  в регистре 3. Когда шестнадцать тактовых импульсов устанавливают Hd шестнадцати выходах регистра 3 параллельный выходной код (фиг. 2с), на выходе переполнени  регистра 3 по вл етс  сигнал, индицирующий з авершение преобразовани  .шестнадцати разр дов. Этот сигнал блокирует управл емый генератор 1 и, поступа  на первый вход контроллера 6, сигнализирует (например, через интерфейс КАМАК) либо о готовности к считыванию, либо о прерывании основной пpoгpaм ftl дл  считывани  этог кода (фиг. 2Т). На первом выходе контроллера 6 по вл етс  команда Чтение (фиг. 2У), котора  сбрасывает сдвиговый регистр 3 в исходное состо ние и считывает шестнадцатиразр дное слово из выходного регистра 5. Индицирующий импульс с выхода переполнени  регистра 3 фиксирует информацию в выходном регистре 5 и

блоке 4 контрол  нечетности. Если произошел c6ofi по нечетности, то блок i контрол  вырабатывает сигнал прерывани  и подает его на третий вход контроллера 6, Как только сдви- говый регистр 3 устанавливаетс  в исходное состо ние, снимаетс  блокировка с управл емого генератора 1, следующие шестнадцать бит преобразуютс  и считываютс  на вторые входы контроллера 6. Когда считаетс  последнее слово, фомирователь 17 импульсов своим выходным сигналом чере элементы ИЛИ 9 и 21 и формирователь 16 импульсов устанавливает канал 7 дл  продолжени  записи в блок 31.

Форму л-а изобретени 

Преобразователь последовательного кода в параллельный, содержащий управл емый генератор, сдвиговый регистр , блок контрол  нечетности и первый канал преобразовани , состо щий из первого и второго триггеров, первого и второго элементов И и первого счетчика, отличающий- с   тем, что, с целью расширени  области применени  путем обеспечени  преобразовани  бипол рного кода в двоичньй и повьшени  информативности в него введены мультиплексор, регист и контроллер, в первый канал преобразовани  - третий и четвертый триггеры , второй счетчик, блок оперативной пам ти, буферный регистр, первый, второй и третий формирователи импульсов , третий и четвертый элементы И, элементы ИЛИ с первого по шестой, первый и второй элементы НЕ и инвер- тор, и К-1 аналогично первому вьтол- ненных каналов преобразовани , в каждом из которых вход инвертора объединен с входом первого элемента НЕ и подключен к первому входу канала преобразовани , выход первого элемента НЕ соединен с первыми входами первых триггера и элемента ИЛИ, выход инвертора через второй элемент НЕ подключен к вторым входам первых триггера и элемента ИЛИ, выход первого триггера соединен с информационным входом блока с)перативной пам ти, выход которого  вл етс  выходом первого канала преобразовани , выход первого элемента ИЛИ подключен к первому входу третьего элемента И и входу первого формировател  импуль0

0 0 5 5

сов, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых подключены соответственно к пр мому и инверсному выходам второго триггера, первый вход установки в О которого  вл етс  вторым входом канала преобразовани , входы установки в 1 второго и четвертого триггеров объединены и подключены к выходу второго элемента ИЛИ, первый вход которого  вл етс  третьим входом канала преобразовани , второй вход установки в О второго и первый вход установки в О третьего триггеров объединены с первыми входами четвертого и п того элементов ИЛИ и подключены к четвертому входу канала преобразовани , выход первого элемента И соединен с входом установки в 1 третьего триггера, пр мой выход которого подключен к второму входу третьего элемента И,выход второго элемента И соединен с первым входом второго формировател  импульсов и первым входом установки в О четвертого триггера, второй вход установки в О которого подключен к выходу четвертого элемента ИЛИ, пр мой выход соединен с третьим входом третьего элемента И, а инверсный - с управл ющим входом блока оперативной пам ти и первым входом четвертого элемента И, второй вход которого  вл етс  п тым входом канала преобразовани , выходы третьего и четвертого элементов И подключены к входам третьего элемента ИЛИ, выход которого соединен с счетным входом первого счетчика, вход установки в О которого подключен к выходу п того элемента ИЛИ, выходы первого счетчика соединены с адресными входами блока оперативной пам ти, выход первого счетчика с номером г , где п - разр дность преобразуемого слова, соединен с счетньгм входом второго счетчика, выход которого подключен ко входу третьего формировател  импульсов, выход которого соединен с вторым входом установки в О третьего триггера, вторыми входами второго и четвертого элементов ИЛИ и вторым входом второго формировател  импульсов, выход которого подключен к второму входу п того элемента ИЛИ и первому входу шестого элемента ИЛИ, второй вход которого  вл етс  щеетым входом канала преоб912

разований, а выход подключен к входу разрешени  записи второго счетчика, информационные входы которого соединены с выходами буферного регистра, управл ющий и информационные входы которого  вл ютс  соответственно седьмым и восьмыми входами канала преобразовани , выход каждого из К каналов преобразовани  соединен с соответствующим входом мультиплек- сора, выход которого подключен к информационному входу сдвигового регистра , вход установки в О которого соединен с первым выходом контроллера , второй, третий и четвертый выходы которого подключены к соответствующим входам каждого канала преобразовани , п тые входы всех каналов преобразовани  объединены с входом синхронизации

Редактор А. Ревин

Составитель О. Ревинский

Техред О.Гортвай Корректор С. Шекмар

Заказ 2661/58 Тираж 816Подписное

ВНИИ1ТИ Государственног о комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Прси кт лл , А

1310

сдвигового регистра и подключены к выходу управл емого генератора, вход которого объединен с первым входом контроллера и управл ющими входами выходного регистра и блока контрол  нечетности и подключен к выходу переполнени  сдвигового регистра, выходы которого соединены с соответствующими информационными входами регистра и блока контрол  нечетности, выходы которых подключены соответственно к вторым и к третьему входам контроллера , п тые выходы которого соединены с соответствующими адрес - ньгми входами мультиплексора , а шестой , седьмой и восьмые выходы подключены к соответствующим входам каждого канала преобразовани  .

Claims (1)

1. Форму ла изобретения

   Преобразователь последовательного 2ί кода в параллельный, содержащий управляемый генератор, сдвиговый регистр, блок контроля нечетности и первый канал преобразования, состоящий из первого и второго триггеров, ^2ί первого и второго элементов И и первого счетчика, отличающийс я тем, что, с целью расширения области применения путем обеспечения преобразования биполярного кода в 30 двоичный и повышения информативности, в него введены мультиплексор, регистр и контроллер, в первый канал преобразования - третий и четвертый триггеры, второй счетчик, блок оперативной ₃₅ памяти, буферный регистр, первый, второй и третий формирователи импульсов, третий и четвертый элементы И, элементы ИЛИ с первого по шестой, первый и второй элементы НЕ и инвер- до тор, и К-1 аналогично первому выполненных каналов преобразования, в каждом из которых вход инвертора объединен с входом первого элемента НЕ и подключен к первому входу канала 45 преобразования, выход первого элемента НЕ соединен с первыми входами первых триггера и элемента ИЛИ, выход инвертора через второй элемент НЕ подключен к вторым входам первых so триггера и элемента ИЛИ, выход первого триггера соединен с информационным входом блока оперативной памяти, выход которого является выходом первого канала преобразования, выход 55 первого элемента ИЛИ подключен к первому входу третьего элемента И и входу первого формирователя импуль

   613 8 сов, выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых подключены соответственно к прямому и инверсному выходам второго триггера, первый вход установки в О которого является вторым входом канала преобразования, входы установки в 1 второго и четвертого триггеров объединены и подключены к выходу второго элемента ИЛИ, первый вход которого является третьим входом канала преобразования, второй вход установки в О второго и первый вход установки в О третьего триггеров объединены с первыми входами четвертого и пятого элементов ИЛИ и подключены к четвертому входу канала преобразования, выход первого элемента И соединен с входом установки в 1 третьего триггера, прямой выход которого подключен к второму входу третьего элемента И,выход второго элемента И соединен с первым входом второго формирователя импульсов и первым входом установки в О четвертого триггера, второй вход установки в О которого подключен к выходу четвертого элемента ИЛИ, прямой выход соединен с третьим входом третьего элемента И, а инверсный - с управляющим входом блока 'оперативной'памяти и первым входом четвертого элемента И, второй вход которого является пятым входом канала преобразования, выходы третьего и четвертого элементов И подключены к входам третьего элемента ИЛИ, выход которого соединен с счетным входом первого счетчика, вход установки в О которого подключен к выходу пятого элемента ИЛИ, выходы первого счетчика соединены с адресными входами блока оперативной памяти, выход первого счетчика с номером г= logj/¹» где η - разрядность преобразуемого слова, соединен с счетным входом второго счетчика, выход которого подключен ко входу третьего формирователя импульсов, выход которого соединен с вторым входом установки в О третьего триггера, вторыми входами второго и четвертого элементов ИЛИ и вторым входом второго формирователя импульсов, выход которого подключен к второму входу пятого элемента ИЛИ и первому входу шестого элемента ИЛИ, второй вход которого является шестым входом канала преоб9 разованик, а выход подключен к входу разрешения записи второго счетчика, информационные входы которого соединены с выходами буферного регистра, управляющий и информационные входы 5 которого являются соответственно седьмым и восьмыми входами канала преобразования, выход каждого из К каналов преобразования соединен с соответствующим входом мультиплек- 10 сора, выход которого подключен к информационному входу сдвигового регистра, вход установки в 0 которого соединен с первым выходом контроллера, второй, третий и четвертый выходы 15 которого подключены к соответствующим входам каждого канала преобразования, пятые входы всех каналов преобразования объединены с входом синхронизации сдвигового регистра и подключены к выходу управляемого генератора, вход которого объединен с первым входом контроллера и управляющими входами выходного регистра и блока контроля нечетности и подключен к выходу переполнения сдвигового регистра, выходы которого соединены с соответствующими информационными входами регистра и блока контроля нечетности, выходы которых подключены соответственно к вторым и к третьему входам контроллера, пятые выходы которого соединены с соответствующими адрес ными входами мультиплексора , а шестой , седьмой и выходы подключены к ющим входам каждого преобразования .

   восьмые соответствуканала ' -----'⁷S™-^rrLia-^m------LTL-J— и~ L-J—~Ц--я ^Ln-^J LT............. U~U----LT^----^r m_g—I ·· l L g--ГГЦ ΓΠΛΙ—? fut. г