SU1487197A1

SU1487197A1 - Peгиctp cдbигa -koдa

Info

Publication number: SU1487197A1
Application number: SU874335800A
Authority: SU
Inventors: Aleksandr V Tkachenko; Sergej A Krasikov
Original assignee: Aleksandr V Tkachenko; Sergej A Krasikov
Priority date: 1987-11-09
Filing date: 1987-11-09
Publication date: 1989-06-15

Description

Изобретение относится к вычислительной технике и передаче данных, может быть использовано для уплотнения минимального и равномерного 5 оптимального С-кодов, оптимальной ^-системы счисления.

Целью изобретения является расширение области применения за счет возможности уплотнения кода. }(,

На фиг. 1 представлена схема регистра сдвига' с-кода (для С=1); на фиг. 2 - схема блока входной логики.

Регистр (фиг. 1) содержит триг- 15 геры 1.1-1.П, группу входов 2.1-2,η параллельного занесения регистра, вход 3 последовательного занесения регистра, выход 4 регистра, установочный вход 5 регистра, тактовый 20 вход 6 регистра, вход 7 сброса регистра, блоки 8.1-8.η входной логики.

Блок 8 входной логики (фиг»2) содержит триггер 9, первый и второй элементы И 10 и 11, элемент ИЛИ 12, 25 выход 13 блока 8 входной логики, четвертый вход 14 блока 8 входной логики, с первого по третий входы 1517 блока 8 входной логики.

Для минимального и оптимального 39 с-кодов после каждой единицы слеванаправо находится С нулей.

Сущность работы регистра основывается на пропуске этих нулей при последовательном считывании кодовой комбинации с регистра.

Регистр работает следующим образом.

В триггеры 1.1-1„п заносится последовательно через вход 3 или. параллельно через входы 2 „ 1-2.п. для параллельного занесения В—код, причем он заносится старшим разрядом в триггер 1.1, соответственно младшим - в триггер 1»п; счет кодовой комбинации из регистра после выполнения преобразования производится младшим разрядом вперед. После занесения кодовой комбинации в триггеры 1,1-1 _оп на вход 5' подается импульс, который проходит на синхровходы триггеров 9 в блоках 8 входной логики, Пусть в триггер 1.1 была занесена единица, тогда триггер 9 блока 8.3 входной логики перейдет в единичное состояние, так как его вход сое- ^5 динен с выходом триггера 1»1 и на его синхровход поступил первый им.пульс со входа 5. Триггер 9 блока

8.3 входной логики включает канал передачи информации 1.1-1,3 и выключает канал 1.2-1.3, таким образом, триггер 1.2 перестает участвовать . в сдвиге кода. Если триггер 9,в нулевом состоянии, то код при сдвиге перемещается обычным образом по каналу вход 15 блока входной логики, элемент И 11, элемент ИЛИ 12 и выход 13 (фиг, 2). Если триггер в единичном состоянии, то код при сдвиге перемещается через триггер для 6=1, если предыдущий триггер в состоянии 1”, т.е. по каналу вход 15, элемент И 1,1, элемент ИЛИ 12, выход 13 (фиг.2). За счет перехода при считывании кодовой комбинации сразу через один нулевой триггер после единичного происходит сокращение длины кода, .

После последовательного считывания информации на вход 5 подается второй импульс, который сбрасывает триггеры 9 в нулевое состояние, регистр готов к принятию следующей кодовой комбинации,

I .

Блок входной логики может применяться во всех подобных устройствах, где после единицы обязательно стоит определенное количество нулей. Особенность регистра состоит в том, что считывание информации идет младшими разрядами вперед» Если необходимо считывать в другую сторону, то нужно применить регистр с реверсивным сдвигом»

Claims

Формула и,з обретения

1 о Регистр сдвига ϊ-кода, содержащий п триггеров (п-разрядность кода) и η блоков входной логики, причем выход К—го блока входной логики (К=1...п) соединен с. информационным входом К-го триггера, выход р-го триггера соединен с первым входом (р+1)-го блока входной логики (р*

- 1... п-1), вход последовательного занесения регистра, соединен с первым входом первого блока входной логики, выход п-г'о триггера является выходом регистра, тактовый вход и вход сброса которого соединены соответственно с входами разрешения 'приема и установки в 0 триггеров с первого по η-й, входы параллельного зане· сения группы регистра соединены со вторыми входами соответствующих (4871 блоков входной логики, третьи входы которых объединены, отличающийся тем, что, с.целью расширения области применения за счет возможности уплотнения кода, установочный вход регистра соединен с третьим входом первого блока входной логики, выход М—го триггера (М=1,,. п-С-1) соединен с четвертым входом |₀Μ+ί+1-го блока входной логики.
2. Регистр по п.1, отличающийся тем, что блок входной логики содержит триггер, два элемен-. 15 та И и,элемент ИЛИ, причем с первого по четвертый входы и выход блока входной логики соединены соответственно с первым входом второго элемента И, с первым входом элемента ИЛИ, с входом разрешения приема триг· гера, с первым входом первого элемента И и с выходом элемента ИЛИ, прямой и инверсный выходы триггера соединены с вторыми входами соответственно первого и второго элементов И, выходы которых соединены соответственно с вторым и третьим входами элемента ИЛИ, первый вход первого элемента И соединен с информационным входом триггера.