JPH0736839A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 【目的】 １つのメモリを複数のプロセッサで共有する
マルチプロセッサシステムにおいて、回路を変更するこ
となく、プロセッサによるメモリへのアクセス頻度に応
じて、プロセッサに割り当てられるメモリへのアクセス
期間の周期を変更可能にすると共に、プロセッサ間での
アクセスの順番を変更可能にする。 【構成】 ８進カウンタ411のリップルキャリ信号ＲＣ
をレジスタによりシフトして複数のシフト信号451〜458
を発生する。比較レジスタ付デコーダ431〜434により、
シフト信号451〜458をデコードして、そのデコード値
が、プロセッサ21〜24により設定されたシフト信号設定
値と一致するシフト信号を多重してシリアルデータでタ
イムスロット信号401〜404としてプロセッサ21〜24に出
力する。シフト信号の設定変更によりタイムスロット信
号401〜404の周期を変える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、１つのメモリを複数
のプロセッサで共有するマルチプロセッサシステムに関
し、特にメモリへのアクセス期間としてのタイムスロッ
トをプロセッサに割り当てるタイムスロット割当回路を
有するマルチプロセッサシステムに関する。

【０００２】

【従来の技術】図７は、例えば特開昭６２−２９７９６
３号公報に示された従来のマルチプロセッサシステムを
示す原理図である。このマルチプロセッサシステムは、
１つのメモリ１をプロセッサ群２で共有し、プロセッサ
群２に、メモリ１へのアクセス期間としてタイムスロッ
ト信号をタイムスロット割当回路３により割り当てる構
成となっている。

【０００３】タイムスロット割当回路３は、クロック信
号ＣＬＫに基づいて所定個数のタイムスロットを収容す
る所定周期のタイムスロット基本信号を発生するタイム
スロット基本信号発生手段３１と、そのタイムスロット
基本信号をシフトしてタイムスロット基本信号と同じ周
期のタイムスロット信号を上記タイムスロットの個数分
発生するタイムスロット信号発生手段３２と、タイムス
ロット信号発生手段３２からのタイムスロット信号のう
ちのいくつかを、それぞれタイムスロット基本信号発生
手段３１からのタイムスロット基本信号に基づいて分割
することにより他のタイムスロット信号の周期よりも長
い周期で出力するタイムスロット信号周期分割手段３４
とを備えている。

【０００４】図７をブロック化した図を図８に示す。図
８において、プロセッサ群２は例えば４つのプロセッサ
２１〜２４でなり、タイムスロット基本信号発生手段３
１には例えば３進カウンタ３１１を用い３進カウンタ３
１１からのリップルキャリ信号ＲＣをタイムスロット基
本信号として出力する。

【０００５】タイムスロット信号発生回路３２にはシフ
トレジスタ３２１を用い、シフトレジスタ３２１により
３進カウンタ３１１からのリップルキャリ信号ＲＣをシ
フトして例えば３個のタイムスロット信号３０１〜３０
３を出力する。

【０００６】タイムスロット信号周期分割手段３４は、
３進カウンタ３１１の出力を１／２分周して出力する分
周回路３４１と、この分周回路３４１の出力によりシフ
トレジスタ３２１からの例えばタイムスロット信号３０
３を分割して、他のタイムスロット信号３０１及び３０
２の２倍の周期で出力するセレクタ３４２とで構成され
る。

【０００７】なお、プロセッサ２１〜２４のアクセス頻
度があらかじめ測定され、ここでは、プロセッサ２１及
び２２のアクセス頻度がプロセッサ２３及び２４のアク
セス頻度の２倍とする。

【０００８】次に、上述した構成の動作を図９のタイム
チャートに基づいて説明する。３進カウンタ３１１はク
ロック信号ＣＬＫを受けて、図９に示すように、クロッ
ク信号ＣＬＫの３パルスを１周期としてリップルキャリ
信号ＲＣを出力する。

【０００９】シフトレジスタ３２１は、リップルキャリ
信号ＲＣをシフトして、図９に示すようなタイムスロッ
ト信号３０１〜３０３を出力する。また、分周回路３４
１は、リップルキャリ信号ＲＣを１／２分周し、その分
周信号Ｓをセレクタ３４２に出力する。

【００１０】セレクタ３４２は、シフトレジスタ３２１
から出力されるタイムスロット信号３０１〜３０３のう
ち例えばタイムスロット信号３０３を、図９に示すよう
に、分周信号Ｓにより２つのタイムスロット信３０４及
び３０５に分割して出力する。

【００１１】そして、タイムスロット信号３０１及び３
０２はそれぞれプロセッサ２１及び２２に供給され、タ
イムスロット信号３０４及び３０５はそれぞれプロセッ
サ２２及び２３に供給される。プロセッサ２１〜２４
は、ぞれぞれアクセス期間としてタイムスロット信号３
０１〜３０５が“１”の期間で、メモリ１をアクセスす
る。

【００１２】このように、アクセス頻度の高いプロセッ
サ２１及び２２によるアクセス期間の周期を、アクセス
頻度の低いプロセッサ２３及び２４によるアクセス期間
の周期よりも短くすることにより、アクセス頻度の高い
プロセッサ２１及び２２によるアクセス権の獲得機会を
多くしてメモリ１へのアクセスを効率化している。

【００１３】

【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムでは、アクセス頻度に応じて各プロ
セッサ２１〜２４に割り当てるタイムスロット信号の周
期即ちアクセス期間の周期が固定されていたので、プロ
セッサ２１〜２４のアクセス頻度が変わった場合、例え
ばプロセッサ２１のアクセス頻度が低くなりプロセッサ
２３のアクセス頻度が高くなった場合には、プロセッサ
２１はアクセス期間が与えられてもアクセスを行わない
ときが多くなるため無駄なアクセス期間が多くなり、プ
ロセッサ２３は必要なときでもすぐにアクセスできなく
なる。

【００１４】また、プロセッサ２１〜２４のアクセス期
間が固定されているので、いずれかのプロセッサが連続
して長期間メモリ１をアクセスする必要が生じた場合に
も対応できない。

【００１５】そのため、プロセッサ２１〜２４のアクセ
ス頻度が変わった場合、及び連続して長期間アクセスす
る必要が生じた場合には、回路を変更しなければならな
いという問題点があった。

【００１６】また、従来のマルチプロセッサシステムで
は、プロセッサ２１〜２４によるアクセスの順番も固定
されているので、アクセスの順番を変更する必要が生じ
た場合にも回路を変更しなければならないという問題点
があった。

【００１７】この発明は、このような問題点を解決する
ためになされたもので、回路を変更することなく、プロ
セッサによるメモリへのアクセス頻度に応じて、プロセ
ッサに割り当てるメモリへのアクセス期間の周期を変更
することができると共に、複数のプロセッサ間でのアク
セスの順番を変更することができるマルチプロセッサシ
ステムを得ることを目的とする。

【００１８】また、この発明は、回路を変更することな
く、プロセッサによるメモリへのアクセス頻度に応じ
て、プロセッサに割り当てるメモリへのアクセス期間の
周期を広範囲で変更することができる共に、複数のプロ
セッサ間でのアクセスの順番を変更することができるマ
ルチプロセッサシステムを得ることを目的とする。

【００１９】また、この発明は、プロセッサによるメモ
リへのアクセス頻度が変わる場合に、回路を変更するこ
となく、プロセッサに割り当てるアクセス期間の周期を
変更することができ、かつ複数のプロセッサ間でのアク
セスの順番を変更することができると共に、プロセッサ
がメモリを連続して長期間アクセスする必要が生じた場
合に、割り当てられたアクセス期間を長期間保持するこ
とができるマルチプロセッサシステムを得ることを目的
とする。

【００２０】

【課題を解決するための手段】この発明の請求項１に係
るマルチプロセッサシステムは、１つのメモリを共有す
る複数のプロセッサに、タイムスロット信号を出力する
ことにより上記メモリへのアクセス期間を割り当てるマ
ルチプロセッサシステムにおいて、クロック信号に基づ
いて所定周期のタイムスロット基本信号を発生するタイ
ムスロット基本信号発生手段と、上記タイムスロット基
本信号をシフトして複数のシフト信号を発生するシフト
信号発生手段と、プロセッサ毎に設けられて、該当する
プロセッサによりシフト信号設定値が設定され、上記複
数のシフト信号をデコードすることによりそのデコード
値が上記シフト信号設定値と一致するシフト信号に基づ
いてタイムスロット信号を該当するプロセッサに出力す
るタイムスロット信号割当手段とを備えたものである。

【００２１】また、この発明の請求項２に係るマルチプ
ロセッサシステムは、１つのメモリを共有する複数のプ
ロセッサに、タイムスロット信号を出力することにより
上記メモリへのアクセス期間を割り当てるタイムスロッ
ト割当回路において、クロック信号に基づいて各々異な
る周期のタイムスロット基本信号を発生する複数のタイ
ムスロット基本信号発生器と、上記タイムスロット基本
信号をシフトして複数のシフト信号を発生するタイムス
ロット信号発生手段と、プロセッサ毎に設けられて、該
当するプロセッサによりシフト信号設定値が設定され、
上記複数のシフト信号をデコードすることによりそのデ
コード値が上記シフト信号設定値と一致するシフト信号
に基づいてタイムスロット信号を該当するプロセッサに
出力するタイムスロット信号割当手段とを備えたもので
ある。

【００２２】また、この発明の請求項３に係るマルチプ
ロセッサシステムは、１つのメモリを共有する複数のプ
ロセッサに、タイムスロット信号を出力することにより
上記メモリへのアクセス期間を割り当てるタイムスロッ
ト割当回路において、クロック信号に基づいて所定周期
のタイムスロット基本信号を発生するタイムスロット基
本信号発生手段と、上記タイムスロット基本信号をシフ
トして複数のシフト信号を発生するタイムスロット信号
発生手段と、プロセッサ毎に設けられて、該当するプロ
セッサによりシフト信号設定値が設定され、上記複数の
シフト信号をデコードすることによりそのデコード値が
上記シフト信号設定値と一致するシフト信号に基づいて
タイムスロット信号を該当するプロセッサに出力するタ
イムスロット信号割当手段と、上記複数のプロセッサの
いずれかのプロセッサによるメモリへのアクセス時に、
そのプロセッサから送出された連続アクセス要求信号に
応じて上記シフトレジスタのシフト動作を停止するため
のシフト停止手段とを備えたものである。

【００２３】

【作用】この発明の請求項１に係るマルチプロセッサシ
ステムにおいては、タイムスロット基本信号発生手段に
より、クロック信号に基づいて所定周期のタイムスロッ
ト基本信号を発生し、そのタイムスロット基本信号をシ
フト信号発生手段によりシフトして複数のシフト信号を
発生する。タイムスロット割当手段に、該当するプロセ
ッサによりシフト信号設定値を予め設定しておき、タイ
ムスロット割当手段により、上記複数のシフト信号をデ
コードして、そのデコード値が上記シフト信号設定値と
一致するシフト信号に基づいて該当するプロセッサにタ
イムスロット信号を出力する。プロセッサにより上記シ
フト信号設定値及びその個数を変更することによって、
上記タイムスロット信号の周期が変わる。

【００２４】また、この発明の請求項２に係るマルチプ
ロセッサシステムにおいては、上記タイムスロット基本
信号発生手段から、スイッチ手段の切換えに応じた周期
のタイムスロット基本信号が出力され、シフト信号発生
手段から、上記タイムスロット基本信号の周期に応じた
個数のシフト信号が出力される。タイムスロット割当手
段に、該当するプロセッサによりシフト信号設定値を予
め設定しておき、タイムスロット信号割当手段により、
上記複数のシフト信号をデコードして、そのデコード値
が上記シフト信号設定値と一致するシフト信号を該当す
るプロセッサに出力する。プロセッサにより上記シフト
信号設定値及びその個数を、上記シフト信号の個数に応
じて変更することによって、上記タイムスロット信号の
周期が変わる。

【００２５】また、この発明の請求項３に係るマルチプ
ロセッサシステムは、タイムスロット基本信号は発生手
段により、クロック信号に基づいて所定周期のタイムス
ロット基本信号を発生し、そのタイムスロット基本信号
をシフト信号発生手段によりシフトして複数のシフト信
号を発生する。タイムスロット割当手段に、該当するプ
ロセッサによりシフト信号設定値を予め設定しておき、
タイムスロット信号割当手段により、上記複数のシフト
信号をデコードして、そのデコード値が上記シフト信号
設定値と一致するシフト信号を該当するプロセッサに出
力する。プロセッサにより上記シフト信号設定値及びそ
の個数を変更することによって、上記タイムスロット信
号の周期が変わると共に、上記複数のプロセッサのいず
れかによるメモリへのアクセス時に、そのプロセッサか
らシフト停止手段を介して送出される連続アクセス要求
信号に応じて上記シフトレジスタのシフト動作を停止す
ることにより、そのアクセスを保持する。

【００２６】

【実施例】以下、この発明の諸実施例を説明する。 実施例１．図１は、この発明の実施例１を示す原理図で
ある。同図では、タイムスロット割当回路４の構成が図
７と異なる。このタイムスロット割当回路４は、クロッ
ク信号に基づいて所定個数のタイムスロットを収容する
所定周期のタイムスロット基本信号を発生するタイムス
ロット基本信号発生手段４１と、そのタイムスロット基
本信号をシフトしてタイムスロット基本信号と同じ周期
のシフト信号を上記タイムスロットの個数分発生するシ
フト信号発生手段４２と、その複数個のタイムスロット
信号をデコードして、そのデコード値がプロセッサ群２
により設定された設定値に一致するシフト信号に基づい
てプロセッサ群２にタイムスロット信号を出力するタイ
ムスロット信号割当手段４３とで構成される。

【００２７】図２に、図１の詳細なブロック図を示す。
図２において、プロセッサ群２は例えば４つのプロセッ
サ２１〜２４でなり、タイムスロット基本信号発生手段
４１には例えば８進カウンタ４１１を用い８進カウンタ
４１１からのリップルキャリ信号ＲＣをタイムスロット
基本信号として出力する。

【００２８】シフト信号発生手段４２にはシフトレジス
タ４２１を用い、シフトレジスタ３２１により８進カウ
ンタ３１１からのリップルキャリ信号ＲＣをシフトして
例えば８個のシフト信号４５１〜４５８を出力する。

【００２９】タイムスロット信号割当手段４３には、プ
ロセッサ２１〜２４にそれぞれ対応して比較レジスタ付
デコーダ４３１〜４３４が用いられる。この比較レジス
タ付デコーダ４３１〜４３４は、それぞれプロセッサ２
１〜２４によりデータバスライン２１１〜２４１を通じ
て所定個数のシフト信号設定値が設定され、シフトレジ
スタ４２１からのシフト信号４５１〜４５８をデコード
して、そのデコード値が上記シフト信号設定値と一致す
るシフト信号を多重してシリアルデータで該当するプロ
セッサ２１〜２４に出力する。

【００３０】図３に、比較レジスタ付デコーダ４３１〜
４３４が有するシフト信号設定値を示す。シフト信号設
定値は、シフトレジスタ４２１からの８個のシフト信号
４５１〜４５８のうちのいくつかのデコード値であり、
シフト信号４５１をＬＳＢ（最下位ビット）、シフト信
号４５８をＭＳＢ（最上位ビット）として、例えば（０
１Ｈ、０２Ｈ、０４Ｈ、０８、１０Ｈ、２０Ｈ、４０
Ｈ、８０Ｈ）と設定されている。

【００３１】ここでは、これらシフト信号４５１〜４５
８のデコード値のうち、例えば比較レジスタ付デコーダ
４３１のレジスタには（０１Ｈ、０４Ｈ、１０Ｈ、４０
Ｈ）が設定され、比較レジスタ付デコーダ４３２には
（０２Ｈ、２０Ｈ）、比較レジスタ付デコーダ４３３に
は（０８Ｈ）、比較レジスタ付デコーダ４３４には（８
０Ｈ）が設定されているとする。

【００３２】次に、上述した構成の動作を図４のタイム
チャートに基づいて説明する。８進カウンタ４１１はク
ロック信号ＣＬＫを受けて、図４に示すように、クロッ
ク信号ＣＬＫの８パルスを１周期としてリップルキャリ
信号ＲＣを出力する。

【００３３】シフトレジスタ４２１は、リップルキャリ
信号ＲＣをシフトして、図４に示すような８個のシフト
信号４０１〜４０８を比較レジスタ付デコーダ４３１〜
４３８に出力する。

【００３４】比較レジスタ付デコーダ４３１〜４３８
は、シフト信号４５１、４５２、４５３、４５４、４５
５、４５６、４５７及び４５８をそれぞれデコードして
０１Ｈ、０２Ｈ、０４Ｈ、０８、１０Ｈ、２０Ｈ、４０
Ｈ及び８０Ｈを得て、これらデコード値と、プロセッサ
２１〜２４により設定された図３に示す設定値とを比較
し、一致するものを、図４に示すように多重してシリア
ルデータでタイムスロット信号４０１〜４０４としてプ
ロセッサ２１〜２４にそれぞれ出力する。

【００３５】プロセッサ２１〜２４は、ぞれぞれアクセ
ス期間としてのタイムスロット信号４０１〜４０５の
“１”の期間で、メモリ１をアクセスする。ここで、ク
ロック信号ＣＬＫのパルス周期を１とすると、プロセッ
サ２１によるアクセス期間の周期はその２倍、プロセッ
サ２２によるアクセス期間の周期は４倍、プロセッサ２
３及び２４によるアクセス期間の周期は８倍となる。ま
た、プロセッサ２１〜２４によるアクセスの順番は、プ
ロセッサ２１、２２、２３及び２４の順である。

【００３６】このアクセス期間の周期及びアクセスの順
番を変更する場合は、プロセッサ２１〜２４により、比
較レジスタ付デコーダ４３１〜４３４のレジスタのシフ
ト信号設定値を変更する。

【００３７】このように、この実施例１では、プロセッ
サ２１〜２４により比較レジスタ付デコーダ４３１〜４
３４にシフト信号設定値を設定し、比較レジスタ付デコ
ーダ４３１〜４３４により、シフトレジスタ４２１から
出力される複数個のシフト信号をデコードし、そのデコ
ード値がシフト信号設定値と一致するシフト信号を多重
してタイムスロット信号４０１〜４０４としてプロセッ
サに割り当てるように構成したので、比較レジスタ付デ
コーダ４３１〜４３４のシフト信号設定値を変更するこ
とにより、プロセッサによるアクセス期間の周期を変更
することができる。

【００３８】実施例２．図５は、この発明の実施例２を
示すブロック図である。同図は、図２のシフトレジスタ
４２１にタイムスロット基本信号を出力するタイムスロ
ット基本信号発生手段４１Ａを示したもので、このタイ
ムスロット基本信号発生手段４１Ａは、８進カウンタ４
１１、１６進カウンタ４１２、３２進カウンタ４１３及
び６４進カウンタ４１４を有すると共に、クロック信号
ＣＬＫを上記カウンタ４１１〜４１４のいずれかに入力
するための切換スイッチ４１５とを有し、切換スイッチ
４１５の切り換えに応じて、カウンタ４１１〜４１４の
いずれかのリップルキャリ信号ＲＣをタイムスロット基
本信号として発生するように構成されている。

【００３９】なお、図２のシフトレジスタ４２１は、タ
イムスロット基本信号発生手段４１Ａから出力されるリ
ップルキャリ信号ＲＣのシフト回数が変更可能にされて
いて、入力されたリップルキャリ信号ＲＣの周期に応じ
た個数のタイムスロット信号を３４１〜３４４に出力す
る。

【００４０】また、プロセッサ２１〜２４により比較レ
ジスタ付デコーダ４３１〜４３４に設定されるシフト信
号設定値は、シフトレジスタ４２１から出力される個数
のシフト信号のデコード値の中から選択される。

【００４１】次に、動作について説明する。切換スイッ
チ４１５の切り換えにより、クロック信号ＣＬＫが８進
カウンタ４１１に入力された場合には、上記実施例１と
同じく動作する。この場合には、８進カウンタ４１１か
らシフトレジスタ４２１に、クロック信号ＣＬＫの８パ
ルスを１周期とするリップルキャリ信号ＲＣが出力さ
れ、シフトレジスタ４２１から比較レジスタ付デコーダ
４３１〜４３４に、リップルキャリ信号ＲＣと同じ周期
の８個のシフト信号が出力されてる。

【００４２】切換スイッチ４１５の切り換えにより、ク
ロック信号ＣＬＫが１６進カウンタ４１２に入力された
場合には、クロック信号ＣＬＫの１６パルスを１周期と
するリップルキャリ信号ＲＣがシフトレジスタ４２１に
出力され、シフトレジスタ４２１から、そのリップルキ
ャリ信号ＲＣと同じ周期の１６個のタイムスロット信号
が比較レジスタ付デコーダ４３１〜４３４に出力され
る。

【００４３】この場合、比較レジスタ付デコーダ４３１
〜４３４に設定されるシフト信号設定値は１６個のシフ
ト信号のうちのいくつかであり、シフト信号設定値に応
じて１６個のシフト信号のうちのいくつかを多重したシ
リアルデータがタイムスロット信号４０１〜４０４とし
て比較レジスタ付デコーダ４３１〜４３４からそれぞれ
プロセッサ２１〜２４に出力される。

【００４４】また、切換スイッチ４１５の切り換えによ
り、クロック信号ＣＬＫが３２進カウンタ４１２または
６４進カウンタ４１４に入力された場合には、それぞ
れ、クロック信号ＣＬＫの３２または６４パルスを１周
期とするリップルキャリ信号ＲＣがシフトレジスタ４２
１に出力され、シフトレジスタ４２１から、そのリップ
ルキャリ信号ＲＣと同じ周期のシフト信号が比較レジス
タ付デコーダ４３１〜４３４に出力される。

【００４５】そして、シフト信号設定値に応じて３２ま
たは６４個のシフト信号のうちのいくつかを多重したシ
リアルデータがタイムスロット信号４０１〜４０４とし
て比較レジスタ付デコーダ４３１〜４３４からそれぞれ
プロセッサ２１〜２４に出力される。

【００４６】このように、切換スイッチ４１５の切り換
えにより、タイムスロット基本信号発生手段４１Ａから
発生するタイムスロット基本信号の周期を変更可能にし
てプロセッサ２１〜２４に割り当てるタイムスロット信
号４０１〜４０４の個数を可変にしたことによって、プ
ロセッサ２１〜２４に出力されるタイムスロット信号の
周期の変更範囲が可変になるので、プロセッサ２１〜２
４によるメモリ１へのアクセス期間の周期を広範囲に変
更することができる。

【００４７】実施例３．図６は、この発明の実施例３を
示すブロック図６である。図６は、プロセッサ２１〜２
４のいずれかのアクセス期間にそのアクセスを保持する
機能を備えている。即ち、プロセッサ２１〜２４からの
連続アクセス要求信号をオア回路５を介してアンド回路
６に入力すると共に、８進カウンタ４１１のリップルキ
ャリ信号ＲＣをアンド回路６に入力して、シフトレジス
タ４２１へのリップルキャリ信号ＲＣを連続アクセス要
求信号によりマスクして、シフトレジスタ４２の動作を
停止させる機能を備えている。

【００４８】次に、動作について説明する。例えばプロ
セッサ２１がタイムスロット信号４０１によりアクセス
期間が与えられてメモリ１をアクセス中に、そのアクセ
スを連続して長期間実行する必要がある場合に、プロセ
ッサ２１は連続アクセス要求信号を起動する。この連続
アクセス要求信号は、オア回路５を介してアンド回路６
に入力されて、８進カウンタ４１１からのリップルキャ
リ信号ＲＣをマスクする。

【００４９】これにより、シフトレジスタ４２１へのリ
ップルキャリ信号ＲＣの供給が停止されるので、シフト
動作が停止して、シフトレジスタ４２１の出力がリップ
ルキャリ信号ＲＣの供給停止時点の状態で維持されるの
で、プロセッサ２１は実行中のアクセスを保持する。

【００５０】そして、プロセッサ２１によるメモリ１へ
のアクセス終了後、プロセッサ２１が連続アクセス要求
信号をオフしてアンド回路６のマスクを解除すること
で、シフトレジスタ４２１は動作を再開する。

【００５１】このように、この実施例では、８進カウン
タ４１１からシフトレジスタ４２１へのリップルキャリ
信号ＲＣの供給を、プロセッサ２１〜２４からの連続ア
クセス要求信号に応じて停止するように構成したことに
より、プロセッサ２１〜２４は、メモリ１を連続して長
期間アクセセスする必要がある場合に、与えられている
アクセス期間を長期間保持することができる。

【００５２】

【発明の効果】以上のように、この発明の請求項１に係
るマルチプロセッサシステムは、クロック信号に基づい
て所定周期のタイムスロット基本信号を発生するタイム
スロット基本信号発生手段と、上記タイムスロット基本
信号をシフトして複数のシフト信号を発生するシフト信
号発生手段と、プロセッサ毎に設けられて、該当するプ
ロセッサによりシフト信号設定値が設定され、上記複数
のシフト信号をデコードすることによりそのデコード値
が上記シフト信号設定値と一致するシフト信号に基づい
てタイムスロット信号を該当するプロセッサに出力する
タイムスロット信号割当手段とを備えたことによって、
プロセッサにより上記シフト信号設定値及びその個数を
変更することにより上記タイムスロット信号の周期を変
えることができるので、回路を変更することなく、プロ
セッサによるメモリへのアクセス頻度に応じて、プロセ
ッサに割り当てるメモリへのアクセス期間の周期を変更
することができる共に、複数のプロセッサ間でのアクセ
スの順番を変更することができるという効果を奏する。

【００５３】また、この発明の請求項２に係るマルチプ
ロセッサシステムは、クロック信号に基づいて各々異な
る周期のタイムスロット基本信号を発生する複数のタイ
ムスロット基本信号発生器と、上記タイムスロット基本
信号をシフトして複数のシフト信号を発生するタイムス
ロット信号発生手段と、プロセッサ毎に設けられて、該
当するプロセッサによりシフト信号設定値が設定され、
上記複数のシフト信号をデコードすることによりそのデ
コード値が上記シフト信号設定値と一致するシフト信号
に基づいてタイムスロット信号を該当するプロセッサに
出力するタイムスロット信号割当手段とを備えたことに
よって、プロセッサにより上記シフト信号設定値及びそ
の個数を、上記シフト信号の個数に応じて変更すること
により上記タイムスロット信号の周期を変えることがで
きるので、回路を変更することなく、プロセッサによる
メモリへのアクセス頻度に応じて、プロセッサに割り当
てるメモリへのアクセス期間の周期を広範囲に変更する
ことができる共に、複数のプロセッサ間でのアクセスの
順番を変更することができるという効果を奏する。

【００５４】また、この発明の請求項３に係るマルチプ
ロセッサシステムは、クロック信号に基づいて所定周期
のタイムスロット基本信号を発生するタイムスロット基
本信号発生手段と、上記タイムスロット基本信号をシフ
トして複数のシフト信号を発生するタイムスロット信号
発生手段と、プロセッサ毎に設けられて、該当するプロ
セッサによりシフト信号設定値が設定され、上記複数の
シフト信号をデコードすることによりそのデコード値が
上記シフト信号設定値と一致するシフト信号に基づいて
タイムスロット信号を該当するプロセッサに出力するタ
イムスロット信号割当手段と、上記複数のプロセッサの
いずれかのプロセッサによるメモリへのアクセス時に、
そのプロセッサから送出された連続アクセス要求信号に
応じて上記シフトレジスタのシフト動作を停止するため
のシフト停止手段とを備えたことによって、プロセッサ
により上記シフト信号設定値及びその個数を変更するこ
とにより上記タイムスロット信号の周期を変えることが
できるので、プロセッサによるメモリへのアクセス頻度
が変わる場合に、回路を変更することなく、プロセッサ
に割り当てられるアクセス期間の周期を変更することが
でき、かつ複数のプロセッサ間でのアクセスの順番を変
更することができると共に、連続アクセス要求信号によ
り上記シフトレジスタのシフト動作を停止することがで
きるので、プロセッサが連続して長期間メモリをアクセ
スする必要がある場合に、割り当てたアクセス期間を長
期間保持することができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１の原理図である。

【図２】この発明の実施例１のブロック図である。

【図３】この発明の実施例１の比較レジスタ付デコーダ
のレジスタの内容を示す図である。

【図４】この発明の実施例１の動作を説明するためのタ
イムチャートである。

【図５】この発明の実施例２のブロック図である。

【図６】この発明の実施例３のブロック図である。

【図７】従来のマルチプロセッサシステムの原理図であ
る。

【図８】従来のマルチプロセッサシステムのブロック図
である。

【図９】従来のマルチプロセッサシステムの動作を説明
するためのタイムチャートである。

【符号の説明】

１ メモリ ２ プロセッサ群 ２１ プロセッサ ２２ プロセッサ ２３ プロセッサ ２４ プロセッサ ２１２ 連続アクセス要求信号 ２２２ 連続アクセス要求信号 ２２３ 連続アクセス要求信号 ２２４ 連続アクセス要求信号 ２２３ 連続アクセス要求信号 ４０１ タイムスロット信号 ４０２ タイムスロット信号 ４０３ タイムスロット信号 ４０４ タイムスロット信号 ４１ タイムスロット基本信号発生手段 ４１Ａ タイムスロット基本信号発生手段 ４１１ ８進カウンタ ４１２ １６進カウンタ ４１３ ３２進カウンタ ４１４ ６４進カウンタ ４１５ 切換スイッチ ４２ シフト信号発生手段 ４２１ シフトレジスタ ４３ タイムスロット割当手段 ４３１ 比較レジスタ付デコーダ ４３２ 比較レジスタ付デコーダ ４３３ 比較レジスタ付デコーダ ４３４ 比較レジスタ付デコーダ ４５１ シフト信号 ４５２ シフト信号 ４５３ シフト信号 ４５４ シフト信号 ４５５ シフト信号 ４５６ シフト信号 ４５７ シフト信号 ４５８ シフト信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １つのメモリを共有する複数のプロセッ
   サに、タイムスロット信号を出力することにより上記メ
   モリへのアクセス期間を割り当てるマルチプロセッサシ
   ステムにおいて、クロック信号に基づいて所定周期のタ
   イムスロット基本信号を発生するタイムスロット基本信
   号発生手段と、上記タイムスロット基本信号をシフトし
   て複数のシフト信号を発生するシフト信号発生手段と、
   プロセッサ毎に設けられて、該当するプロセッサにより
   シフト信号設定値が設定され、上記複数のシフト信号を
   デコードすることによりそのデコード値が上記シフト信
   号設定値と一致するシフト信号に基づいてタイムスロッ
   ト信号を該当するプロセッサに出力するタイムスロット
   信号割当手段とを備えたことを特徴とするマルチプロセ
   ッサシステム。
2. 【請求項２】 １つのメモリを共有する複数のプロセッ
   サに、タイムスロット信号を出力することにより上記メ
   モリへのアクセス期間を割り当てるタイムスロット割当
   回路において、クロック信号に基づいて各々異なる周期
   のタイムスロット基本信号を発生する複数のタイムスロ
   ット基本信号発生器と、上記クロック信号をいずれかの
   タイムスロット基本信号発生器に切り換えて入力するた
   めのスイッチ手段とを有するタイムスロット基本信号発
   生手段を備えると共に、上記タイムスロット基本信号を
   シフトして複数のシフト信号を発生するシフト信号発生
   手段と、プロセッサ毎に設けられて、該当するプロセッ
   サによりシフト信号設定値が設定され、上記複数のシフ
   ト信号をデコードすることによりそのデコード値が上記
   シフト信号設定値と一致するシフト信号に基づいてタイ
   ムスロット信号を該当するプロセッサに出力するタイム
   スロット信号割当手段とを備えたことを特徴とするマル
   チプロセッサシステム。
3. 【請求項３】 １つのメモリを共有する複数のプロセッ
   サに、タイムスロット信号を出力することにより上記メ
   モリへのアクセス期間を割り当てるタイムスロット割当
   回路において、クロック信号に基づいて所定周期のタイ
   ムスロット基本信号を発生するタイムスロット基本信号
   発生手段と、上記タイムスロット基本信号をシフトして
   複数のシフト信号を発生するシフト信号発生手段と、プ
   ロセッサ毎に設けられて、該当するプロセッサによりシ
   フト信号設定値が設定され、上記複数のシフト信号をデ
   コードすることによりそのデコード値が上記シフト信号
   設定値と一致するシフト信号に基づいてタイムスロット
   信号を該当するプロセッサに出力するタイムスロット信
   号割当手段と、上記複数のプロセッサのいずれかのプロ
   セッサによるメモリへのアクセス時に、そのプロセッサ
   から送出された連続アクセス要求信号に応じて上記シフ
   トレジスタのシフト動作を停止するためのシフト停止手
   段とを備えたこと特徴とするマルチプロセッサシステ
   ム。