JPH01100650A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01100650A JPH01100650A JP25714987A JP25714987A JPH01100650A JP H01100650 A JPH01100650 A JP H01100650A JP 25714987 A JP25714987 A JP 25714987A JP 25714987 A JP25714987 A JP 25714987A JP H01100650 A JPH01100650 A JP H01100650A
- Authority
- JP
- Japan
- Prior art keywords
- address
- order side
- information
- cycle
- strobing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 3
- 238000005192 partition Methods 0.000 abstract 1
- 238000004904 shortening Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係ｆｉ、％にメモリアクセスを
行なうマイクロコンビ二一夕に関する。
行なうマイクロコンビ二一夕に関する。
従来の装置は、ＩＡＰＸ ８６ （ｒＩＡＰＸ ｓ６フ
アミリ・ユーザーズマニエアル（１９８１，インテルジ
４１ ハン株式会社）」記載）のように、アドレスを一
度に出力し、前サイクルのアドレスと次サイクルのアド
レスを比較することなどもしていなかった。
アミリ・ユーザーズマニエアル（１９８１，インテルジ
４１ ハン株式会社）」記載）のように、アドレスを一
度に出力し、前サイクルのアドレスと次サイクルのアド
レスを比較することなどもしていなかった。
上記従来技術では、ピン数をふやさずにアドレス空間を
拡張することができず、また時分割で出力すると処理速
度が遅くなるという問題があった本発明の目的は、ビン
数をふやさずに、また処理速度を低下させずに同時に扱
うことができる情報数をふやすことにある。
拡張することができず、また時分割で出力すると処理速
度が遅くなるという問題があった本発明の目的は、ビン
数をふやさずに、また処理速度を低下させずに同時に扱
うことができる情報数をふやすことにある。
上記目的は、情報線より情報をか回の時分割で出力する
手段と１時分割ごとそれぞれに対応する１本のストロー
ブ信号を出力する手段を設けることによシ、同時に扱う
ことができる情報数をふやし、出力しようとする情報と
前回出力した情報とを各時分割区分ごとに比較してや夛
、そ・の結果によ勺、出力する情報区分および各々の情
報区分に対応するストローブ信号を制御する手段を設け
。
手段と１時分割ごとそれぞれに対応する１本のストロー
ブ信号を出力する手段を設けることによシ、同時に扱う
ことができる情報数をふやし、出力しようとする情報と
前回出力した情報とを各時分割区分ごとに比較してや夛
、そ・の結果によ勺、出力する情報区分および各々の情
報区分に対応するストローブ信号を制御する手段を設け
。
処理速度の低下を防ぐことによシ、達成される。
情報を時分割で出力することによシ、情報線数を変えず
に情報数をふやすことができる。また。
に情報数をふやすことができる。また。
出力しようとする情報と前回出力した情報を各時分割ご
とに比較し、一致した情報区分に関して。
とに比較し、一致した情報区分に関して。
次サイクルの情報および対応するストローブ信号を出力
しないように動作させれば１時分割のためにふえるサイ
クル数を最少限にすることができる。
しないように動作させれば１時分割のためにふえるサイ
クル数を最少限にすることができる。
以下１本発明の一実施例を第１図、第２図および第３図
によシ説明する。
によシ説明する。
第１図中の１は中央処理装置、７は４本のアドレス線、
８は１６本のアドレスとデータの共有バス１０は制御回
路（第２図）、１１は上位側アドレスストローブ信号線
、１２は下位側アドレスストローブ信号線、１３〜１５
は上位側アドレスラッチ回路、１６〜１８は下位側アド
レスラッチ回路、１９は上位側アドレス出力線、２０は
下位側アドレス出力線である。
８は１６本のアドレスとデータの共有バス１０は制御回
路（第２図）、１１は上位側アドレスストローブ信号線
、１２は下位側アドレスストローブ信号線、１３〜１５
は上位側アドレスラッチ回路、１６〜１８は下位側アド
レスラッチ回路、１９は上位側アドレス出力線、２０は
下位側アドレス出力線である。
第２図中の３０は前バスサイクルの上位側アドレスを保
持しておくラッチ回路、５１は内部で確定したバスサイ
クルの上位側アドレスをラッチするラッチ回路、３２は
次のバスサイクルの上位側アドレスと前バスサイクルの
上位側アドレスを比較する比較回路、３３はバスサイク
ル制御回路である。第３図は本実施例のバスサイクルの
タイミングチャートで１図中のＡはクロック、Ｂは内部
での次サイクルアドレスの確定期間、Ｃは第１図のアド
レス線７．Ｄは第１図のバス８．Ｅは第１図の下位アド
レスストローブ１１． Ｆは第１図の上位アドレススト
ローブ１２である。
持しておくラッチ回路、５１は内部で確定したバスサイ
クルの上位側アドレスをラッチするラッチ回路、３２は
次のバスサイクルの上位側アドレスと前バスサイクルの
上位側アドレスを比較する比較回路、３３はバスサイク
ル制御回路である。第３図は本実施例のバスサイクルの
タイミングチャートで１図中のＡはクロック、Ｂは内部
での次サイクルアドレスの確定期間、Ｃは第１図のアド
レス線７．Ｄは第１図のバス８．Ｅは第１図の下位アド
レスストローブ１１． Ｆは第１図の上位アドレススト
ローブ１２である。
アドレスはアドレス＠７およびバス８よシ時分割によシ
２サイクルに分けて出力される。前者を下位側アドレス
として、ラッチ回路１６〜１８にストローブ信号１２で
ラッチする。後者を上位側アドレスとしてラッチ回路１
３＾１５にストローブ信号１１でラッチする。次サイク
ルでは、内部における次サイクルアドレスの確定期間に
、前バスサイクルの上位側アドレスと次バスサイクルの
上位アドレスを比較回路３２で比較し、一致した場合は
上位側のアドレス７．８および上位側ストローブ信号１
１を出力せず、バスサイクルを１サイクル短かくする・
３ ・ 制御を制御回路３３によシ行なう。（第２図のＴ２期間
） 本実施例によれば、アドレスピンの数を変えずに、アド
レス空間を拡張することができ、連続アドレスの場合な
どには、サイクル数もふやさなくてよいため、処理速度
低下を防止する効果がある。
２サイクルに分けて出力される。前者を下位側アドレス
として、ラッチ回路１６〜１８にストローブ信号１２で
ラッチする。後者を上位側アドレスとしてラッチ回路１
３＾１５にストローブ信号１１でラッチする。次サイク
ルでは、内部における次サイクルアドレスの確定期間に
、前バスサイクルの上位側アドレスと次バスサイクルの
上位アドレスを比較回路３２で比較し、一致した場合は
上位側のアドレス７．８および上位側ストローブ信号１
１を出力せず、バスサイクルを１サイクル短かくする・
３ ・ 制御を制御回路３３によシ行なう。（第２図のＴ２期間
） 本実施例によれば、アドレスピンの数を変えずに、アド
レス空間を拡張することができ、連続アドレスの場合な
どには、サイクル数もふやさなくてよいため、処理速度
低下を防止する効果がある。
発明ＢＡによれば、ピン数をふやさずＩζ同一バスサイ
クルで扱うことができる情報数をふやすことができ、前
バスサイクルの情報と次のバスサイクルの情報を各時分
割区分ごとに比較し、一致した場合にその区分の情報を
ラッチするサイクルを省略でき、バスサイクルを短かく
することができるので速度を低下させない効果がある。
クルで扱うことができる情報数をふやすことができ、前
バスサイクルの情報と次のバスサイクルの情報を各時分
割区分ごとに比較し、一致した場合にその区分の情報を
ラッチするサイクルを省略でき、バスサイクルを短かく
することができるので速度を低下させない効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図中の制御回路のブロック図、第３図は本実施例のバス
サイクルのタイミングチャートである。 １・・・中央処理装置、１１・・・上位側アドレススト
０．４ 。 −ブ線、１２・・・下位側アドレスストローブ線。 ネ ２ 図 第 ３ 図
図中の制御回路のブロック図、第３図は本実施例のバス
サイクルのタイミングチャートである。 １・・・中央処理装置、１１・・・上位側アドレススト
０．４ 。 −ブ線、１２・・・下位側アドレスストローブ線。 ネ ２ 図 第 ３ 図
Claims (1)
- １、複数の情報線とその信号をラッチするためのストロ
ーブ信号を出力する機能を有する情報処理装置において
、情報線より情報をｎ回の時分割で出力する手段と、時
分割区分ごとそれぞれに対応する１本（１は自然数）の
ストローブ信号を出力する手段を設けたことを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25714987A JPH01100650A (ja) | 1987-10-14 | 1987-10-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25714987A JPH01100650A (ja) | 1987-10-14 | 1987-10-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100650A true JPH01100650A (ja) | 1989-04-18 |
Family
ID=17302392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25714987A Pending JPH01100650A (ja) | 1987-10-14 | 1987-10-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100650A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923856A (en) * | 1995-11-28 | 1999-07-13 | Fujitsu Limited | Control system for coping with bus extension in controlling a communication apparatus |
| JP2006293591A (ja) * | 2005-04-08 | 2006-10-26 | Hitachi Ltd | 半導体システム及び半導体装置 |
-
1987
- 1987-10-14 JP JP25714987A patent/JPH01100650A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923856A (en) * | 1995-11-28 | 1999-07-13 | Fujitsu Limited | Control system for coping with bus extension in controlling a communication apparatus |
| JP2006293591A (ja) * | 2005-04-08 | 2006-10-26 | Hitachi Ltd | 半導体システム及び半導体装置 |
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