JPH027145A

JPH027145A - バスアクセス競合調停回路

Info

Publication number: JPH027145A
Application number: JP15852588A
Authority: JP
Inventors: Yasuo Horie; 堀江　康雄; Yasuo Watanabe; 渡辺　保夫
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-06-27
Filing date: 1988-06-27
Publication date: 1990-01-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、複数のプロセッサがメモリ等の１つのデバイ
スにアクセスする場合にそのアクセスの競合を調停する
バスアクセス競合調停回路に関する。

従来の技術第５図は、従来のバスアクセス競合調停回路を示す。第
５図において、１〜４は、メモリ５を共有してアクセス
するプロセッサ（Ａ−Ｄ）であり、６は、そのアクセス
の競合を調停する競合調停回路である。

プロセッサ１〜４と競合調停回路６はそれぞれ、アドレ
スバス７ａ〜７ｄ、ｆ−タバス８ａ〜８ｄ。

チップセレクト信号線９ａ〜９ｄ、リード信号線１０ａ
〜１０ｄ、ライト信号線１１ａ〜１１ｄ、ウェイト信号
線１２ａ〜１２ｄを介して接続され、競合調停回路６と
メモリ５は、アドレスバス７、データバス８、チップセ
レクト信号線９、リード信号線１０、ライト信号線１１
を介して接続されている。

第６図は、競合調停回路６の詳細な構成を示す。

第６図において、６１ａ〜６１ｄはそれぞれ、アドレス
バス７ａ〜７ｄかものアドレス信号をゲーティングする
だめのパスバッファ、６２ａ〜６２ｄはそれぞれ、デー
タバス８ａ〜８ｄ上のデータをゲーティングするだめの
双方向パスバッファ、６３２〜６３ｄはそれぞれ、チッ
プセレクト信号線９ａ〜９ｄ、リード信号線１０ａ〜１
０ｄ１　ライト信号線１１８〜ｌｉｄからの各信号をゲ
ーティングするためのバッファである。

６４は、上記各バッファ６１ａ〜６１ｄ、６２ａ　〜６
２ｄ、６３ａ＝６３ｄの出力制御を行うためのイネーブ
ル信号を時分割で発生するタイミング発生回路、６５は
、ウェイト信号線１２ａ〜１２ｄを介してそれぞれプロ
セッサ１〜４に、動作を停止するだめのウェイト信号を
発生するウェイト発生回路である。

上記従来例において、タイミング発生回路６３が７０セ
ツサ１〜４に共通なマスタクロックの４クロツク毎にイ
ネーブル信号を順次出力することにより、各バッファ６
１ａ〜６１ｄ、６２ａ　〜６２ｄ、６３ａ〜６３ｄを巡
回して開くとともに、ウェイト発生回路６５がこのイネ
ーブル信号が出力されていないプロセッサにウェイト信
号を発生する。

したがって、４つのプロセッサ１〜４は、アクセスサイ
クルに同期して順次メモリ５に直結され、したがって、
メモリ５をあたかも独占してアクセスすることができる
。

発明が解決しようとする課題しかしながら、上記従来のパスアクセス競合調停回路で
は、アクセス対象であるメモリ５がリフレッシ−の必要
なダイナミックＲＡＭ（ランダムアクセスメモリ）であ
る場合、このリフレッシエ制御は、（１）各プロセッサ
１〜４がリード又はライト時以外のタイミングで行う方
法か、（２）リフレッシュ制御手段を別途設け、アクセ
スの合間に行う方法以外になく、また、リフレッシュ制
御は、ダイナミックＲＡＭ内のすべてのメモリに対し一
定の周期で行う必要があり、更に、リフレッシュ動作中
は他のプロセッサからのアクセスを禁止しなければなら
ず、タイミング設計の困難な回路を追加しなければなら
ないという問題点がある。

本発明は、上記従来例の問題点に鑑み、複数のプロセッ
サがメモリにアクセスする場合にそのアクセスの競合を
調停するとともに、メモリを簡単な回路でリフレッシ−
することができるバスアクセス競合調停回路を提供する
ことを目的とする。

課題を解決するだめの手段本発明は上記目的を達成するために、メモリにアクセス
してリフレッシュする手段と、複数のプロセッサ及びこ
のリフレッシュ手段からのアクセス信号をゲーティング
する手段を設け、このゲーティング手段が巡回して開く
ようにするとともに、当該ゲーティング手段が開くとき
に、当該プロセッサ又は前記リフレッシュ手段がメモリ
にアクセスするようにしたものである。

作用本発明は上記構成により、プロセッサとリフレッシュ手
段がメモリに対し時分割でアクセスするので、簡単なリ
フレッシュ回路を付加することにより、メモリをリフレ
ッシュすることができる。

実施例以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るバスアクセス競合調停回路の一実施例
を示すブロック図、第２図は、第１図の競合調停回路を
備えた回路の全体構成を示す概略ブロック図、第３図は
、第１図および第２図におけるウェイト信号とタイミン
グ信号を示すタイミングチャート、第４図は、第１図お
よび第２図のリフレッシュ制御回路の信号を示すタイミ
ングチャートであり、第５図および第６図に示す構成部
材と同一の構成部材には同一の参照符号を付す。

先ず、第２図を参照して第１図の競合調停回路を備えた
回路の全体構成を説明すると、１〜４はそれぞれ、メモ
リ５を共有してアクセスするプロセッサ（Ａ−Ｄ）、１
３は、メモリ５のすべてのセルにアクセスしてリフレッ
シュするために、メモリ５のすべてのアドレスを巡回的
に指示するリフレッシュ制御回路、６０は、プロセッサ
１〜４及びリフレッシュ制御回路１３のメモリ５に対す
るアクセスの競合を後述するように調停する競合調停回
路である。

プロセッサ１〜４と競合調停回路６０はそれぞれ、アド
レスバス７ａ〜７ｄ、データバス８ａ〜８ｄ、チップセ
レクト信号線９ａ〜９ｄ、リード信号線１０ａ〜１０ｄ
１　ライト信号線１１ａ〜１１ｄ１　ウェイト信号線１
２ａ〜１２ｄを介して接続され、リフレッシュ制御回路
１３と競合調停回路６０は、アドレスバス７ｅ、チップ
セレクト信号線９６．ＩＪ−ド信号線１０ｅ、ウェイト
信号線１２ｅを介して接続され、競合調停回路６０とメ
モリ５は、アドレスバス７、データバス８、チップセレ
クト信号線９、リード信号線１０、ライト信号線１１を
介して接続されている。

すなわち、リフレッシュ制御は、データに関係なく読み
だしのみ必要であり、データバスとライト信号線は、リ
フレッシュ制御回路１３と競合調停回路６０の間では接
続されない。

次に、第１図に戻り、競合調停回路６０の詳細な構成を
説明する。

第１図において、６１８〜６１ｅはそれぞれ、アドレス
バス７ａ〜７ｅかものアドレス信号をゲーティングする
だめのパスバッファ、６２８〜６２ｄはそれぞれ、デー
タバス８ａ〜８ｄ上のデータをゲーティングするだめの
双方向パスバッファ、６３ａ〜６３ｄはそれぞれ、チッ
プセレクト信号線９ａ〜９ｄ１　リード信号線１０ａ〜
１０ｄ１ライト信号線１１ａ〜ｌｌｄからの各アクセス
制御信号をゲーティングするためのバッファである。

６３ｅは、リフレッシュ制御回路１３のチップセレクト
信号線９ｅ、リード信号線１０ｅからのメモリ５に対す
る各アクセス制御信号をゲーティングするだめのバッフ
ァである。

６４ａば、上記各バッファ６１ａ〜６１ｅ、６２ａ〜６
２ｄ、６３ａ〜６３ｅを順次開くためのイネーブル信号
を５クロツク毎に１つずつ時分割で発生するタイミング
発生回路、６５ａは、プロセッサ１〜４及びリフレッシ
−制御回路１３からそれぞれチップセレクト信号線９ａ
〜９ｅを介して入力する信号に応答して、後述するよう
に待機するように指示するだめのウェイト信号を発生す
るウェイト発生回路である。

次に、第３図および第４図を参照して上記実施例の動作
を説明する。

第３図において、タイミング発生回路６４ａは、プロセ
ッサ１〜４及びリフレッシュ制御回路１３に共通なマス
タクロックの５クロツクを１周期とし、それぞれ１クロ
ツクづつずらしたイネーブル（タイミング）信号を出力
し、上記各バッファ６１ａ〜６１ｅ、６２ａ　〜６２ｄ
、６３ａ　〜６３ｅを順次開く。

他方、ウェイト発生回路６５ａは、このタイミング信号
に同期して、動作停止を解除する／１イレペルのウェイ
ト信号をそれぞれプロセッサ１〜４及びリフレッシ−制
御回路１３に出力し、まだ、当該時間間隔外で、プロセ
ッサ１〜４及びリフレッシュ制御回路１３からメモリ５
に対するアクセス要求であるチップセレクト信号Ｃ否が
ロウレベルになると、ウェイト信号をロウレベルにし、
当該時間間隔でウェイト信号をハイレベルにする。

尚、同期外れとなったプロセッサ１〜４及びりフレッシ
ュ制御回路１３に対しては、ウェイト発生回路６５ａは
、１〜４クロック分のウェイト信号を出力することによ
り、同期を再確立する。

したがって、プロセッサ１〜４及びリフレッシュ制御回
路１３はそれぞれ、マスタクロックの５クロツク毎に、
競合することなくメモリ５にアクセスすることが可能と
なる。

次に、第４図を参照してリフレッシュ制御回路１３の動
作を説明する。

リフレッシュ制御回路１３は、ランダムにアドレス信号
、チップセレクト信号、リード信号を出力しており、ウ
ェイト発生回路６５ａは、当該時間間隔外でチップセレ
クト信号Ｃ８がロウレベルになると、ウェイト信号をロ
ウレベルにし、当該時間間隔でウェイト信号をハイレベ
ルにする。

しだがって、リフレッシ−制御回路１３からのアドレス
信号、チップセレクト信号、リード信号がバッファ６１
ｅ、６３ｅを介してメモリ５に到達し、メモリ５がリフ
レッシュされる。

発明の詳細な説明したように、本発明は、メモリにアクセスしてリ
フレッシュする手段と、複数のプロセッサ及びこのリフ
レッシュ手段からのアクセス信号をゲーティングする手
段を設け、このゲーティング手段が巡回して開くように
するとともに、当該ゲーティング手段が開くときに、当
該プロセッサ又は前記リフレッシュ手段がメモリにアク
セスするようにしたので、プロセッサとリフレッシュ手
段がメモリに対し時分割でアクセスすることができ、し
たがって、簡単なりフレッシュ回路を付加することによ
り、メモリをリフレッシュすることができる。

【図面の簡単な説明】

第１図は、本発明に係るバスアクセス競合調停回路の一
実施例を示すブロック図、第２図は、第１図の競合調停
回路を備えた回路の全体構成を示す概略ブロック図、第
３図は、第１図および第２図におけるウェイト信号とタ
イミング信号を示すタイミングチャート、第４図は、第
１図および第２図のリフレッシュ制御回路の信号を示す
タイミングチャート、第５図は、従来の競合調停回路を
備えた回路の全体構成を示す概略ブロック図、第６図は
、第５図のパスアクセス競合調停回路を示すブロック図
である。１〜４・・・プロセッサ、５・・・メモリ、７．７ａ〜
７ｅ・・・アドレスバス、８．８ａ〜８ｄ・・・データ
バス、９，９ａ〜９ｅ・・・チップセレクト信号線、１
０゜１０　ａ　〜１０　ｅ−・・リード信号線、１１．
　　ｌｌａ　〜１ｌｄ−・・ライト信号線、１２ａ〜１
２ｅ・・・ウェイト信号線、６１ａ〜６１ｅ、　６２ａ
　〜６２ｄ、　６３ａ　〜６３ｅ−・・バッファ（ゲー
ティング手段）、６４ａ・・・タイミング発生回路、６
５ａ・・・ウェイト発生回路。

Claims

【特許請求の範囲】

（１）メモリにアクセスしてリフレッシュする手段と、
複数のプロセッサ及び前記リフレッシユ手段からのアク
セス信号をそれぞれゲーティングする手段と、前記ゲー
ティング手段が巡回して開くように制御するとともに、
当該ゲーティング手段が開くときに、当該プロセッサ又
は前記リフレッシユ手段が前記メモリにアクセスするよ
うに制御する手段とを有し、各プロセッサとリフレッシ
ュ手段が前記メモリに対し時分割でアクセスすることを
特徴とするバスアクセス競合調停回路。
（２）前記ゲーティング手段はそれぞれバッファである
ことを特徴とする請求項（１）記載のバスアクセス競合
調停回路。
（３）前記制御手段は、前記プロセッサ及びリフレッシ
ュ手段からのチップセレクト信号が当該ゲーティング手
段が開く時間間隔外に入力した場合に、当該プロセッサ
又はリフレッシュ手段に対し、当該時間間隔まで待機す
るように指示するウェイト信号を出力することを特徴と
する請求項（１）又は（２）記載のバスアクセス競合調
停回路。