JPS637595A - リ−ドオンリメモリ - Google Patents
リ−ドオンリメモリInfo
- Publication number
- JPS637595A JPS637595A JP61149596A JP14959686A JPS637595A JP S637595 A JPS637595 A JP S637595A JP 61149596 A JP61149596 A JP 61149596A JP 14959686 A JP14959686 A JP 14959686A JP S637595 A JPS637595 A JP S637595A
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- signal
- time
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000000872 buffer Substances 0.000 claims abstract description 28
- 238000010586 diagram Methods 0.000 description 8
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はリードオンリメモリ（Ｒｅａｄ−Ｏｎｌｙ Ｍ
ｅｍｏｒｙ。
ｅｍｏｒｙ。
以下ＲＯＭと略称する）に関し、特に出力形式に特徴を
持つＲＯＭに関するものである。
持つＲＯＭに関するものである。
従来のＲＯＭは、１回のメモリアクセスサイクルに対し
、アクセスされたアドレスに対応するメモリセルに保持
されていたデータをメモリアクセスサイクル中に出力し
ていた。この出力データはメモリアクセスサイクル中不
変であり、データが８ビツト形式であれば１回のメモリ
アクセスサイクル中８ビットのデータのみを出力してい
た。
、アクセスされたアドレスに対応するメモリセルに保持
されていたデータをメモリアクセスサイクル中に出力し
ていた。この出力データはメモリアクセスサイクル中不
変であり、データが８ビツト形式であれば１回のメモリ
アクセスサイクル中８ビットのデータのみを出力してい
た。
従来のＲＯＭは通常８ビツトの出力形式をとっている。
この為データバスのサイズが８ビツトから１６ビツトに
広がった場合、８ビツト出力のＲＯＭを２ケ使用してデ
ータバスサイズに合わせていた。
広がった場合、８ビツト出力のＲＯＭを２ケ使用してデ
ータバスサイズに合わせていた。
さらにデータバスサイズが３２ビツトに広がった場合、
同様にしてＲＯＭを４ケ使用しなければならなかった。
同様にしてＲＯＭを４ケ使用しなければならなかった。
この様に従来のＲＯＭは実装スペースに対してメモリの
占める割合が大きくなってしまうという欠点があった。
占める割合が大きくなってしまうという欠点があった。
また、 ＲＯＭのメモリサイズが大きくなっても。
メモリの使用率はそれ程大きくなっていないのが実情で
あり、上述の様にデータバスサイズが広がった場合、
ＲＯＭの使用個数も増え、メモリの使用率はさらに悪化
するという欠点があった。
あり、上述の様にデータバスサイズが広がった場合、
ＲＯＭの使用個数も増え、メモリの使用率はさらに悪化
するという欠点があった。
本発明によれば、アクセスされたアドレスに対して上位
アドレスのデータを保持する上位アドレスセル及び下位
アドレスセルのデータを保持する下位アドレスセルと、
前記上位アドレスセル及び下位アドレスセルの出力デー
タをそれぞれ保持する上位バッファ及び下位バッファと
、前記上位バッファ及び下位バッファを制御して、前記
上位アドレスセル及び下位アドレスに保持されているデ
ータを時分割して出力させるか時分割しないで出力させ
るかする制御信号及び時分割して出力させたときにその
データを外部でランチするだめの制御信号を発する制御
回路とを有するリードオンリメモリが得られる。
アドレスのデータを保持する上位アドレスセル及び下位
アドレスセルのデータを保持する下位アドレスセルと、
前記上位アドレスセル及び下位アドレスセルの出力デー
タをそれぞれ保持する上位バッファ及び下位バッファと
、前記上位バッファ及び下位バッファを制御して、前記
上位アドレスセル及び下位アドレスに保持されているデ
ータを時分割して出力させるか時分割しないで出力させ
るかする制御信号及び時分割して出力させたときにその
データを外部でランチするだめの制御信号を発する制御
回路とを有するリードオンリメモリが得られる。
第１図は本発明の一実施例であるＲＯＭのブロック図で
ある。本ブロック図のＲＯＭは、データ出力線が８ビツ
ト形式、メモリサイズが２５６ｋｂｉｔの例である。第
１図において、この場合奇数アドレスセルである上位ア
ドレスセル１及び偶数アドレスセルである下位アドレス
セル２は、外部からのメモリアクセスアドレス信号ＡＩ
４〜Ａ１に対し。
ある。本ブロック図のＲＯＭは、データ出力線が８ビツ
ト形式、メモリサイズが２５６ｋｂｉｔの例である。第
１図において、この場合奇数アドレスセルである上位ア
ドレスセル１及び偶数アドレスセルである下位アドレス
セル２は、外部からのメモリアクセスアドレス信号ＡＩ
４〜Ａ１に対し。
それぞれが保持しているデータＤＢ１５〜８及びＤＢ７
〜０を、上位バッファ３及び下位バッファ４にそれぞれ
出力する。上位バッファ３．下位バッファ４は、信号Ｇ
ＨＥＮ 、信号ＧＬＥＮがアクティブ（Ｌｏｗアクティ
ブ）となった時に、データＤＢ１５〜８．データＤＢ７
〜Ｏをそれぞれ出力する。上位バッファ３．下位バッフ
ァ４は、信号ＧＨＥＮ 、信号ＧＬＥＮがアクティブで
ない時はハイ・インビーダ°ンス状態である。上位バッ
ファ３．下位バッファ４から出力された信号は、外部に
対して信号Ｏ７〜００として出力される。
〜０を、上位バッファ３及び下位バッファ４にそれぞれ
出力する。上位バッファ３．下位バッファ４は、信号Ｇ
ＨＥＮ 、信号ＧＬＥＮがアクティブ（Ｌｏｗアクティ
ブ）となった時に、データＤＢ１５〜８．データＤＢ７
〜Ｏをそれぞれ出力する。上位バッファ３．下位バッフ
ァ４は、信号ＧＨＥＮ 、信号ＧＬＥＮがアクティブで
ない時はハイ・インビーダ°ンス状態である。上位バッ
ファ３．下位バッファ４から出力された信号は、外部に
対して信号Ｏ７〜００として出力される。
バッファ制御部５は、外部からのアドレス信号ＡＯ及び
ＲＯＭのデータ出力を時分割で行うか時分割しないで行
うかの切換信号ＳＬ及びチップイネーブル信号ＣＥ、ア
ウトプットイネーブル信号ＯＥによって、上位バッファ
３の出力をアクティブにする信号ＧＨＥＮ 、下位バッ
ファ４の出力をアクティブにする信号ＧＬＥＮ及び時分
割された出力データを外部でラッチする為の信号ＬＡＴ
ＣＨを発生する。特に切換信号ＳＬについて更に具体的
に説明すれば。
ＲＯＭのデータ出力を時分割で行うか時分割しないで行
うかの切換信号ＳＬ及びチップイネーブル信号ＣＥ、ア
ウトプットイネーブル信号ＯＥによって、上位バッファ
３の出力をアクティブにする信号ＧＨＥＮ 、下位バッ
ファ４の出力をアクティブにする信号ＧＬＥＮ及び時分
割された出力データを外部でラッチする為の信号ＬＡＴ
ＣＨを発生する。特に切換信号ＳＬについて更に具体的
に説明すれば。
５Ｌ＝１のときデータを時分割して出力しくＡＯは未使
用）、５Ｌ＝Ｏのとき従来のＲＯＭと同じ動作をさせる
（ＡＯは使用）ようになっている。
用）、５Ｌ＝Ｏのとき従来のＲＯＭと同じ動作をさせる
（ＡＯは使用）ようになっている。
第２図は、バッファ制御部５の具体的な回路の一例を示
す図、第３図はデータを時分割したときのタイムチャー
トをそれぞれ示す図である。
す図、第３図はデータを時分割したときのタイムチャー
トをそれぞれ示す図である。
第２図において、第１の信号遅延部６の遅延時間Ｔａ及
び第２の信号遅延部７の遅延時間Ｔｂは、第３図で示す
時間ｔｌ 、 ｔ２ 、 ｔ３に対して。
び第２の信号遅延部７の遅延時間Ｔｂは、第３図で示す
時間ｔｌ 、 ｔ２ 、 ｔ３に対して。
Ｔａ ＝ ｔｌ ＋ ｔ２
Ｔｂ＝ｔ３
となるような大きさに選ばれている。ここにＬｌはＲＯ
Ｍのアクセスタイム、 ｔ２は外部のラッチ用ＴＴＬに
対してデータセットアツプタイムを満足する値。
Ｍのアクセスタイム、 ｔ２は外部のラッチ用ＴＴＬに
対してデータセットアツプタイムを満足する値。
ｔ３は外部のラッチ用ＴＴＬに対してデータホールドタ
イムを満足する値である。
イムを満足する値である。
第３図において２時分割出力時のタイミングをみると、
信号ＳＬがＨｉ ｇｈの時に時分割出力を有効としてい
る。データＤＢ１５〜８とＤＢ７〜０は、チップイネー
ブル信号ＣＥ及びアウトプットイネーブル信号ＯＥが共
にＬｏｗとなった時点からｔｌ後に。
信号ＳＬがＨｉ ｇｈの時に時分割出力を有効としてい
る。データＤＢ１５〜８とＤＢ７〜０は、チップイネー
ブル信号ＣＥ及びアウトプットイネーブル信号ＯＥが共
にＬｏｗとなった時点からｔｌ後に。
上位アドレスセル１と下位アドレス信号２からそれぞれ
出力される。またｔ２径過後信号ＬＡＴＣＨがＬｏｗと
なる。この時、信号ＧＬＥＮはＬｏｗとなっており、０
７〜００には低位アドレスセル２の出力データＤＢ７〜
０が出力されている。外部のラッチ用ＴＴＬは信号ＬＡ
ＴＣＨがＬｏｗになった時にＤＢ７〜ＤＢＯをラッチす
ることができる。次にｔ３径過後信号θ ＬＡＴがＬｏｗとなり、信号ＧＨＥＮ、ｇ Ｌｏｗ （
アクティブ）となる。信号ＧＨＥＮがＬｏｗになると、
０７〜ＯＯの出力は上位アドレスセル１の出力データＤ
Ｂ１５〜８が出力される。以上の様に、１回のメモリア
クセスサイクル中に、１６ビツトのデータが８ビツトづ
つ時分割して出力される。
出力される。またｔ２径過後信号ＬＡＴＣＨがＬｏｗと
なる。この時、信号ＧＬＥＮはＬｏｗとなっており、０
７〜００には低位アドレスセル２の出力データＤＢ７〜
０が出力されている。外部のラッチ用ＴＴＬは信号ＬＡ
ＴＣＨがＬｏｗになった時にＤＢ７〜ＤＢＯをラッチす
ることができる。次にｔ３径過後信号θ ＬＡＴがＬｏｗとなり、信号ＧＨＥＮ、ｇ Ｌｏｗ （
アクティブ）となる。信号ＧＨＥＮがＬｏｗになると、
０７〜ＯＯの出力は上位アドレスセル１の出力データＤ
Ｂ１５〜８が出力される。以上の様に、１回のメモリア
クセスサイクル中に、１６ビツトのデータが８ビツトづ
つ時分割して出力される。
第４図及び第５図は２時分割せずにＲＯＭを使用した時
のタイムチャートである。アドレス信号ＡＯがＬｏｗ即
ち低位アドレスをアクセスしている時は。
のタイムチャートである。アドレス信号ＡＯがＬｏｗ即
ち低位アドレスをアクセスしている時は。
メモリアクセスサイクル中信号ＧＬＥＮがアクティブと
なっており、０７〜００にはデータＤＢ７〜０が出力さ
れる。−方アドレス信号ＡＯがＨｉ ｇｈ即ち上位アド
レスをアクセスしている時は、メモリアクセスサイクル
中信号ＧＨＥＮがアクティブとなっており。
なっており、０７〜００にはデータＤＢ７〜０が出力さ
れる。−方アドレス信号ＡＯがＨｉ ｇｈ即ち上位アド
レスをアクセスしている時は、メモリアクセスサイクル
中信号ＧＨＥＮがアクティブとなっており。
０７〜００にはデータＤＢ１５〜８が出力される。
第６図は８で示した本発明のＲＯＭの使用例を示した図
である。外部ランチ用ＴＴＬとしてＬＳ３７３を用いて
いる。
である。外部ランチ用ＴＴＬとしてＬＳ３７３を用いて
いる。
以上の実施例はデータバスサイズが８ビツトから１６ビ
ノトに拡った場合について説明したが。
ノトに拡った場合について説明したが。
データバスサイズが更にその２倍の３２ピントに拡った
場合についても、４分割方式を採るかＲＯＭを２つ用い
ることによってこれを実現することができる。
場合についても、４分割方式を採るかＲＯＭを２つ用い
ることによってこれを実現することができる。
第７図は２つの本発明のＲＯＭを用いてデータサイズを
８ビツトから３２ビツトに拡げた場合の一応用例を示す
図である。これは第６図の回路を並列に用いたものと考
えればよい。９と１０は本発明によるＲＯＭを示す。
８ビツトから３２ビツトに拡げた場合の一応用例を示す
図である。これは第６図の回路を並列に用いたものと考
えればよい。９と１０は本発明によるＲＯＭを示す。
以上説明した様に１本発明はＲＯＭのデータ出力形式を
時分割とする事により、メモリの実装ス被
時分割とする事により、メモリの実装ス被
第１図は本発明の一実施例のブロック図、第２図はバッ
ファ制御部５の回路図、第３図は本発明を時分割出力で
使用した時のタイムチャート、第４図と第５図は本発明
を時分割出力せずに使用した時のタイムチャート、第６
図は本発明のＲＯＭを用いた一応用例を示す図、第７図
は本発明のＲＯＭを用いた他の応用例を示す図である。 記号の説明：１は上位アドレスセル、２は下位アドレス
セル、３は上位バッファ、４は下位ノぐツファ、５はバ
ッファ制御部、６は第１の信号遅延部、７は第２の信号
遅延部、８，９．１０はＲＯＭ第１図 （） −Ｊ
’−ＬＩ ＬｕりＣ／′）（０ 第３図 ５７〜００ Ｄ８７〜０Ｄ８７５〜８
第４図 Ｅ ０１〜００ ０Ｂ ７−０第５
図 Ｅ ０７〜．００ ０Ｂ ７５
〜８＼ミミＬＬｌｔｊＪ ２ ≧×００ 叉か
ファ制御部５の回路図、第３図は本発明を時分割出力で
使用した時のタイムチャート、第４図と第５図は本発明
を時分割出力せずに使用した時のタイムチャート、第６
図は本発明のＲＯＭを用いた一応用例を示す図、第７図
は本発明のＲＯＭを用いた他の応用例を示す図である。 記号の説明：１は上位アドレスセル、２は下位アドレス
セル、３は上位バッファ、４は下位ノぐツファ、５はバ
ッファ制御部、６は第１の信号遅延部、７は第２の信号
遅延部、８，９．１０はＲＯＭ第１図 （） −Ｊ
’−ＬＩ ＬｕりＣ／′）（０ 第３図 ５７〜００ Ｄ８７〜０Ｄ８７５〜８
第４図 Ｅ ０１〜００ ０Ｂ ７−０第５
図 Ｅ ０７〜．００ ０Ｂ ７５
〜８＼ミミＬＬｌｔｊＪ ２ ≧×００ 叉か
Claims (1)
- １、アクセスされたアドレスに対して上位アドレスのデ
ータを保持する上位アドレスセル及び下位アドレスセル
のデータを保持する下位アドレスセルと、前記上位アド
レスセル及び下位アドレスセルの出力データをそれぞれ
保持する上位バッフア及び下位バッファと、前記上位バ
ッファ及び下位バッファを制御して前記上位アドレスセ
ル及び下位アドレスに保持されているデータを時分割し
て出力させるか時分割しないで出力させるかする制御信
号及び時分割して出力させたときにそのデータを外部で
ラッチするための制御信号を発する制御回路とを有する
リードオンリメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149596A JPS637595A (ja) | 1986-06-27 | 1986-06-27 | リ−ドオンリメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149596A JPS637595A (ja) | 1986-06-27 | 1986-06-27 | リ−ドオンリメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS637595A true JPS637595A (ja) | 1988-01-13 |
Family
ID=15478662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149596A Pending JPS637595A (ja) | 1986-06-27 | 1986-06-27 | リ−ドオンリメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6239078B1 (ja) * | 2016-11-04 | 2017-11-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
-
1986
- 1986-06-27 JP JP61149596A patent/JPS637595A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6239078B1 (ja) * | 2016-11-04 | 2017-11-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
| JP2018073448A (ja) * | 2016-11-04 | 2018-05-10 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
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