JPS61221949A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
- Publication number
- JPS61221949A JPS61221949A JP6489785A JP6489785A JPS61221949A JP S61221949 A JPS61221949 A JP S61221949A JP 6489785 A JP6489785 A JP 6489785A JP 6489785 A JP6489785 A JP 6489785A JP S61221949 A JPS61221949 A JP S61221949A
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- JP
- Japan
- Prior art keywords
- memory
- address
- circuit
- line
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリアクセス装置、とくに複数個のメモリユ
ニットを複数個のＣＰＵでアクセスするような、マルチ
プロセッサシステムに好適なメモリアクセス装置に関す
るものである。
ニットを複数個のＣＰＵでアクセスするような、マルチ
プロセッサシステムに好適なメモリアクセス装置に関す
るものである。
第３図は一般的なマルチプロセッサシステムのブロック
図である。同図に示すように、この系は共通のバス４に
複数個のＣＰＵ１．２．３と複数個のメモリユニット５
．６．７．８を接続して構成されている。
図である。同図に示すように、この系は共通のバス４に
複数個のＣＰＵ１．２．３と複数個のメモリユニット５
．６．７．８を接続して構成されている。
かかる構成においては、複数個のＣＰＵ１．２゜３で複
数個のメモリユニット５．６．７．８をアクセスするこ
とを可能としているが、この場合、メモリ空間の不足を
生じないように、メモリ制御ラインを用いて、同一アド
レス空間のメモリユニット５．６．７．８を選択して使
用する。
数個のメモリユニット５．６．７．８をアクセスするこ
とを可能としているが、この場合、メモリ空間の不足を
生じないように、メモリ制御ラインを用いて、同一アド
レス空間のメモリユニット５．６．７．８を選択して使
用する。
第４図は上述のような制御のために用いられている従来
のメモリアクセス装置のブロック図である。同図に示す
ように、メモリユニット５，６゜７．８はすべて同一ア
ドレス空間に割り付けられており、メモリｉｌｌ ｉｌ
ｌライン１０．１１によってメモリユニット５，６．７
．８を区別している。したがって、ＣＰＵ１．２．３は
メモリユニット５゜６．７．８をアクセスする場合、メ
モリ制御ライン１０．１１によって、メモリユニット、
５．６゜７．８内のメモリ１４をメモリ選択ライン１３
で特定し、しかる後に、アドレスバス９、データバス１
２により必要なメモリ１４をアクセスする。
のメモリアクセス装置のブロック図である。同図に示す
ように、メモリユニット５，６゜７．８はすべて同一ア
ドレス空間に割り付けられており、メモリｉｌｌ ｉｌ
ｌライン１０．１１によってメモリユニット５，６．７
．８を区別している。したがって、ＣＰＵ１．２．３は
メモリユニット５゜６．７．８をアクセスする場合、メ
モリ制御ライン１０．１１によって、メモリユニット、
５．６゜７．８内のメモリ１４をメモリ選択ライン１３
で特定し、しかる後に、アドレスバス９、データバス１
２により必要なメモリ１４をアクセスする。
ところが、かかる構成によれば、必要なメモリユニット
５，６．７．８を特定するために、メモリ制御ラインｉ
ｏ、ｉ１を設定する必要があり、システムの運用上、高
速のメモリアクセスができないという問題点があった。
５，６．７．８を特定するために、メモリ制御ラインｉ
ｏ、ｉ１を設定する必要があり、システムの運用上、高
速のメモリアクセスができないという問題点があった。
（発明の目的〕
したがって、本発明の目的は上記従来技術の問題点を解
消し、複数のメモリユニットのアクセスやメモリ空間の
拡張に対して、高速で対処し得るメモリアクセス装置を
提供することにある。
消し、複数のメモリユニットのアクセスやメモリ空間の
拡張に対して、高速で対処し得るメモリアクセス装置を
提供することにある。
上記目的を達成するために、本発明は同一アドレス空間
に割り付けられた複数個のメモリユニットの中から１個
を特定するメモリ制御手段と、このメモリ制御手段によ
りメモリユニットを選択し、しかる後に通常のアドレス
空間内のアドレスを指定する第１のメモリアクセス手段
と、前記メモリ制御手段に拡張アドレスの一部を与える
と共に残りのアドレスで通常のアドレス空間を指定する
第２のメモリアクセス手段とを備えたことを特徴とする
メモリアクセス装置を提供するものである。
に割り付けられた複数個のメモリユニットの中から１個
を特定するメモリ制御手段と、このメモリ制御手段によ
りメモリユニットを選択し、しかる後に通常のアドレス
空間内のアドレスを指定する第１のメモリアクセス手段
と、前記メモリ制御手段に拡張アドレスの一部を与える
と共に残りのアドレスで通常のアドレス空間を指定する
第２のメモリアクセス手段とを備えたことを特徴とする
メモリアクセス装置を提供するものである。
以下、図面を参照しながら本発明の詳細な説明する。
第１図は本発明の一実施例に係るメモリアクセス装置の
ブロック図である。同図に示すように、ＣＰＵ内部のデ
ータバス２５にはラッチ回路２４が接続され、ラッチデ
ータ２７をセレクタ回路２１に送出している。セレクタ
回路２１には他にアドレスライン２６とセレクトコント
ロール信号２２が接続される。セレクタ回路２１の出力
信号は出力ゲートコントロール信号２３によって制御さ
れる。
ブロック図である。同図に示すように、ＣＰＵ内部のデ
ータバス２５にはラッチ回路２４が接続され、ラッチデ
ータ２７をセレクタ回路２１に送出している。セレクタ
回路２１には他にアドレスライン２６とセレクトコント
ロール信号２２が接続される。セレクタ回路２１の出力
信号は出力ゲートコントロール信号２３によって制御さ
れる。
かかる構成において、出力ゲートコントロール信号２３
は当該ＣＰＵが共通バス４の使用権を持つた時のみ、イ
ネーブルになる信号で、アドレス信号やコントロール信
号を共通バス４に出力させる。一方、データバス２５は
ＣＰＵ内部のパスラインで、ラッチ回路２４に任意のデ
ータがラッチされる。セレクタ回路２１はラッチ回路２
４にラッチされたデータ２７またはアドレスライン２６
のアドレスのいずれか一方をセレクトコントロール信号
２２によって選択する。
は当該ＣＰＵが共通バス４の使用権を持つた時のみ、イ
ネーブルになる信号で、アドレス信号やコントロール信
号を共通バス４に出力させる。一方、データバス２５は
ＣＰＵ内部のパスラインで、ラッチ回路２４に任意のデ
ータがラッチされる。セレクタ回路２１はラッチ回路２
４にラッチされたデータ２７またはアドレスライン２６
のアドレスのいずれか一方をセレクトコントロール信号
２２によって選択する。
第１図の構成で、共通バス４がアドレスライン２０本を
有する場合を例にとって説明する。
有する場合を例にとって説明する。
ＣＰＵ１．２．３の各ユニットはアドレスライン２０本
を有し、１Ｍバイト空間をアクセス可能としている。−
・方、ＣＰＵ１に関してはアドレスラインを２４本とし
て、１６Ｍバイト空間までアクセス可能に切換できるよ
うに構成する。一方、メモリユニット５．６，７．８は
第２図（ａ）のメモリマツプ図に示すように、８０００
０Ｈ〜ＢＦＦＦＦＨの２５６にバイトのメモリ空間に割
り付けられ、メモリ制御ライン１０．１１によって選択
されている。
を有し、１Ｍバイト空間をアクセス可能としている。−
・方、ＣＰＵ１に関してはアドレスラインを２４本とし
て、１６Ｍバイト空間までアクセス可能に切換できるよ
うに構成する。一方、メモリユニット５．６，７．８は
第２図（ａ）のメモリマツプ図に示すように、８０００
０Ｈ〜ＢＦＦＦＦＨの２５６にバイトのメモリ空間に割
り付けられ、メモリ制御ライン１０．１１によって選択
されている。
通常は、メモリ制御ライン１０．１１に出力するデータ
をラッチ回路２４でラッチして、メモリユニット５．６
．７．８のうちのいずれか１つをアクセスする。一方、
ｃｐｕｉが１６Ｍバイトにアドレス空間を拡げた場合、
セレクトコントロール信号２２が変化して、アドレスラ
イン２６のアドレス信号の一部がメモリ制御ライン１０
．１１に出力される。これによって、ＣＰＵユニット１
が４つのメモリユニット５．６．７．８をアクセスする
場合、第２図（ｂ）に示すように８８００００Ｈ〜８８
ＦＦＦＦＨ。
をラッチ回路２４でラッチして、メモリユニット５．６
．７．８のうちのいずれか１つをアクセスする。一方、
ｃｐｕｉが１６Ｍバイトにアドレス空間を拡げた場合、
セレクトコントロール信号２２が変化して、アドレスラ
イン２６のアドレス信号の一部がメモリ制御ライン１０
．１１に出力される。これによって、ＣＰＵユニット１
が４つのメモリユニット５．６．７．８をアクセスする
場合、第２図（ｂ）に示すように８８００００Ｈ〜８８
ＦＦＦＦＨ。
９８００００８ 〜９ ８ Ｆ Ｆ Ｆ Ｆ
Ｈ。
Ｈ。
Ａ３００００Ｈ−ＡＢＦＦＦＦＨ。
Ｂ８００００Ｈ−ＢＢＦＦＦＦＨをアクセスすれば自動
的にメモリのセレクトコントロールが実施される。
的にメモリのセレクトコントロールが実施される。
つまり、第１図の構成によれば、共通バス４に同じアド
レス空間を割り付けられたメモリユニット５．６．７．
８が多数存在するようなシステムにおいて、アドレス空
間を拡張したＣＰＵ１がメモリユニット５．６．７．８
をアクセスする時に、メモリ制御ライン１０．１１をコ
ントロールする必要がない。したがって、メモリ制御ラ
イン１０゜１１セレクタ回路２１を付加するだけで、通
常のアドレス空間を使用するときは従来通り、拡張アド
レス空間を使用する時は高速でのメモリアクセスが可能
となる。
レス空間を割り付けられたメモリユニット５．６．７．
８が多数存在するようなシステムにおいて、アドレス空
間を拡張したＣＰＵ１がメモリユニット５．６．７．８
をアクセスする時に、メモリ制御ライン１０．１１をコ
ントロールする必要がない。したがって、メモリ制御ラ
イン１０゜１１セレクタ回路２１を付加するだけで、通
常のアドレス空間を使用するときは従来通り、拡張アド
レス空間を使用する時は高速でのメモリアクセスが可能
となる。
なお、上記実施例ではマルチプレクサシステムの場合を
例示したが、本発明はアドレス拡張機能を持ったＣＰＵ
ユニットであれば、シングルプロセッサシステムにおい
ても同様に適用可能である。
例示したが、本発明はアドレス拡張機能を持ったＣＰＵ
ユニットであれば、シングルプロセッサシステムにおい
ても同様に適用可能である。
以上述べたように、本発明によれば多数個のメモリユニ
ットを有するシステムにおいて、メモリを高速でアクセ
スすることを可能としたメモリアクセス装置を提供する
ことができる。
ットを有するシステムにおいて、メモリを高速でアクセ
スすることを可能としたメモリアクセス装置を提供する
ことができる。
第１図は本発明の一実施例に係るメモリアクセス装置の
ブロック図、 第２図（ａ）、（ｂ）は第１図の装置の動作を説明する
ためのメモリマツプ図、 第３図は一般的なマルチプレクサシステムのブロック図
、 第４図は従来のメモリアクセス装置の７０ツク図である
。 − １，２，３・・・ＣＰＬ１１４・・・共通バス、５，６
゜７．８・・・メモリユニット、１０．１１・・・メモ
リ制御ライン、２１・・・セレクタ回路、２４・・・ラ
ッチ回路。 出願人代理人 猪 股 清第１図 第２図 （（２） （ｂ） ＩＭバイト空間 ７６Ｍバイト空間手続補正書 昭和６０年 ７月・２４日
ブロック図、 第２図（ａ）、（ｂ）は第１図の装置の動作を説明する
ためのメモリマツプ図、 第３図は一般的なマルチプレクサシステムのブロック図
、 第４図は従来のメモリアクセス装置の７０ツク図である
。 − １，２，３・・・ＣＰＬ１１４・・・共通バス、５，６
゜７．８・・・メモリユニット、１０．１１・・・メモ
リ制御ライン、２１・・・セレクタ回路、２４・・・ラ
ッチ回路。 出願人代理人 猪 股 清第１図 第２図 （（２） （ｂ） ＩＭバイト空間 ７６Ｍバイト空間手続補正書 昭和６０年 ７月・２４日
Claims (1)
- 同一アドレス空間に割り付けられた複数個のメモリユニ
ットの中から１個を特定するメモリ制御手段と、このメ
モリ制御手段によりメモリユニットを選択し、しかる後
に通常のアドレス空間内のアドレスを指定する第１のメ
モリアクセス手段と、前記メモリ制御手段に拡張アドレ
スの一部を与えると共に残りのアドレスで通常のアドレ
ス空間を指定する第２のメモリアクセス手段とを備えた
ことを特徴とするメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6489785A JPS61221949A (ja) | 1985-03-28 | 1985-03-28 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6489785A JPS61221949A (ja) | 1985-03-28 | 1985-03-28 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61221949A true JPS61221949A (ja) | 1986-10-02 |
Family
ID=13271324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6489785A Pending JPS61221949A (ja) | 1985-03-28 | 1985-03-28 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61221949A (ja) |
-
1985
- 1985-03-28 JP JP6489785A patent/JPS61221949A/ja active Pending
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