JPS6143367A - レジスタ制御方式 - Google Patents
レジスタ制御方式Info
- Publication number
- JPS6143367A JPS6143367A JP16590284A JP16590284A JPS6143367A JP S6143367 A JPS6143367 A JP S6143367A JP 16590284 A JP16590284 A JP 16590284A JP 16590284 A JP16590284 A JP 16590284A JP S6143367 A JPS6143367 A JP S6143367A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- memory
- input
- main control
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バンク方式にて容量を拡張したメモリへ直接
記憶アクセスモードにてデータ転送を行うレジスタ制御
方式に関する。
記憶アクセスモードにてデータ転送を行うレジスタ制御
方式に関する。
最近の集積回路技術の発達により、各種装置の制御にマ
イクロプロセッサ（以下ＭＰＵと称する）を使用するよ
うになった。しかし１例えば８ビットＭｌ）Ｕの固有の
メモリ空間は、一般に６４にビットに限られるため、第
３図に示すようにバンク領域すを設け、メモリ空間を拡
張する手法が用いられる。
イクロプロセッサ（以下ＭＰＵと称する）を使用するよ
うになった。しかし１例えば８ビットＭｌ）Ｕの固有の
メモリ空間は、一般に６４にビットに限られるため、第
３図に示すようにバンク領域すを設け、メモリ空間を拡
張する手法が用いられる。
即ぢ、数ビットにて構成するバンク指定情報をＭＰＵか
ら予め書込んでおき、バンク領域すがアクセスされた場
合には、このバンク指定情報が拡張アドレス情報となり
指定されたバンクに位置するメモリセルが選択される。
ら予め書込んでおき、バンク領域すがアクセスされた場
合には、このバンク指定情報が拡張アドレス情報となり
指定されたバンクに位置するメモリセルが選択される。
しかし、直接記憶アクセスモード（以下ＤＭＡと称する
）の複数のレジスタから前記バンクのメモリセルにデー
タを転送する場合は、 ＭＰＵの制御下にないため自由
にバンクを指定することが不可能となるため、 ＤＭＡ
転送を行うレジスタからも自由にバンクを指定出来る方
式の実用化が要望されていた。
）の複数のレジスタから前記バンクのメモリセルにデー
タを転送する場合は、 ＭＰＵの制御下にないため自由
にバンクを指定することが不可能となるため、 ＤＭＡ
転送を行うレジスタからも自由にバンクを指定出来る方
式の実用化が要望されていた。
尚第３図はバンクエリアを持つメモリマツプを示し、
ｏｏｏｏ〜ＦＦＦＦはメモリアドレス、＃Ｏはバンク領
域、＃１〜＃Ｎは拡張されたバンク領域、ａ及びＣは共
通領域、ｂはバンク領域をそれぞれ示す。
ｏｏｏｏ〜ＦＦＦＦはメモリアドレス、＃Ｏはバンク領
域、＃１〜＃Ｎは拡張されたバンク領域、ａ及びＣは共
通領域、ｂはバンク領域をそれぞれ示す。
第４図は複数の入出力部と主制御部からなる従来の１Ｉ
ＩＰυシステムを示す。
ＩＰυシステムを示す。
本ＭＰＵ （８ビットＭＰＵ ”）システムは主制御
部１のメモリ部５にＤＭＡにて転送するデータを持つ複
数の入出力部２ａ、２ｂと、主制御部１と入出力部２ａ
、２ｂとの間の信号の受は渡しを行う信号接続部３と２
本ＭＰＵシステムで取り扱うデータを貯蔵するメモリ部
“５を有する主制御部１とから構成されている。
部１のメモリ部５にＤＭＡにて転送するデータを持つ複
数の入出力部２ａ、２ｂと、主制御部１と入出力部２ａ
、２ｂとの間の信号の受は渡しを行う信号接続部３と２
本ＭＰＵシステムで取り扱うデータを貯蔵するメモリ部
“５を有する主制御部１とから構成されている。
肝υ４からメモリ部５を制御する場合は、バスコントロ
ーラ７のみを解放し、バスコントローラ８ａ、８ｂは閉
める。この状態で、バンク指定レジスタ６にバンク領域
すを予め指定（例えば、バンク領域すの＃１を指定）し
ておく。
ーラ７のみを解放し、バスコントローラ８ａ、８ｂは閉
める。この状態で、バンク指定レジスタ６にバンク領域
すを予め指定（例えば、バンク領域すの＃１を指定）し
ておく。
次に１例えば入出力部２ａからＤＭＡ要求信号■をＤＭ
Ａコントローラ１０ａからＤＭＡコントローラ９に送出
すると、 ＤＭＡコントローラ９はＤｌＩＡ許可信号■
をＤＭＡコントローラ１０ａに送出する。このＤＭＡ許
可信号■により、バスコントローラ７は閉じられ、バス
コントローラ８ａが解放される。
Ａコントローラ１０ａからＤＭＡコントローラ９に送出
すると、 ＤＭＡコントローラ９はＤｌＩＡ許可信号■
をＤＭＡコントローラ１０ａに送出する。このＤＭＡ許
可信号■により、バスコントローラ７は閉じられ、バス
コントローラ８ａが解放される。
これにより、 ＤＭＡアドレスレジスタｌｌａからメモ
リ部５へのアドレス情報が出力され、このアドレス情報
がバンク領＠ｂのアドレスであれば、＃１のバンク領域
すが自動的に指定され、入出力部２ａから引続きバンク
領域ｂ＃１にデータが転送される。
リ部５へのアドレス情報が出力され、このアドレス情報
がバンク領＠ｂのアドレスであれば、＃１のバンク領域
すが自動的に指定され、入出力部２ａから引続きバンク
領域ｂ＃１にデータが転送される。
上述の１例えば８ビフｌ−ＭＰＵシステムにおいて。
信号接続部３に設けられる信号数には肝ｕ４の制御し得
るビット数によって制限があるため、アドレスバスｄの
信号線を増やして、拡張したバンク領域すを直接アクセ
スするようにすることは不可能である。
るビット数によって制限があるため、アドレスバスｄの
信号線を増やして、拡張したバンク領域すを直接アクセ
スするようにすることは不可能である。
更に、 ＤＭ＾要求信号■も各入出力部２ａ、 ２ｂか
らのＤＭＡ要求信号■がワイヤードＯＲにて主制御部１
に送出されるため、主制御部１は送出されて来たＤＭＡ
要求信号■がどの入出力部２ａ、 ２ｂからのものか容
易に知ることが出来ない。
らのＤＭＡ要求信号■がワイヤードＯＲにて主制御部１
に送出されるため、主制御部１は送出されて来たＤＭＡ
要求信号■がどの入出力部２ａ、 ２ｂからのものか容
易に知ることが出来ない。
従って、複数の入出力部２ａ、 ２ｂが同時にＤＩ’ｌ
＾転送を行う従来方法の場合、複数の拡張されたバンク
領域すでも予めＭＰＵ４で指定した同一のバンク領域す
にしかＤＭＡ転送が行えないため、拡張されたバンク領
域すを充分に活用出来ないと言う問題点があった。
＾転送を行う従来方法の場合、複数の拡張されたバンク
領域すでも予めＭＰＵ４で指定した同一のバンク領域す
にしかＤＭＡ転送が行えないため、拡張されたバンク領
域すを充分に活用出来ないと言う問題点があった。
本発明は、上記問題点を解消した新規なレジスタ制御方
式を実現することを目的とするものであり、該間°照点
は、主制御部内にバンク指定情報を記憶する複数のレジ
スタ手段と、前記メモリへのアクセスアドレスに応じて
前記レジスタ手段を選択する選択手段とを設け、前記複
数の入出力部ごとに異なるバンクを指定して、ＦＸメモ
リに直接記憶アクセスモードにてデータ転送を行う本発
明によるレジスタ制御方式により解決される。
式を実現することを目的とするものであり、該間°照点
は、主制御部内にバンク指定情報を記憶する複数のレジ
スタ手段と、前記メモリへのアクセスアドレスに応じて
前記レジスタ手段を選択する選択手段とを設け、前記複
数の入出力部ごとに異なるバンクを指定して、ＦＸメモ
リに直接記憶アクセスモードにてデータ転送を行う本発
明によるレジスタ制御方式により解決される。
即ら、主制御部に各入出力部に対応したバンク指定レジ
スタと、主制御部内メモリの共通領域をアクセスするア
ドレス情報と、拡張したバンク領域をアクセスするアド
レス情報とをＤＭＡ許可信号にてセレクトする回路とを
設け、拡張したバンク領域を各入出力部から自由にアク
セス出来るようにし、拡張されたバンクを充分に活用出
来るようにした。
スタと、主制御部内メモリの共通領域をアクセスするア
ドレス情報と、拡張したバンク領域をアクセスするアド
レス情報とをＤＭＡ許可信号にてセレクトする回路とを
設け、拡張したバンク領域を各入出力部から自由にアク
セス出来るようにし、拡張されたバンクを充分に活用出
来るようにした。
以下本発明の要旨を第１図、第２図に示す実施例により
具体的に説明する。
具体的に説明する。
第１図は本発明に係るＭＰＵシステムの主制御部の一実
施例を示すブロックダイヤグラム、第２図は本発明に係
るＭＰＵシステムに使用している各レジスタでの情報格
納抜脱を示す図で、 （Ａ）は各入出力部内ロ顯アドレ
スレジスタ格納情報、 （Ｂ）は主制御部内バンク指
定レジスタ格納情報、 （Ｃ）は合成したアドレス情報
格納状況をそれぞれ示す。
施例を示すブロックダイヤグラム、第２図は本発明に係
るＭＰＵシステムに使用している各レジスタでの情報格
納抜脱を示す図で、 （Ａ）は各入出力部内ロ顯アドレ
スレジスタ格納情報、 （Ｂ）は主制御部内バンク指
定レジスタ格納情報、 （Ｃ）は合成したアドレス情報
格納状況をそれぞれ示す。
尚全図を通じて同一記号は同一対象物又は内容を示す。
又本実施例でのＭＰＵは８ビツトＦＩｐｕ 、各入出力
部内ＤＭＡアドレスレジスタは１６ビツト構成とする。
部内ＤＭＡアドレスレジスタは１６ビツト構成とする。
次に２本実施例の動作を説明する。
各入出力部２ａ、２ｂからＤＭＡ要求信号■が主制御部
１に送出され、主制御部１内ＤＭＡコントローラ９から
ＤＭＡ許可信号■が各入出力部２ａ、２ｂ内ＤＭＡコン
トローラ１０ａ、 １０ｂに送出された時点、即ちＤＭ
Ａサイクル中は、 ＭＰＵ４がアドレスバスｄを解放す
るため、 ＤＭＡを許された入出力部２ａ （本実施例
では入出力部２ａからのＤＭＡとする）は、第２図（Ａ
）のような形式で格納しているＤＭＡアドレスレジスタ
１１ａ゛の情報をアドレスバスｄに出力する。
１に送出され、主制御部１内ＤＭＡコントローラ９から
ＤＭＡ許可信号■が各入出力部２ａ、２ｂ内ＤＭＡコン
トローラ１０ａ、 １０ｂに送出された時点、即ちＤＭ
Ａサイクル中は、 ＭＰＵ４がアドレスバスｄを解放す
るため、 ＤＭＡを許された入出力部２ａ （本実施例
では入出力部２ａからのＤＭＡとする）は、第２図（Ａ
）のような形式で格納しているＤＭＡアドレスレジスタ
１１ａ゛の情報をアドレスバスｄに出力する。
アドレスバスｄに出力された１６ビツト構成の情報（ア
ドレス指定情報ｅ）は、主制御部１内バスレシーバ１２
で受付けられ、上位４ビツトを入出力部２ａのコードｆ
として複数あるバンク指定レジスタ１３の内入出力部２
ａに対応するバンク指定レジスタ１３を選択し、他をア
ドレス指定情報ｅ′としてメモリアクセス制御回路１５
に出力する。
ドレス指定情報ｅ）は、主制御部１内バスレシーバ１２
で受付けられ、上位４ビツトを入出力部２ａのコードｆ
として複数あるバンク指定レジスタ１３の内入出力部２
ａに対応するバンク指定レジスタ１３を選択し、他をア
ドレス指定情報ｅ′としてメモリアクセス制御回路１５
に出力する。
バンク指定レジスタ１３はメモリ素子で構成するが、第
２図（Ｂ）に示すようにバンク指定情報ｇとアドレス指
定情報ｅの上位４ビツト（アドレス指定情＋１１１６“
）をＤＩ”ｌＡ転送を開始する前にＭＰＵ４から予め書
込んでおく。尚バンク指定レジスタ１３はＤＭＡを行う
入出力部の数と同じ数だけ設け、それらの選択ば上述の
ごと＜ ＤＭＡアドレスレジスタ１１ａに格納した情報
の上位４ビツトにて行う。
２図（Ｂ）に示すようにバンク指定情報ｇとアドレス指
定情報ｅの上位４ビツト（アドレス指定情＋１１１６“
）をＤＩ”ｌＡ転送を開始する前にＭＰＵ４から予め書
込んでおく。尚バンク指定レジスタ１３はＤＭＡを行う
入出力部の数と同じ数だけ設け、それらの選択ば上述の
ごと＜ ＤＭＡアドレスレジスタ１１ａに格納した情報
の上位４ビツトにて行う。
セレクタ１４ばＤＭＡ許可信号■が送出されている時、
即ちＩＩＭＡサイクル中は入力端子Ｂの情報を選択する
。これにより、第２図（Ｃ）に示すように０旧アドレス
レジスタｌｌａの情報と、バンク指定レジスタ１３の情
報が合成され、バンク指定レジスタ１３のアドレス指定
情報ｅ″がアドレス指定情報ｅ′と合成され、メモリ５
のアドレス指定情報ｅとなり、バンク指定レジスタ１３
のバンク指定情報ｇがメモリ５の拡張されたバンク領域
ｂ＃０〜＃Ｎの指定情報となる。
即ちＩＩＭＡサイクル中は入力端子Ｂの情報を選択する
。これにより、第２図（Ｃ）に示すように０旧アドレス
レジスタｌｌａの情報と、バンク指定レジスタ１３の情
報が合成され、バンク指定レジスタ１３のアドレス指定
情報ｅ″がアドレス指定情報ｅ′と合成され、メモリ５
のアドレス指定情報ｅとなり、バンク指定レジスタ１３
のバンク指定情報ｇがメモリ５の拡張されたバンク領域
ｂ＃０〜＃Ｎの指定情報となる。
尚ＭＰ［Ｉ４制御により、メモリ５に情報を書込む場合
は、セレクタ１４は入力端子Ａの情報を選択し。
は、セレクタ１４は入力端子Ａの情報を選択し。
ＭＰ［Ｉ４から送出されて来たアドレス情報と、 ｌ’
ｌＰυ４で書込んだバング指定レジスタ６の情報とをメ
モリアクセス制御回路１５に出力し、メモリ５の指定領
域（共通領域ａ、ｃ又はバンク領域ｂ）をアクセスする
。
ｌＰυ４で書込んだバング指定レジスタ６の情報とをメ
モリアクセス制御回路１５に出力し、メモリ５の指定領
域（共通領域ａ、ｃ又はバンク領域ｂ）をアクセスする
。
以上のような本発明によれば、メモリ空間を自由にＤＭ
Ａ対象空間として利用出来ると言う効果がある。
Ａ対象空間として利用出来ると言う効果がある。
第１図は本発明に係るＭＰＵシステムの主制御部の一実
施例を示すブロックダイヤグラム。 第２図は°本発明に係るＭＰＵシステムに使用している
各レジスタでの情報格納状況を示す図で、 （Ａ）は各
入出力部内ＤＭＡアドレスレジスタ格納情報、 （Ｂ）
は主制御部内バンク指定レジスフ格納情報、 （Ｃ）は
合成したアドレス情報格納状況。 第３図はバンクエリアを持つメモリマツプ。 第４図は複数の入出力部と主制御部からなる従来のＰＩ
Ｐυシステム。 図において。 １は主制御部、 ２ａ、２ｂは入出力部。 ３は信号接続部、 ４はＭＰＵ 。 ５はメモリ部、 ５′はメモリ。 ６．１３はバンク指定レジスタ。 ？、８ａ、８ｂはバスコントローラ。 ９ 、 Ｈｌａ、 １０ｂはＤＭＡコントローラ。 １１ａ、 ｌｌｂはＤＭＡアドレスレジスタ。 １２はパスレシーバ、 １４はセレクタ。 １５はメモリアクセス制御回路。 をそれぞれ示す。 子２ ｇ （Ａ＞ （Ｃ） ｅ−
施例を示すブロックダイヤグラム。 第２図は°本発明に係るＭＰＵシステムに使用している
各レジスタでの情報格納状況を示す図で、 （Ａ）は各
入出力部内ＤＭＡアドレスレジスタ格納情報、 （Ｂ）
は主制御部内バンク指定レジスフ格納情報、 （Ｃ）は
合成したアドレス情報格納状況。 第３図はバンクエリアを持つメモリマツプ。 第４図は複数の入出力部と主制御部からなる従来のＰＩ
Ｐυシステム。 図において。 １は主制御部、 ２ａ、２ｂは入出力部。 ３は信号接続部、 ４はＭＰＵ 。 ５はメモリ部、 ５′はメモリ。 ６．１３はバンク指定レジスタ。 ？、８ａ、８ｂはバスコントローラ。 ９ 、 Ｈｌａ、 １０ｂはＤＭＡコントローラ。 １１ａ、 ｌｌｂはＤＭＡアドレスレジスタ。 １２はパスレシーバ、 １４はセレクタ。 １５はメモリアクセス制御回路。 をそれぞれ示す。 子２ ｇ （Ａ＞ （Ｃ） ｅ−
Claims (1)
- 直接記憶アクセスモードにてデータ転送を行う複数の入
出力部と、直接記憶アクセスモードにて転送されたデー
タを格納するメモリを有する主制御部と、前記複数の入
出力部と前記主制御部との間を結ぶコネクタ部とから構
成され、前記主制御部内の該メモリを同一アドレスが割
りつけられたバンク毎に指定してアクセスするマイクロ
プロセッサシステムにおいて、前記主制御部内にバンク
指定情報を記憶する複数のレジスタ手段と、前記メモリ
へのアクセスアドレスに応じて前記レジスタ手段を選択
する選択手段とを設け、前記複数の入出力部ごとに異な
るバンクを指定して、該メモリに直接記憶アクセスモー
ドにてデータ転送を行うことを特徴とするレジスタ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590284A JPS6143367A (ja) | 1984-08-08 | 1984-08-08 | レジスタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590284A JPS6143367A (ja) | 1984-08-08 | 1984-08-08 | レジスタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143367A true JPS6143367A (ja) | 1986-03-01 |
Family
ID=15821161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16590284A Pending JPS6143367A (ja) | 1984-08-08 | 1984-08-08 | レジスタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217769A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御回路 |
| JPS63101954A (ja) * | 1986-10-20 | 1988-05-06 | Fujitsu Ltd | 直接メモリアクセス方式 |
| JPH04139565A (ja) * | 1990-10-01 | 1992-05-13 | Sega Enterp Ltd | マルチｃｐｕ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720852A (en) * | 1980-07-11 | 1982-02-03 | Fujitsu Ltd | Memory control system |
| JPS5821304A (ja) * | 1981-07-29 | 1983-02-08 | Hitachi Ltd | 磁気浮上鉄道用地上コイル |
-
1984
- 1984-08-08 JP JP16590284A patent/JPS6143367A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720852A (en) * | 1980-07-11 | 1982-02-03 | Fujitsu Ltd | Memory control system |
| JPS5821304A (ja) * | 1981-07-29 | 1983-02-08 | Hitachi Ltd | 磁気浮上鉄道用地上コイル |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217769A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御回路 |
| JPS63101954A (ja) * | 1986-10-20 | 1988-05-06 | Fujitsu Ltd | 直接メモリアクセス方式 |
| JPH04139565A (ja) * | 1990-10-01 | 1992-05-13 | Sega Enterp Ltd | マルチｃｐｕ装置 |
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